JP2003086693A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力で、所望の機能及び性能を実現し
たデジタル集積回路を提供する。 【解決手段】 第１の回路ブロック１１は、所定の周波
数の第１のクロック信号Ｃ１に同期し、所定の電圧の第
１の電源Ｐ１により動作する。第２の回路ブロック２１
は、第１のクロック信号Ｃ１より低い周波数の第２のク
ロック信号Ｃ２に同期し、内部のトランジスタのスイッ
チ速度が許容される範囲内で、消費電力が低減されるよ
うに設定された第１の電源Ｐ１より電圧の低い第２の電
源Ｐ２、或いは消費電力が低減されるように設定された
トランジスタのしきい値で動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、高度に集積化され複雑な機能を実現したデ
ジタル集積回路に関する。

【０００２】

【従来の技術】基本的な構成のデジタル集積回路は、内
部のチップ全体に単一周波数のクロック信号が供給さ
れ、チップ全体がこのクロック信号に同期して動作す
る。また、基本的な構成のデジタル集積回路は、チップ
全体に単一電圧の電源が供給され、チップ全体がこの電
源で動作する。

【０００３】集積回路の一般的な適用形態として複数の
集積回路が１つの基板に実装されることがある。そし
て、集積回路は、同一の基板に実装された他の集積回路
等の外部回路と信号を送受信する。また、集積回路は、
他の基板に実装された集積回路等と信号を送受信するこ
ともある。

【０００４】近年、デジタル集積回路は高速で動作する
ことが求められており、トランジスタの微細化によって
高集積化と共に高速化されている。しかし、トランジス
タの微細化により集積回路の内部は高速化されても、外
部回路と送受信する信号は高速化されていないことがあ
る。

【０００５】また、近年の微細化技術の進展により、１
つのデジタル集積回路のチップに多くの機能が搭載さ
れ、複雑なシステムの機能が１つのチップにより実現さ
れるようになってきている。

【０００６】デジタル集積回路は、できるだけ低い消費
電力で動作することが求められている。しかし、チップ
の高集積化やクロックの高速化は、デジタル集積回路の
消費電力を増大させる要因である。従来、デジタル集積
回路は電源電圧を下げることで低消費電力化が図られて
きた。ただし、デジタル集積回路の内部が低い電圧の電
源で動作可能となっても、外部回路との互換性を維持す
るために、外部回路と送受信する信号は従来通りの高い
電圧であることもある。

【０００７】また、高速動作を実現し、かつ、できるだ
け低消費電力化するために、複数のクロック信号と複数
の電源で動作するデジタル集積回路がある。即ち、その
ような従来のデジタル集積回路は、主要部分において高
速のクロック及び低い電圧の電源が用いられ、外部回路
と接続される信号入出力部分において低速のクロック及
び高い電圧の電源が用いられている。これにより、その
従来のデジタル集積回路は、低消費電力化のために主要
部分を高速かつ低電力で動作させ、低速かつ高電圧の信
号を外部回路と送受信することができる。

【０００８】

【発明が解決しようとする課題】一般に、電源電圧を低
くすると、電源のトランジスタを駆動する能力が低下す
る。その対策としてトランジスタのしきい値を下げるこ
とが考えられる。しかし、トランジスタは、しきい値を
下げると漏れ電流が増える。漏れ電流が増えれば待機電
力が増えるので、結局はデジタル集積回路の消費電力が
増えてしまう。また、電源電圧を下げると、トランジス
タ毎の特性のばらつきによる、動作の安定性に対する影
響が大きくなる。

【０００９】以上のように、デジタル集積回路の電源の
電圧を下げることを妨げる要因は様々である。そのた
め、トランジスタの微細化の進展に伴ってデジタル集積
回路を低消費電力化するために、電源を低電圧化するに
は多くの課題がある。

【００１０】一方、小型軽量化が要求される携帯機器に
用いられるデジタル集積回路などでは、特に高集積化が
要求されている。また、地球環境保全のためのエネルギ
ーの節約等の観点からも更なる低消費電力化が要求され
ている。

【００１１】本発明の目的は、低消費電力で、所望の機
能及び性能を実現したデジタル集積回路を提供すること
である。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路は、所定の周波数の第１の
クロック信号に同期し、所定の電圧の第１の電源により
動作する第１の回路ブロックと、前記第１のクロック信
号より低い周波数の第２のクロック信号に同期し、内部
のトランジスタのスイッチ速度が許容される範囲内で前
記第１の電源より低い電圧の第２の電源により動作する
第２の回路ブロックを有している。

【００１３】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２の回路ブロックのトランジスタの
スイッチ速度が第１の回路ブロックより遅くてよく、ス
イッチ速度が許容される範囲内で第１の電源より低い電
圧の第２の電源により所望の機能及び性能を実現でき、
また、第１の電源より低い電圧の第２の電源で第２の回
路ブロックが動作しているので、この半導体集積回路は
消費電力が低い。

【００１４】本発明の他の半導体集積回路は、所定の周
波数の第１のクロック信号に同期して動作する第１の回
路ブロックと、前記第１のクロック信号より低い周波数
の第２のクロック信号に同期して動作し、スイッチ速度
が許容される範囲内で内部のトランジスタの単位トラン
ジスタ幅当りの漏れ電流が前記第１の回路ブロックより
低い第２の回路ブロックを有している。

【００１５】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２の回路ブロックのトランジスタの
スイッチ速度が第１の回路ブロックより遅くてよく、ス
イッチ速度が許容される範囲内でトランジスタの単位ト
ランジスタ幅当りの漏れ電流が第１の回路ブロックのト
ランジスタより低くても所望の機能及び性能を実現で
き、また、第２の回路ブロックの単位トランジスタ幅当
りの漏れ電流が第１の回路ブロックより低いので、この
半導体集積回路は消費電力が低い。

【００１６】本発明の更に他の半導体集積回路は、所定
の周波数の第１のクロック信号に同期して動作する第１
の回路ブロックと、前記第１のクロック信号より低い周
波数の第２のクロック信号に同期して動作し、スイッチ
速度が許容される範囲内で、単位トランジスタ幅当りの
漏れ電流が前記第１の回路ブロックより低くなるように
内部のトランジスタのしきい値が設定された第２の回路
ブロックを有している。

【００１７】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２の回路ブロックのトランジスタの
スイッチ速度が第１の回路ブロックより遅くてよく、ス
イッチ速度が許容される範囲内でトランジスタの単位ト
ランジスタ幅当りの漏れ電流が第１の回路ブロックのト
ランジスタより低くなるようなしきい値を用いても所望
の機能及び性能を実現でき、また、第２の回路ブロック
の単位トランジスタ幅当りの漏れ電流が第１の回路ブロ
ックより低いので、この半導体集積回路は消費電力が低
い。

【００１８】本発明の更に他の半導体集積回路は、ＣＭ
ＯＳ構成の半導体集積回路であって、所定の周波数の第
１のクロック信号に同期して動作する第１の回路ブロッ
クと、前記第１のクロックより低い周波数の第２のクロ
ックに同期して動作し、ｎチャネルトランジスタとｐチ
ャネルトランジスタのうち少なくとも一方の単位トラン
ジスタ幅当りの漏れ電流が、スイッチ速度が許容される
範囲内で、前記第１の回路ブロックより小さい第２の回
路ブロックを有している。

【００１９】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２の回路ブロックのｎチャネルトラ
ンジスタとｐチャネルトランジスタのうち少なくとも一
方のスイッチ速度が第１の回路ブロックより遅くてよ
く、スイッチ速度が許容される範囲内でトランジスタの
単位トランジスタ幅当りの漏れ電流が第１の回路ブロッ
クのトランジスタより低くても所望の機能及び性能を実
現でき、また、第２の回路ブロックのｎチャネルトラン
ジスタとｐチャネルトランジスタのうち少なくとも一方
の単位トランジスタ幅当りの漏れ電流が第１の回路ブロ
ックより低いので、この半導体集積回路は消費電力が低
い。

【００２０】本発明の更に他の半導体集積回路は、ＣＭ
ＯＳ構成の半導体集積回路であって、所定の周波数の第
１のクロック信号に同期して動作する第１の回路ブロッ
クと、前記第１のクロック信号より低い周波数の第２の
クロックに同期して動作し、ｎチャネルトランジスタと
ｐチャネルトランジスタのうち少なくとも一方の単位ト
ランジスタ幅当りの漏れ電流が、スイッチ速度が許容さ
れる範囲内で、前記第１の回路ブロックより小さくなる
ように、そのトランジスタのしきい値が設定された第２
の回路ブロックを有している。

【００２１】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２の回路ブロックのｎチャネルトラ
ンジスタとｐチャネルトランジスタのうち少なくとも一
方のスイッチ速度が第１の回路ブロックより遅くてよ
く、スイッチ速度が許容される範囲内でトランジスタの
単位トランジスタ幅当りの漏れ電流が第１の回路ブロッ
クのトランジスタより低くなるようなしきい値を用いて
も所望の機能及び性能を実現でき、また、第２の回路ブ
ロックのｎチャネルトランジスタとｐチャネルトランジ
スタのうち少なくとも一方の単位トランジスタ幅当りの
漏れ電流が第１の回路ブロックより低いので、この半導
体集積回路は消費電力が低い。

【００２２】本発明の更に他の半導体集積回路は、所定
の周波数の第１のクロック信号に同期して動作する第１
の回路ブロックと、前記第１のクロック信号より低い周
波数の第２のクロック信号に同期して動作し、内部のト
ランジスタの相互コンダクタンスが、スイッチ速度が許
容される範囲内で、前記第１の回路ブロックより低い第
２の回路ブロックを有している。

【００２３】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２回路ブロックのトランジスタのス
イッチ速度が第１の回路ブロックより遅くてよく、スイ
ッチ速度が許容される範囲内でのトランジスタの相互コ
ンダクタンスが第１の回路ブロックより低くても所望の
機能及び性能を実現でき、また、第２の回路ブロックの
トランジスタの相互コンダクタンスが第１の回路ブロッ
クより低いので、この半導体集積回路は消費電力が低
い。

【００２４】本発明の更に他の半導体集積回路は、所定
の周波数の第１のクロック信号に同期して動作する第１
の回路ブロックと、前記第１のクロック信号より低い周
波数の第２のクロック信号に同期して動作し、内部のト
ランジスタの相互コンダクタンスが、スイッチ速度が許
容される範囲内で、前記第１の回路ブロックより低くな
るような電圧の電源により動作する第２の回路ブロック
を有している。

【００２５】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２回路ブロックのトランジスタのス
イッチ速度が第１の回路ブロックより遅くてよく、スイ
ッチ速度が許容される範囲内でトランジスタの相互コン
ダクタンスが第１の回路ブロックより低くくなるような
電圧の電源を用いても第２の回路ブロックは所望の機能
及び性能を実現でき、また、第２の回路ブロックのトラ
ンジスタの相互コンダクタンスが第１の回路ブロックよ
り低いので、この半導体集積回路は消費電力が低い。

【００２６】本発明の更に他の半導体集積回路は、所定
の周波数の第１のクロック信号に同期して動作する第１
の回路ブロックと、前記第１のクロック信号より低い周
波数の第２のクロック信号に同期し、相互コンダクタン
スが、スイッチ速度が許容される範囲内で、前記第１の
回路ブロックより低くなるように内部のトランジスタの
しきい値が設定された第２の回路ブロックを有してい
る。

【００２７】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２回路ブロックのトランジスタのス
イッチ速度が第１の回路ブロックより遅くてよく、スイ
ッチ速度が許容される範囲内でトランジスタの相互コン
ダクタンスが第１の回路ブロックより低くくなるような
しきい値を用いても第２の回路ブロックは所望の機能及
び性能を実現でき、また、第２の回路ブロックのトラン
ジスタの相互コンダクタンスが第１の回路ブロックより
低いので、この半導体集積回路は消費電力が低い。

【００２８】本発明の更に他の半導体集積回路は、ＣＭ
ＯＳ構成の半導体集積回路であって、所定の周波数の第
１のクロック信号に同期して動作する第１の回路ブロッ
クと、前記第１のクロック信号より低い周波数の第２の
クロック信号に同期して動作し、ｎチャネルトランジス
タとｐチャネルトランジスタのうち少なくとも一方の相
互コンダクタンスが、スイッチ速度が許容される範囲内
で、前記第１の回路ブロックより低くなるように、その
トランジスタのしきい値が設定された第２の回路ブロッ
クを有している。

【００２９】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２回路ブロックのトランジスタのス
イッチ速度が第１の回路ブロックより遅くてよく、スイ
ッチ速度が許容される範囲内でｎチャネルトランジスタ
とｐチャネルトランジスタのうち少なくとも一方に相互
コンダクタンスが第１の回路ブロックより低くくなるよ
うなしきい値を用いても第２の回路ブロックは所望の機
能及び性能を実現でき、また、第２の回路ブロックのｎ
チャネルトランジスタとｐチャネルトランジスタのうち
少なくとも一方のトランジスタの相互コンダクタンスが
第１の回路ブロックより低いので、この半導体集積回路
は消費電力が低い。

【００３０】本発明の更に他の半導体集積回路は、所定
の周波数の第１のクロック信号に同期して動作する第１
の回路ブロックと、前記第１のクロック信号より低い周
波数の第２のクロック信号に同期して動作し、スイッチ
速度が許容される範囲内で動作電力と待機電力の和が最
小となるように電源電圧とトランジスタのしきい値が設
定された第２の回路ブロックを有している。

【００３１】したがって、第２の回路ブロックが第１の
クロック信号より低い周波数の第２のクロック信号に同
期しているので、第２の回路ブロックのトランジスタの
スイッチ速度が第１の回路ブロックより遅くてよく、ス
イッチ速度が許容される範囲内で動作電力と待機電力の
和が最小になるような電源電圧及びしきい値を用いても
所望の機能及び性能を実現でき、また、スイッチ第１の
電源より低い電圧の第２の電源で第２の回路ブロックが
動作しているので、この半導体集積回路は消費電力が低
い。

【００３２】本発明の一態様によれば、第２の回路ブロ
ックのトランジスタのスイッチ速度と第１の回路ブロッ
クのトランジスタのスイッチ速度との比が、第１のクロ
ック信号の周波数と第２のクロック信号の周波数との比
に等しい。

【００３３】したがって、第２の回路ブロックのトラン
ジスタのスイッチ速度と第１の回路ブロックのトランジ
スタのスイッチ速度との比が第１のクロック信号の周波
数と第２のクロック信号の周波数との比に等しいとき、
第２の回路ブロックのトランジスタは、許容される範囲
で最も遅いスイッチ速度となるので、この半導体集積回
路は所望の機能及び性能を実現しつつ、消費電力を最大
限に低減している。

【００３４】

【発明の実施の形態】本発明の一実施形態について図面
を参照して詳細に説明する。

【００３５】図１は、本発明の一実施形態の集積回路の
構成を示すブロック図である。図１を参照すると、集積
回路１０は、回路ブロック１１，２１、クロック供給部
１２，２２及び電源供給部１３，２３を有している。

【００３６】集積回路１０は高度に集積化され複数の機
能を有している。集積回路１０は、ｎチャネル型及びｐ
チャネル型の電界効果トランジスタを組み合わせた相補
型ＭＯＳ構成（以下、ＣＭＯＳ構成と称す）である。

【００３７】回路ブロック１１，２１は、集積回路１０
が有する複数の機能のうち、所定の機能をそれぞれ実現
する。ここで、回路ブロック１１はシステムの動作上要
求される処理能力が回路ブロック２１よりも高いものと
する。ここで処理能力とは同期回路の動作速度を示し、
クロック周波数が高い程、処理能力が高いものとする。

【００３８】回路ブロック１１と回路ブロック２１と
は、双方向或いは片方向に信号Ｓ１を送受信すること
で、互いに連携して動作する。回路ブロック１１はクロ
ック信号Ｃ１に同期して動作する。回路ブロック２１は
クロック信号Ｃ２に同期して動作する。

【００３９】クロック供給部１２は、回路ブロック１１
にクロック信号Ｃ１を供給する。クロック信号Ｃ１は周
波数Ｆ１のクロック信号である。クロック供給部２２
は、回路ブロック２１にクロック信号Ｃ２を供給する。
クロック信号Ｃ２は周波数Ｆ２のクロック信号である。
クロック信号Ｃ１の周波数Ｆ１は、クロック信号Ｃ２の
周波数Ｆ２よりも高い。

【００４０】電源供給部１３は、回路ブロック１１に電
源Ｐ１を供給する。電源Ｐ１は電圧Ｖ１の電源である。
電源供給部２３は、回路ブロック２１に電源Ｐ２を供給
する。電源Ｐ２は電圧Ｖ２の電源である。電源Ｐ１の電
圧Ｖ１は、電源Ｐ２の電圧Ｖ２よりも高い。

【００４１】ＣＭＯＳ構成の集積回路１０の消費電力Ｐ
を求める。

【００４２】回路ブロック１１の動作電力及び待機電力
をＰＡ１及びＰＳ１とし、回路ブロック２１の動作電力
及び待機電力をＰＡ２及びＰＳ２とすると、集積回路１
０の消費電力Ｐは、

【００４３】

【数１】 である。なお、動作電力とは、トランジスタのスイッチ
ング時に負荷容量を充放電するのに消費する電力であ
る。待機電力とは、トランジスタの漏れ電流によって消
費する電力である。

【００４４】ここで、回路ブロック１１内のトランジス
タが各クロックサイクルでスイッチングを行う確率をＡ
１とする。回路ブロック２１が各クロックサイクルでス
イッチングを行う確率をＡ２とする。確率Ａ１，Ａ２
は、通常０．２〜０．５程度である。

【００４５】また、回路ブロック１１の総負荷容量をＣ
１とする。回路ブロック２１の総負荷容量をＣ２とす
る。

【００４６】また、回路ブロック１１内のｎチャネルト
ランジスタの総トランジスタ幅をＷＮ１とする。回路ブ
ロック１１のｐチャネルトランジスタの総トランジスタ
幅をＷＰ１とする。回路ブロック２１のｎチャネルトラ
ンジスタの総トランジスタ幅をＷＮ２とする。回路ブロ
ック２１のｐチャネルトランジスタの総トランジスタ幅
をＷＰ２とする。なお、トランジスタ幅とは、例えば電
界効果トランジスタでは、ドレインとソースの間の電流
が流れる部分の幅である。

【００４７】また、回路ブロック１１内のｎチャネルト
ランジスタの単位トランジスタ幅当りの漏れ電流をＩＯ
ＦＦＮ１とする。回路ブロック１１内のｐチャネルトラ
ンジスタの単位トランジスタ幅当りの漏れ電流をＩＯＦ
ＦＰ１とする。回路ブロック２１内のｎチャネルトラン
ジスタの単位トランジスタ幅当りの漏れ電流をＩＯＦＦ
Ｎ２とする。回路ブロック２１のｐチャネルトランジス
タの単位トランジスタ幅当りの漏れ電流をＩＯＦＦＰ２
とする。

【００４８】そうすると、回路ブロック１１の動作電力
ＰＡ１及び待機電力ＰＳ１は、

【００４９】

【数２】 と表わせる。また、回路ブロック２１の動作電力ＰＡ２
及び待機電力ＰＳ２は、

【００５０】

【数３】 と表わせる。

【００５１】また、回路ブロック１１のｎチャネルトラ
ンジスタとｐチャネルトランジスタを合わせた総トラン
ジスタ幅をＷ１とすると、

【００５２】

【数４】 である。回路ブロック２１のｎチャネルトランジスタと
ｐチャネルトランジスタを合わせた総トランジスタ幅を
Ｗ２とすると、

【００５３】

【数５】 である。

【００５４】回路ブロック１１の単位トランジスタ幅当
りの漏れ電流ＩＯＦＦ１は、平均として、

【００５５】

【数６】 である。また、回路ブロック２１の単位トランジスタ幅
当りの漏れ電流ＩＯＦＦ２は、平均として、

【００５６】

【数７】 である。

【００５７】式（６）及び式（８）を用いて式（３）を
簡単化すると、

【００５８】

【数８】 となる。また、式（７）及び式（９）を用いて式（５）
を簡単化すると、

【００５９】

【数９】 となる。

【００６０】ところで、従来の通常のデジタル集積回路
は、１つの電源電圧と１つのクロック周波数により、１
種類のトランジスタを駆動する。ここで、例えばＣＭＯ
Ｓ構成の場合、１種類のトランジスタとは、１種類のｎ
チャネルトランジスタ及び１種類のｐチャネルトランジ
スタのことであるとする。

【００６１】本実施形態の集積回路１０において、従来
と同様に、周波数Ｆ２を周波数Ｆ１に等しく、電圧Ｖ２
を電圧Ｖ１に等しく、漏れ電流ＩＯＦＦ２を漏れ電流Ｉ
ＯＦＦ１に等しいとすると、回路ブロック２１の動作電
力ＰＡ２は、

【００６２】

【数１０】 となる。この場合、周波数Ｆ１は回路ブロック１１の処
理能力を満足できるように高く設定されているので、回
路ブロック２１に対しては過剰に大きい。

【００６３】これに対して、本実施形態のように、回路
ブロック１１と回路ブロック２１が同じ種類のトランジ
スタである構成において、必要な性能を満足できる範囲
で周波数Ｆ２を周波数Ｆ１より低くすると、

【００６４】

【数１１】 となる。したがって、回路ブロック２１の動作電力ＰＡ
２はクロック信号Ｃ２の周波数Ｆ２に比例して低減され
る。

【００６５】また、周波数Ｆ２が低くなれば、同じトラ
ンジスタで電源電圧Ｖ２を低くすることができる。一般
に、トランジスタが同一であればトランジスタのスイッ
チ速度は電源電圧が低いほど遅くなるが、本実施形態で
はクロック信号Ｃ２の周波数Ｆ２が低いので回路ブロッ
ク２１に要求されるスイッチ速度は回路ブロック１１の
スイッチ速度のＦ２／Ｆ１倍だからである。なお、トラ
ンジスタのスイッチ速度とは、トランジスタのオンオフ
が切り替わる速度である。

【００６６】そこで、回路ブロック２１の電源電圧Ｖ２
を回路ブロック１１の電源電圧Ｖ１より低くすると、

【００６７】

【数１２】 となり、回路ブロック２１の動作電力ＰＡ２が、電源電
圧Ｖ２の２乗に比例して更に低減される。

【００６８】また、従来と同様に、回路ブロック２１の
電源電圧Ｖ２を回路ブロック１１の電源電圧Ｖ１と同じ
とすると、回路ブロック２１の待機電力ＰＳ２は、

【００６９】

【数１３】 であるが、本実施形態のように回路ブロック２１の電源
電圧Ｖ２が回路ブロック１１の電源電圧Ｖ１より低い
と、

【００７０】

【数１４】 である。即ち、回路ブロック２１の待機電力ＰＳ２は、
電源電圧Ｖ２に比例して低減される。

【００７１】以上説明したように、本実施形態の集積回
路１０は、要求される処理能力が低くクロック周波数の
低減が可能な回路ブロック２１のクロック周波数Ｆ２が
低減され、それにより可能となった分だけ電源電圧が低
減されている。したがって、集積回路１０は、所望の機
能及び性能を実現しつつ、回路ブロック２１のクロック
周波数及び電源電圧が低減されているので、クロック周
波数及び電源電圧がそれぞれ１種類の従来の集積回路と
同じ機能及び性能を低消費電力で実現している。

【００７２】なお、本実施形態において、集積回路１０
がＣＭＯＳ構成の場合を例に消費電力の計算を行った
が、本発明は他の構成にも適用可能である。他の構成の
場合、消費電力計算の各式はＣＭＯＳ構成の場合と全く
同じではないが、同一の思想により消費電力を算出する
ことができる。

【００７３】本発明の他の実施形態について図面を参照
して詳細に説明する。

【００７４】図２は、本発明の他の実施形態の集積回路
の構成を示すブロック図である。図２を参照すると、集
積回路２０は、回路ブロック１４，２４、クロック供給
部１２，２２及び電源供給部３を有している。集積回路
２０はＣＭＯＳ構成であり、高度に集積化され複数の機
能を有している。

【００７５】回路ブロック１４，２４は、集積回路２０
が有する複数の機能のうち、所定の機能をそれぞれ実現
する。ここで、回路ブロック１４はシステムの動作上要
求される処理能力が回路ブロック２４よりも高いものと
する。ここで処理能力とは同期回路の動作速度を示し、
クロック周波数が高い程、処理能力が高いものとする。

【００７６】回路ブロック１４と回路ブロック２４と
は、双方向或いは片方向に信号を送受信することで、互
いに連携して動作する。回路ブロック１４はクロック信
号Ｃ１に同期して動作する。回路ブロック２４はクロッ
ク信号Ｃ２に同期して動作する。

【００７７】クロック供給部１２は、回路ブロック１４
にクロック信号Ｃ１を供給する。クロック信号Ｃ１は周
波数Ｆ１のクロック信号である。クロック供給部２２
は、回路ブロック２４にクロック信号Ｃ２を供給する。
クロック信号Ｃ２は周波数Ｆ２のクロック信号である。
クロック信号Ｃ１の周波数Ｆ１はクロック信号Ｃ２の周
波数Ｆ２よりも高い。

【００７８】電源供給部３は、回路ブロック１４，２４
に電圧Ｖ３の電源Ｐ３を供給する。

【００７９】回路ブロック１４で用いられているトラン
ジスタのしきい値と、回路ブロック２４で用いられてい
るトランジスタのしきい値は互いに異なる。本実施形態
では集積回路２０はＣＭＯＳ構成なので、ｎチャネルト
ランジスタ及びｐチャネルトランジスタの少なくとも一
方について回路ブロック１４と回路ブロック２４でしき
い値が異なっていればよい。

【００８０】周波数Ｆ２が周波数Ｆ１より小さいので、
回路ブロック２４のトランジスタの単位トランジスタ幅
当りの漏れ電流は、回路ブロック１４のトランジスタの
単位トランジスタ幅当りの漏れ電流よりも小さく設定す
ることができる。一般に、漏れ電流が減少する方向にト
ランジスタのしきい値を調整すると、トランジスタのス
イッチ速度が遅くなる。しかし、本実施形態では周波数
Ｆ２が周波数Ｆ１より低いので、回路ブロック２４に要
求されるスイッチ速度は回路ブロック１４に要求される
スイッチ速度のＦ２／Ｆ１倍である。その分、トランジ
スタのスイッチ速度が遅くても所望の機能及び性能を実
現できる。

【００８１】そこで、回路ブロック２４のトランジスタ
のしきい値は、回路ブロック２４のトランジスタの単位
トランジスタ幅当りの漏れ電流が、回路ブロック１４の
ものより小さくなるような値に設定されている。したが
って、回路ブロック２４におけるトランジスタの単位ト
ランジスタ幅当りの漏れ電流は、回路ブロック１４にお
けるトランジスタの単位トランジスタ幅当りの漏れ電流
より小さくなっている。

【００８２】回路ブロック１４の動作電力及び待機電力
をＰＡ１及びＰＳ１とし、回路ブロック２４の動作電力
及び待機電力をＰＡ２及びＰＳ２とすると、ＣＭＯＳ構
成の集積回路２０の消費電力Ｐは、集積回路１０と同様
に式（１）で表わすことができる。

【００８３】また、回路ブロック１４の動作電力ＰＡ１
及び待機電力ＰＳ１は式（２）及び式（１０）で表わす
ことができる。回路ブロック２４の動作電力ＰＡ２及び
待機電力ＰＳ２は式（４）及び式（１１）で表わすこと
ができる。

【００８４】ところで、従来の通常のデジタル集積回路
は、１つの電源電圧と１つのクロック周波数により、１
種類のトランジスタを駆動する。本実施形態の集積回路
２０において、従来と同様に、周波数Ｆ２を周波数Ｆ１
に等しく、電圧Ｖ２を電圧Ｖ１に等しく、漏れ電流ＩＯ
ＦＦ２を漏れ電流ＩＯＦＦ１に等しくすると、回路ブロ
ック２１の動作電力ＰＡ２は、式（１２）で表わされ
る。

【００８５】これに対して、本実施形態の集積回路２０
は、回路ブロック２４に要求される処理能力が回路ブロ
ック１４に比べて小さいので、回路ブロック２４のクロ
ック周波数Ｆ２を回路ブロック１４のクロック周波数Ｆ
１より低くすることが可能である。そうすることによっ
て、回路ブロック２４の動作電力ＰＡ２は、式（１３）
から分かるように、クロック周波数Ｆ２に比例して低減
される。

【００８６】また、周波数Ｆ２が低くなれば、上述した
様に、回路ブロック２４のトランジスタの単位トランジ
スタ幅当りの漏れ電流ＩＯＦＦ２を回路ブロック１４の
トランジスタの単位トランジスタ幅当りの漏れ電流ＩＯ
ＦＦ１よりも小さくすることができる。

【００８７】そこで、本実施形態では、回路ブロック２
４のトランジスタの単位トランジスタ幅当りの漏れ電流
ＩＯＦＦ２を小さくするようにしきい値が設定されてい
る。そのため、ｎチャネルトランジスタの単位トランジ
スタ幅当りの漏れ電流ＩＯＦＦＮ２またはｐチャネルト
ランジスタの単位トランジスタ当りの漏れ電流のＩＯＦ
ＦＰ２は小さくなっている。

【００８８】これにより、従来、回路ブロック２４の待
機電力ＰＳ２は、

【００８９】

【数１５】 であったものが、

【００９０】

【数１６】 と低減される。

【００９１】以上説明したように、本実施形態の集積回
路２０は、要求される処理能力が低くクロック周波数の
低減が可能な回路ブロック２４のクロック周波数Ｆ２が
低減され、それにより可能となった分だけ、漏れ電流が
低減されるようにしきい値が設定されている。したがっ
て、集積回路２０は、所望の機能及び性能を実現しつ
つ、回路ブロック２４のクロック周波数が低減され、漏
れ電流が低減されるようにしきい値が設定されているの
で、クロック周波数及びしきい値が１種類の従来の集積
回路と同じ機能及び性能を低消費電力で実現している。

【００９２】ここで、図１及び図２の回路ブロックにつ
いて図面を参照して更に詳細に説明する。

【００９３】図３は、図１または図２のいずれかの回路
ブロック内に存在する回路の典型的な一部分（以下、部
分回路と称す）を示すブロック図である。ただし、これ
は一例であり、回路ブロックの回路構成が図３に限定さ
れるものではない。

【００９４】図３を参照すると、部分回路は、論理ゲー
ト３５Ａ，３５Ｂ及びフリップフロップ３６Ａ，３６Ｂ
を含んでいる。論理ゲート３５Ａ，３５Ｂ及びフリップ
フロップ３６Ａ，３６Ｂは電源線３１及びグランド線３
２に接続されている。電源線３１とグランド線３２の間
の電位差によって論理ゲート３５Ａ，３５Ｂ及びフリッ
プフロップ３６Ａ，３６Ｂに電力が供給されている。電
源線３１には、図１或いは図２における電源供給部から
電圧が印加されている。また、フリップフロップ３６
Ａ，３６Ｂにはクロック線３３でクロック信号が供給さ
れている。なお、論理ゲート３５Ａと論理ゲート３５Ｂ
の間に更に他の論理ゲートが存在してもよい。

【００９５】論理ゲート３５Ａ，３５Ｂは、少なくとも
１つの入力信号に対して所定の論理演算を行い、その結
果を出力する。フリップフロップ３６Ａ，３６Ｂは、ク
ロック信号の立上がりまたは立下りの時点で入力信号を
ラッチし、ラッチしたデータを１クロック周期だけ継続
して出力する。

【００９６】部分回路の動作について説明する。

【００９７】フリップフロップ３６Ａは信号Ｓ３１を入
力とし、それをラッチする。論理ゲート３５Ａはフリッ
プフロップ３６Ａの出力及び信号Ｓ３２，Ｓ３３を入力
とし、所定の論理演算を行った後に出力する。論理ゲー
ト３５Ｂは論理ゲート３５Ａの出力及び信号Ｓ３４，Ｓ
３５を入力とし、所定の論理演算を行った後に出力す
る。フリップフロップ３６Ｂは論理ゲート３５Ｂの出力
を入力とし、それをラッチする。

【００９８】図３の部分回路は同期回路なので、正常に
動作するためにはフリップフロップ３６Ａの出力からフ
リップフロップ３６Ｂの入力までの一連の論理演算が１
クロック周期以内に終了する必要がある。したがって、
クロック周波数が高ければ論理ゲート３５Ａ，３５Ｂや
フリップフロップ３６Ａ，３６Ｂは高速に動作する必要
がある。即ち、論理ゲート３５Ａ，３５Ｂやフリップフ
ロップ３６Ａ，３６Ｂには、高速なスイッチングが要求
される。

【００９９】このような論理ゲート３５Ａ，３５Ｂやフ
リップフロップ３６Ａ，３６Ｂの構成は多様であるが、
いずれも複数のトランジスタの組み合わせにより構成さ
れる。

【０１００】図４は、典型的な論理ゲートであるＮＡＮ
Ｄゲートの構成を示す回路図である。このＮＡＮＤゲー
トはＣＭＯＳ構成である。図４を参照すると、ＮＡＮＤ
ゲートは、ｎチャネルトランジスタＴｎ１，Ｔｎ２及び
ｐチャネルトランジスタＴｐ１，Ｔｐ２を有しており、
信号Ｓ４１，Ｓ４２を入力とし、ＮＡＮＤ演算結果を信
号Ｓ４３として出力する。

【０１０１】図５は、図４のｎチャネルトランジスタの
概略の構造を示す図である。図５（ａ）の記号で示され
るｎチャネルトランジスタは図５（ｂ）のような構造を
有している。図５（ｂ）を参照すると、半導体基板１０
１にソース１０２及びドレイン１０３が形成されてお
り、ソース１０２とドレイン１０３の上に跨ってゲート
絶縁膜１０５及びゲート１０４が積層されている。

【０１０２】ドレイン１０３の電位がソース１０２の電
位より高い状態で、ゲート１０４の電位を上げるとドレ
イン１０３からソース１０２に向かってドレイン電流と
呼ばれる電流が流れる。したがって、ゲート１０４の電
位を制御することにより、ｎチャネルトランジスタをオ
ンし、またオフすることができる。

【０１０３】図６は、図５のｎチャネルトランジスタに
おけるゲート電圧とドレイン電流の関係を模式的に示す
グラフである。図６（ａ）及び図６（ｂ）では、共に横
軸がゲート電圧であり、縦軸がドレイン電流である。た
だし、図６（ａ）では縦軸のドレイン電流が線形の目盛
りで示されているのに対して、図６（ｂ）では対数の目
盛りで示されている。

【０１０４】図６（ａ）を参照すると、ゲート電圧を上
げるとドレイン電流が増加する。また、その増加の傾き
は、ゲート電圧が上がると、しだいに急峻になることが
分かる。図６（ａ）では、ゲート電圧がしきい値Ｖｔｈ
より低いとき、ドレイン電流は流れていないように見え
るが、図６（ｂ）を参照すると、微小なドレイン電流が
流れていることが分かる。この微小なドレイン電流はサ
ブスレショルド電流と呼ばれる。ゲート電圧がゼロのと
きのサブスレショルド電流がトランジスタの漏れ電流Ｉ
ｌｋとなる。トランジスタの漏れ電流を低減させるため
には、このサブスレショルド電流を低減させればよい。

【０１０５】図６（ｂ）を見て分かるように、このサブ
スレショルド電流は、しきい値Ｖｔｈ以下の範囲のゲー
ト電圧に対して指数関数的に減少する。そして、ゲート
電圧を０．１Ｖだけ変化させると、ドレイン電流はおお
よそ１桁変化する。

【０１０６】また、しきい値を上げると、図６（ａ）及
び図６（ｂ）の点線で示したように、ゲート電圧に対す
るドレイン電流のグラフがゲート電圧の方向にシフトす
る。したがって、しきい値を上げると、ゲート電圧がゼ
ロのときのサブスレショルド電流、即ち漏れ電流が減少
する。

【０１０７】上述したように論理ゲートやフリップフロ
ップは、複数のトランジスタの組み合わせにより構成さ
れる。したがって、図４のＮＡＮＤゲートなどが高速に
動作するためには、それを構成するトランジスタが高速
にスイッチングする必要がある。

【０１０８】一般に、トランジスタは単位トランジスタ
幅当りの相互コンダクタンスが大きい程、高速にスイッ
チングする。相互コンダクタンスは、トランジスタの出
力電流Ｉを入力電圧Ｖで除算して求めることができる。
ここで入力電圧Ｖはゲート電圧であり、出力電流Ｉはド
レイン電流である。

【０１０９】負荷容量Ｃに電荷を充放電するのに要する
時間がトランジスタのスイッチングにかかる時間であ
る。トランジスタは相互コンダクタンスが大きい程高速
でスイッチングするのは、負荷容量Ｃの充放電にかかる
時間が（Ｃ×Ｖ）／Ｉに比例するからである。なお、図
５（ｂ）において、トランジスタ幅は紙面に対して垂直
方向のトランジスタの長さである。一般に、トランジス
タのドレイン電流の大きさはトランジスタ幅に比例す
る。

【０１１０】図６（ａ）において、相互コンダクタンス
はドレイン電流をゲート電圧で除算することで求められ
る。例えば、図６（ａ）のＸ点では、一点鎖線の傾きが
相互コンダクタンスである。

【０１１１】図６（ａ）を参照すると、しきい値Ｖｔｈ
が同じ場合、ゲート電圧を上げれば相互コンダクタンス
を大きくでき、ゲート電圧を下げれば相互コンダクタン
スを小さくできることが分かる。そして、ゲート電圧を
上げるには電源電圧を上げればよい。しかし、トランジ
スタの動作電力はＣＶ²に比例するので、ゲート電圧を
上げると動作電力が増大してしまう。

【０１１２】したがって、集積回路内の複数の回路ブロ
ックのうち、高速動作が必要な回路ブロックについてク
ロック周波数及び電源電圧を高くし、それ程の高速動作
を必要としない回路ブロックについてクロック周波数を
低くし、そのクロック周波数に必要なトランジスタの動
作速度を確保できる最低限の相互コンダクタンスとなる
ような電源電圧を用いることにより、低消費電力で所望
の機能及び性能を実現することができる。

【０１１３】また、図６（ａ）を参照すると、ゲート電
圧が同じ場合、しきい値Ｖｔｈを下げれば相互コンダク
タンスを大きくでき、しきい値Ｖｔｈを上げれば相互コ
ンダクタンスを小さくできることが分かる。しかし、し
きい値Ｖｔｈを下げると、漏れ電流Ｉｌｋが増大し、待
機電力が増大してしまう。

【０１１４】したがって、集積回路内の複数の回路ブロ
ックのうち、高速動作が必要な回路ブロックのしきい値
を下げ、それ程の高速動作を必要としない回路ブロック
のクロック周波数を下げ、そのクロック周波数に必要な
トランジスタの動作速度を確保できる最低限の相互コン
ダクタンスとなるようなしきい値を用いることにより、
低消費電力で所望の機能及び性能を実現することができ
る。

【０１１５】なお、ここまで図５及び図６を用いてｎチ
ャネルトランジスタについて説明したが、電圧の符号、
電流の向きを反転させれば、ｐチャネルトランジスタに
ついても同様に考えることができる。ｎチャネルトラン
ジスタでは、しきい値を正方向に大きくすると漏れ電流
が減少する。これに対して、ｐチャネルトランジスタで
は、しきい値を負方向に大きくすると漏れ電流が減少す
る。

【０１１６】また、ｎチャネル型及びｐチャネル型の電
界効果トランジスタを組み合わせたＣＭＯＳ構成におい
て、単位トランジスタ幅当りの漏れ電流を削減するため
に、ｎチャネルトランジスタのみしきい値を正方向に大
きくしてもよい。これにより、ｎチャネルトランジスタ
の単位トランジスタ幅当りの漏れ電流ＩＯＦＦＮ２を低
減させることができる。

【０１１７】同様に、単位トランジスタ幅当りの漏れ電
流を削減するために、ｐチャネルトランジスタのみしき
い値を負方向に大きくしてもよい。これにより、ｐチャ
ネルトランジスタの単位トランジスタ幅当りの漏れ電流
ＩＯＦＦＰ２を低減させることができる。

【０１１８】集積回路をしきい値の異なる複数種類のト
ランジスタで構成する場合、同一種類のトランジスタで
構成する場合に比べて製造コストが高くなる。ＣＭＯＳ
構成の集積回路において、ｎチャネルトランジスタまた
はｐチャネルトランジスタのいずれか一方のみにしきい
値の異なる２種類のトランジスタを用いることとすれ
ば、製造コストの増加は、それだけ低く抑えられる。

【０１１９】ただし、低消費電力化について最も効果的
な、ＣＭＯＳ構成の集積回路は、ｎチャネルトランジス
タのしきい値を正方向に大きくし、ｐチャネルトランジ
スタのしきい値を負方向に大きくした回路ブロックを設
けたものである。

【０１２０】また、ＣＭＯＳ構成の集積回路において
は、スイッチ速度はｎチャネルトランジスタ及びｐチャ
ネルトランジスタの双方の相互コンダクタンスによって
変化する。ＣＭＯＳ構成の集積回路のスイッチングは、
ｎチャネルトランジスタの相互コンダクタンスが大きい
程速く、また、ｐチャネルトランジスタの相互コンダク
タンスが大きい程速い。

【０１２１】本発明の更に他の実施形態について図面を
参照して詳細に説明する。

【０１２２】図７は、本発明の更に他の実施形態の集積
回路の構成を示すブロック図である。上述した図１の集
積回路１０の特徴と図２の集積回路２０の特徴とは排他
的でなく、これらを組み合わせることが可能である。本
発明の更に他の実施形態として図１の集積回路１０の特
徴と図２の集積回路２０の特徴とを併せ持った集積回路
を示す。

【０１２３】図７を参照すると、集積回路７０は、回路
ブロック１５，２５、クロック供給部１２，２２及び電
源供給部１３，２３を有している。

【０１２４】集積回路７０は高度に集積化され複数の機
能を有している。集積回路７０は、ｎチャネル型及びｐ
チャネル型の電界効果トランジスタを組み合わせたＣＭ
ＯＳ構成である。

【０１２５】回路ブロック１５，２５は、集積回路７０
が有する複数の機能のうち、所定の機能をそれぞれ実現
する。ここで、回路ブロック１５はシステムの動作上要
求される処理能力が回路ブロック２５よりも高いものと
する。ここで処理能力とは同期回路の動作速度を示し、
クロック周波数が高い程、処理能力が高いものとする。

【０１２６】回路ブロック１５と回路ブロック２５と
は、双方向或いは片方向に信号Ｓ１を送受信すること
で、互いに連携して動作する。回路ブロック１５はクロ
ック信号Ｃ１に同期して動作する。回路ブロック２５は
クロック信号Ｃ２に同期して動作する。

【０１２７】クロック供給部１２は、回路ブロック１５
にクロック信号Ｃ１を供給する。クロック信号Ｃ１は周
波数Ｆ１のクロック信号である。クロック供給部２２
は、回路ブロック２５にクロック信号Ｃ２を供給する。
クロック信号Ｃ２は周波数Ｆ２のクロック信号である。
クロック信号Ｃ１の周波数Ｆ１はクロック信号Ｃ２の周
波数Ｆ２よりも高い。

【０１２８】電源供給部１３は、回路ブロック１５に電
源Ｐ１を供給する。電源Ｐ１は電圧Ｖ１の電源である。
電源供給部２３は、回路ブロック２５に電源Ｐ２を供給
する。電源Ｐ２は電圧Ｖ２の電源である。電源Ｐ１の電
圧Ｖ１は電源Ｐ２の電圧Ｖ２よりも高い。

【０１２９】回路ブロック１５で用いられているトラン
ジスタのしきい値と、回路ブロック２５で用いられてい
るトランジスタのしきい値は互いに異なる。本実施形態
では集積回路７０はＣＭＯＳ構成なので、ｎチャネルト
ランジスタ及びｐチャネルトランジスタの少なくとも一
方について回路ブロック１５と回路ブロック２５でしき
い値が異なっていればよい。したがって、回路ブロック
２５の単位トランジスタ幅当りの漏れ電流は、回路ブロ
ック１５の単位トランジスタ幅当りの漏れ電流より小さ
い。

【０１３０】以上説明したように、集積回路７０は、要
求される処理能力が低くクロック周波数の低減が可能な
回路ブロック２５のクロック周波数が低減され、それに
より可能となった分だけ、電源電圧の低減及びしきい値
の調整により消費電力を低減されている。

【０１３１】したがって、集積回路７０は、所望の機能
及び性能を実現しつつ、回路ブロック２５の電源電圧及
びクロック周波数が低減され、また、漏れ電流が低減さ
れるようにしきい値が設定されているので、電源電圧、
クロック周波数及びしきい値がそれぞれ１種類の従来の
集積回路と同じ機能及び性能を低消費電力で実現してい
る。

【０１３２】これまで本発明の実施形態として説明した
図１、図２及び図７の集積回路は、全て動作電力と待機
電力の両方が削減される。しかし、それらは動作電力と
待機電力の削減の割合が互いに異なる。

【０１３３】図１の集積回路１０では主に動作電力が削
減されている。図２の集積回路２０は、図１のものに比
べて待機電力の削減の割合が高い。また、図７の集積回
路７０は、図１のものと図２のものの中間的効果が得ら
れる。

【０１３４】集積回路の消費電力に占める動作電力と待
機電力の比率は、集積回路の個々の用いられ方により異
なる。本発明によれば、その比率によって上述した実施
形態から最適なものを選択することができる。動作電力
が支配的な場合には図１の実施形態を適用するのが効果
的である。待機電力が支配的な場合には図２の実施形態
を適用するのが効果的である。その中間の場合には、図
７の実施形態を適用することが効果的である。集積回路
の使用される状態に応じて、電源電圧としきい値とを最
適化することで最大の消費電力低減効果を得ることがで
きる。

【０１３５】本発明の全ての実施形態において、クロッ
ク周波数Ｆ２の回路ブロックのトランジスタのスイッチ
速度がクロック周波数Ｆ１の回路ブロックにおけるトラ
ンジスタのスイッチ速度の概ねＦ２／Ｆ１倍となるよう
に、電源電圧若しくはしきい値電圧またはこれらの双方
を調整することが望ましい。Ｆ２／Ｆ１倍よりも小さく
すると、トランジスタのスイッチ速度が遅すぎて周波数
Ｆ２に追従できなくなり、また集積回路の性能が低下す
る。Ｆ２／Ｆ１倍より大きくすると、トランジスタのス
イッチ速度が必要以上に速くなり、消費電力が十分に削
減されない。

【０１３６】集積回路の性能を低下させずに消費電力を
最大限に低減させるようにスイッチ速度を調整したとき
の電源電圧やしきい値電圧は、上述したような本発明の
技術思想に基づき、実際に使用するトランジスタの定量
モデルを用いた回路シミュレーションを行うことで決定
できる。

【０１３７】なお、以上では集積回路上の２個の回路ブ
ロックに着目して説明したが、本発明は複数の回路ブロ
ックを有する集積回路に効果的に適用することができ
る。複数の回路ブロックを有する集積回路から２個の回
路ブロックを選び、本発明を適用することができる。ま
た、本発明によれば、複数の回路ブロックを有する集積
回路の全ての回路ブロックに対して最適な調整を行うこ
ともできる。

【０１３８】また、集積回路の回路ブロック間の信号
は、単に回路ブロック間を直接接続した配線で伝送され
るものであってもよく、或いは電源電圧の違いや信号の
減衰によるレベル差を補正する回路を介して伝送されて
もよい。また、回路ブロック間で伝送すべき信号がない
場合には、回路ブロック間の接続は不要である。

【０１３９】また、集積回路は、外部電源回路から回路
ブロックに電源を供給される構成であってもよい。その
場合、集積回路に電源供給部は不要であり、外部端子と
回路ブロックを接続する配線があればよい。また、集積
回路は、外部電源回路からの電源の電圧を内部で使用す
る電圧に変換する回路を含んでもよい。

【０１４０】また、集積回路は、外部のクロック供給回
路からのクロック信号で回路ブロックが動作する構成で
あってもよい。その場合、集積回路にクロック供給部は
不要であり、外部端子と回路ブロックを接続する配線が
あればよい。また、集積回路のクロック供給部は、外部
からのクロック信号を増幅して回路ブロックに供給する
ものであってもよい。また、更に、クロック供給部は、
外部からのクロック信号から、任意かつ所望の周波数の
クロック信号を生成する回路を含んでいてもよい。

【０１４１】また、トランジスタのしきい値は、トラン
ジスタ内部の不純物濃度、ゲート絶縁膜厚などを適宜変
更することにより調整することができる。また、しきい
値は、トランジスタの基板効果を利用し、基板電圧を適
宜変更することによっても調整することができる。な
お、トランジスタの基板効果とは、基板に電圧をかける
と、トランジスタのしきい値が変化する現象のことであ
る。

【０１４２】また、クロック周波数、電源電圧及びしき
い値電圧を集積回路の状態に応じて動的に調整する機能
を集積回路の内部或いは外部に設けてもよい。電源電圧
の調整やクロック周波数の調整は一般的な回路で実現可
能である。しきい値の調整は、上述した基板電圧を動的
に変更することにより調整することができる。動的調整
機能は、集積回路の状態あるいは時刻において最適なク
ロック周波数、電源電圧及びしきい値電圧の組み合わせ
となるように調整する。

【０１４３】また、ここまで主としてＣＭＯＳ構成の集
積回路を例として説明したが、ＮＭＯＳ構成など他の方
式の集積回路においても、所要処理能力が低い回路ブロ
ックのクロック周波数と処理能力を下げることで消費電
力を低減するという本発明の技術思想がそのまま適用し
得ることは、本技術分野に精通した当業者には明らかで
ある。

【０１４４】次に、本発明の具体的な実施例について消
費電力の低減効果を算出する。

【０１４５】図８は、本発明の実施例のＣＭＯＳ集積回
路の構成を示すブロック図である。図８を参照すると、
ＣＭＯＳ集積回路８０は、主演算部８１、入出力インタ
フェース部８２、クロック供給部８３，８４及び電源供
給部８５，８６を有している。ＣＭＯＳ集積回路８０の
各回路ブロックのクロック信号は必要最低限の周波数と
されている。また、各回路ブロックの電源電圧及びトラ
ンジスタのしきい値は、そのクロック周波数で動作する
ために必要な最低限のスイッチ速度を確保するように調
整されている。

【０１４６】主演算部８１は、集積回路の主要な機能を
有し、高速動作が必要な回路ブロックである。主演算部
８１に必要なクロック周波数は５００ＭＨｚである。ま
た、主演算部８１のｎチャネルトランジスタのしきい値
は０．３Ｖである。また、ｐチャネルトランジスタのし
きい値は−０．３Ｖである。

【０１４７】入出力インタフェース部８２は、外部と信
号の送受信を行う回路ブロックであり、主演算部８１に
比べて低速動作でよい。入出力インタフェース部８２に
必要なクロック周波数は２００ＭＨｚである。入出力イ
ンタフェース部８２のｎチャネルトランジスタのしきい
値は０．５Ｖである。また、ｐチャネルトランジスタの
しきい値は−０．５Ｖである。

【０１４８】クロック供給部８３は、主演算部８１に５
００ＭＨｚのクロック信号を供給する。クロック供給部
８４は、入出力インタフェース部８２に２００ＭＨｚの
クロック信号を供給する。

【０１４９】電源供給部８５は、主演算部８１に２．５
Ｖの電源を供給する。電源供給部８６は、入出力インタ
フェース部８２に１．５Ｖの電源を供給する。

【０１５０】ここで、本実施例のＣＭＯＳ集積回路８０
と比較するために従来例のＣＭＯＳ集積回路を想定す
る。従来例のＣＭＯＳ集積回路は、本実施例のＣＭＯＳ
集積回路８０と同様に主演算部及び入出力インタフェー
ス部を有している。ただし、従来のＣＭＯＳ集積回路
は、主演算部及び入出力インタフェース部は共に、５０
０ＭＨｚのクロック信号で動作し、電源電圧が２．５Ｖ
であり、ｎチャネルトランジスタのしきい値は０．３Ｖ
であり、ｐチャネルトランジスタのしきい値は−０．３
Ｖである。

【０１５１】ＣＭＯＳ集積回路の動作電力はクロック周
波数に比例して変化し、また電源電圧の２乗に比例して
変化する。したがって、本実施例のＣＭＯＳ集積回路８
０においてブロック８２の動作電力は、従来例のＣＭＯ
Ｓ集積回路に比べて、（２００ＭＨｚ／５００ＭＨｚ）
×（１．５Ｖ／２．５Ｖ）²＝０．１４倍に低減されて
いる。

【０１５２】また、ＣＭＯＳ集積回路の待機電力は、ト
ランジスタのしきい値を０．１Ｖ変化させるとほぼ１／
１０になる。したがって、本実施例のＣＭＯＳ集積回路
８０においてブロック８２の待機電力は、従来例のＣＭ
ＯＳ集積回路の比べて、ほぼ１／１００に低減されてい
る。

【０１５３】

【発明の効果】本発明によれば、第２の回路ブロックの
トランジスタのスイッチ速度が第１の回路ブロックより
遅くてよく、許容される範囲内で第２の回路ブロックの
トランジスタのスイッチ速度を下げても所望の機能及び
性能を実現できるので、スイッチ速度を下げて第２の回
路ブロックの消費電力を低減することにより、集積回路
の消費電力が低減されている。

【図面の簡単な説明】

【図１】本発明の一実施形態の集積回路の構成を示すブ
ロック図である。

【図２】本発明の他の実施形態の集積回路の構成を示す
ブロック図である。

【図３】図１または図２のいずれかの回路ブロック内に
存在する回路の典型的な一部分を示すブロック図であ
る。

【図４】典型的な論理ゲートであるＮＡＮＤゲートの構
成を示す回路図である。

【図５】図４のｎチャネルトランジスタの概略の構造を
示す図である。

【図６】図５のｎチャネルトランジスタにおけるゲート
電圧とドレイン電流の関係を模式的に示すグラフであ
る。

【図７】本発明の更に他の実施形態の集積回路の構成を
示すブロック図である。

【図８】本発明の実施例のＣＭＯＳ集積回路の構成を示
すブロック図である。

【符号の説明】

１０、２０、７０、８０ 集積回路 １１、２１、１４、２４、１５、２５ 回路ブロック １２、２２、８３、８４ クロック供給部 １３、２３、８５、８６ 電源供給部 ３１ 電源線 ３２ グランド線 ３３ クロック線 ３５Ａ，３５Ｂ 論理ゲート ３６Ａ，３６Ｂ フリップフロップ ８１ 主演算部 ８２ 入出力インタフェース部 １０１ 半導体基板 １０２ ソース １０３ ドレイン １０４ ゲート １０５ ゲート絶縁膜 Ｃ１、Ｃ２ クロック信号 Ｐ１、Ｐ２、Ｐ３ 電源 Ｓ１、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５、Ｓ３
６、Ｓ４１、Ｓ４２、Ｓ４３ 信号 Ｔｎ１、Ｔｎ２ ｎチャネルトランジスタ Ｔｐ１、Ｔｐ２ ｐチャネルトランジスタ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 所定の周波数の第１のクロック信号に同
   期し、所定の電圧の第１の電源により動作する第１の回
   路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
   ク信号に同期し、内部のトランジスタのスイッチ速度が
   許容される範囲内で前記第１の電源より電圧の低い第２
   の電源により動作する第２の回路ブロックを有する半導
   体集積回路。
2. 【請求項２】 所定の周波数の第１のクロック信号に同
   期して動作する第１の回路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
   ク信号に同期して動作し、スイッチ速度が許容される範
   囲内で内部のトランジスタの単位トランジスタ幅当りの
   漏れ電流が前記第１の回路ブロックより低い第２の回路
   ブロックを有する半導体集積回路。
3. 【請求項３】 所定の周波数の第１のクロック信号に同
   期して動作する第１の回路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
   ク信号に同期して動作し、スイッチ速度が許容される範
   囲内で、単位トランジスタ幅当りの漏れ電流が前記第１
   の回路ブロックより低くなるように内部のトランジスタ
   のしきい値が設定された第２の回路ブロックを有する半
   導体集積回路。
4. 【請求項４】 ＣＭＯＳ構成の半導体集積回路であっ
   て、 所定の周波数の第１のクロック信号に同期して動作する
   第１の回路ブロックと、 前記第１のクロックより低い周波数の第２のクロックに
   同期して動作し、ｎチャネルトランジスタとｐチャネル
   トランジスタのうち少なくとも一方の単位トランジスタ
   幅当りの漏れ電流が、スイッチ速度が許容される範囲内
   で、前記第１の回路ブロックより小さい第２の回路ブロ
   ックを有する半導体集積回路。
5. 【請求項５】 ＣＭＯＳ構成の半導体集積回路であっ
   て、 所定の周波数の第１のクロック信号に同期して動作する
   第１の回路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
   クに同期して動作し、ｎチャネルトランジスタとｐチャ
   ネルトランジスタのうち少なくとも一方の単位トランジ
   スタ幅当りの漏れ電流が、スイッチ速度が許容される範
   囲内で、前記第１の回路ブロックより小さくなるよう
   に、そのトランジスタのしきい値が設定された第２の回
   路ブロックを有する半導体集積回路。
6. 【請求項６】 所定の周波数の第１のクロック信号に同
   期して動作する第１の回路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
   ク信号に同期して動作し、内部のトランジスタの相互コ
   ンダクタンスが、スイッチ速度が許容される範囲内で、
   前記第１の回路ブロックより低い第２の回路ブロックを
   有する半導体集積回路。
7. 【請求項７】 所定の周波数の第１のクロック信号に同
   期して動作する第１の回路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
   ク信号に同期して動作し、内部のトランジスタの相互コ
   ンダクタンスが、スイッチ速度が許容される範囲内で、
   前記第１の回路ブロックより低くなるような電圧の電源
   により動作する第２の回路ブロックを有する半導体集積
   回路。
8. 【請求項８】 所定の周波数の第１のクロック信号に同
   期して動作する第１の回路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
   ク信号に同期し、相互コンダクタンスが、スイッチ速度
   が許容される範囲内で、前記第１の回路ブロックより低
   くなるように内部のトランジスタのしきい値が設定され
   た第２の回路ブロックを有する半導体集積回路。
9. 【請求項９】 ＣＭＯＳ構成の半導体集積回路であっ
   て、 所定の周波数の第１のクロック信号に同期して動作する
   第１の回路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
   ク信号に同期して動作し、ｎチャネルトランジスタとｐ
   チャネルトランジスタのうち少なくとも一方の相互コン
   ダクタンスが、スイッチ速度が許容される範囲内で、前
   記第１の回路ブロックより低くなるように、そのトラン
   ジスタのしきい値が設定された第２の回路ブロックを有
   する半導体集積回路。
10. 【請求項１０】 所定の周波数の第１のクロック信号に
    同期して動作する第１の回路ブロックと、 前記第１のクロック信号より低い周波数の第２のクロッ
    ク信号に同期して動作し、スイッチ速度が許容される範
    囲内で動作電力と待機電力の和が最小となるように電源
    電圧とトランジスタのしきい値が設定された第２の回路
    ブロックを有する半導体集積回路。
11. 【請求項１１】 前記第２の回路ブロックのトランジス
    タのスイッチ速度と前記第１の回路ブロックのトランジ
    スタのスイッチ速度との比が、前記第１のクロック信号
    の周波数と前記第２のクロック信号の周波数との比に等
    しい、請求項１〜１０のいずれか１項に記載の半導体集
    積回路。