KR20090119911A - 선택적 백-바이어싱을 이용한 동적 누설 제어 - Google Patents

선택적 백-바이어싱을 이용한 동적 누설 제어 Download PDF

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Abstract

그래픽 프로세서 회로와 함께 사용하기 위한 동적 누설 전류 제어 회로의 실시예가 개시된다. 동적 누설 제어 회로는, 특정한 동작 모드 동안 그래픽 프로세서 회로를 포함하는 트랜지스터의 백 바이어싱을 선택적으로 인에이블 한다. 백 바이어싱 레벨은 두개의 별개의 전력 레일들에 의해 제어된다. 제1 전력 레일은 존재하는 전력 공급기에 연결되고, 제2 전력 레일은 별개의 조정 가능한 전원 조정기에 연결된다. 별개의 전압 조정기는 또한 제1 전력 레일에 대해 제공될 수 있다. 하나 이상의 동작 모드의 발생을 검출하고, 회로의 백 바이어스를 인에이블 또는 디스에이블 하기 위하여 제1 및 제2 전력 레일에 대한 전압 조정기를 조정하고, 또는 규정된 전압 범위 내에서 회로의 드레시홀드 전압을 변경하기 위하여 하드웨어 기반 상태 머신 또는 소프트웨어 프로세스가 프로그램된다.

Description

선택적 백-바이어싱을 이용한 동적 누설 제어{DYNAMIC LEAKAGE CONTROL USING SELECTIVE BACK-BIASING}
본 발명의 실시예들은 일반적으로 전자 회로에 관한 것이며, 보다 자세히는 트랜지스터 회로들에서 누설 전력을 감소시키는 것에 관한 것이다.
마이크로프로세서 회로들은 일반적으로 두가지 주요 동작 상태(primary operating state), 즉 활성모드(active mode) 와 대기 모드(stanby mode)에서 동작한다. 활성 모드에서, 회로들은 프로세스들 또는 태스크(task)들을 실행하며, 대개 그 회로의 규정된 동작 주파수에서 동작한다. 활성 모드 동안, 트랜지스터 게이트들 대부분은 스위칭되며 상대적으로 높은 동작 주파수들이 요구된다. 대기 모드또는 수면 모드(sleep mode)에는, 처리되는 태스크들은 대개 유휴(idle)상태이고 상대적으로 적은 수의 게이트들이 스위칭되므로 보다 낮은 동작 주파수가 요구된다. 트랜지스터 회로들에서 소비되는 전력은 스위칭 전력과 누설 전력 두가지 모두의 함수이다. 회로가 대기 모드에 있을 때 조차도, 트랜지스터들에서의 전력 누설로 인하여, 잠재적으로 현저한 양의 전력이 소비될 수 있다. 그러므로, 활성 모드에서의 회로 동작 전력은 동적(스위칭) 전력과 누설 전력의 조합(동적 전력이 지배적인 요인임)이며, 스위칭하는 게이트들이 거의 없는 대기 모드에서의 전력 소모는 주로 누설 전력의 함수이다.
디바이스 디자인이 더욱 미세한 기하구조(finer geometries)로 축소됨(예를 들어, 90nm에서부터 65nm이하까지)에 따라, 회로들은 주어진 동작 주파수들에 대해 더욱 낮은 전압에서 동작할 수 있으며, 따라서, 동적 전력 소모가 감소된다. 그러나, 디바이스 기하구조가 감소됨에 따라 누설 전력은 급격하게 증가한다. 이는 치수들이 특히 트랜지스터가 상태를 스위칭하게 되는 드레시홀드 전압 VTH의 영향과 관련하여 변하게 됨에 따라, 트랜지스터들의 동작특성이 변하는 것이 기인한다. 일반적으로, 트랜지스터들의 감소되는 치수는 공급 전압에 관하여 드레시홀드 전압(VTH)이 스케일링(scaling)되게 하며, 이는 누설 전력이 증가되게 한다. 대기 모드 중의 전력 소모에서 누설 전력이 지배적인 요인이므로, 회로 치수가 축소됨에 따라, 이 동작 모드(operation mode)에 대해 누설 전력의 영향은 더욱 현저해진다. 이 영향은, 휴대폰, PDA, 노트북 컴퓨터, 그리고 이와 유사한 디바이스들과 같은, 대기 모드 또는 수면 모드에서 상당한 시간을 소비하며 제한된 전원 용량을 가진 휴대용 또는 배터리로 작동하는(battery-operated) 디바이스들에 있어서 중요한 문제일 수 있다.
누설 전력으로 인한 전력 소모를 감소시키는 현재 사용되는 간단한 방법은 회로 자체의 동작 전압을 감소시키는 것이지만, 이느 회로의 성능을 눈에 띄게 감소시키며 증가하는 프로세서 그리고 회로 동작 속도를 향한 경향에 역행한다. 대기 전력 소모를 감소시키는 또 다른 알려진 방법은 트랜지스터들의 드레시홀드 전압 레벨을 이동시키는 것이다. 일반적으로, 드레시홀드 전압을 증가시키는 것은 누설 전류를 감소시킬 것이며, 따라서 대기 전력 소모를 감소시킨다. 그러나, 드레시홀드 전압을 증가시키는 것은 또한 트랜지스터의 스위칭 속도를 감소시키며, 따라서 회로가 활성 모드에서동작할 때 회로 성능을 저하시킨다. 그러므로, 누설 전류를 감소시키는 현재의 방법들은 일반적으로 단점이 있으며, 동작 모드 및 회로의 다른 관련 파라미터들에 따라 트랜지스터들의 드레시홀드 전압을 동적이고 탄력적으로 변경하기 위하여 회로들의 동작 모드에 대해 적절히 책임지지 않는다.
본 발명의 실시예들은 첨부의 도면들에서 한정적인 것이 아닌 예시적인 것으로써 도시되었으며, 여기서 유사한 참조부호들은 유사한 요소들을 나타낸다.
도 1A는 누설 전류를 감소시키기 위하여 백 바이어스 방법을 실시하는 일 실시예의 MOS(금속 산화물 반도체) 트랜지스터를 도시한다.
도 1B는 일 실시예에서 도 1A의 트랜지스터의 누설 전류를 감소시키기 위한 백 바이어스 기법들의 사용을 도시한다.
도 2A는 일 실시예에서 회로의 드레시홀드 전압을 동적으로 변경하기 위하여 바디 바이어스 전원을 포함하는 트랜지스터 회로에 대한 개략도를 도시한다.
도 2B는 도 2A의 개략도에 대해 제작된 트랜지스터 회로의 측면도를 도시한다.
도 3은 일 실시예에서 상태 회로 조건들에 근거하여 트랜지스터의 드레시홀드 전압을 변경하기 위한 전압 제어 회로를 도시하는 회로도이다.
도 4는 일 실시예에서 스크린 디스플레이 상태에 근거하여 누설 전류를 동적으로 감소시키는 방법을 도시하는 흐름도이다.
도 5는 일 실시예에서 스크린 디스플레이의 상태에 근거하여 그래픽 프로세서에 대한 드레인 전압을 제어하기 위한 전압 제어 회로를 도시한다.
도 6은 일 실시예에서 스크린 디스플레이의 상태에 근거하여 백 바이어스를 트리거링하는 방법을 도시하는 흐름도이다.
도 7은 일 실시예에서 스크린 디스플레이의 상태에 근거하여 백 바이어스 전압의 그래픽 프로세서로의 인가를 제어하기 위한 전압 제어 회로를 도시하는 회로도이다.
그래픽 프로세서와 함께 사용하기 위한 동적 누설 제어 회로들의 실시예들이 기술된다. 동적 누설 제어 회로는 특정 동작 모드 중에 그래픽 프로세서 회로들을 포함하는 트랜지스터들의 백 바이어싱(back biasing)을 선택적으로 인에이블한다. 백 바이어싱 레벨은 두개의 개별 전력 레일(power rail)들에 의해 제어된다. 제1 전력 레일은 기존의 전원에 연결되고 제2 전력 레일은 별개의 조절가능한 전압 조정기(voltage regulator)에 연결된다. 별개의 전압 조절기는 또한 제1 전력 레일에도 제공될 수 있다. 하드웨어 기반의(hardware-based) 상태 머신 또는 소프트웨어 프로세스는, 하나 이상의 동작 모드들의 발생을 검출하고, 회로의 백 바이어싱 상태를 인에이블 또는 디스에이블하도록 제1 및 제2 전력 레일들에 대한 전압 조정기들을 조정하거나, 또는 규정된 전압 범위 내에서 회로의 드레시홀드 전압을 변경하도록 프로그램된다.
하기의 설명에서, 동적 누설 제어 회로의 실시예들에 대한 완전한 이해를 제공하기 위하여, 그리고 동적 누설 제어 회로의 실시예들에 대해 설명하기 위하여 다양한 구체적인 세부사항들이 제시된다. 그러나, 관련된 기술의 당업자는 이 실시예들이 상기 세부사항들 중 하나 이상을 사용하지 않은채로, 또는 다른 구성요소, 시스템등과 함께 실시될 수 있다는 것을 인식할 것이다. 즉, 개시된 실시예를 모호하게 하는 양상을 피하기 위하여 잘 알려진 구조나 동작들은 제시되지 않으며 자세히 설명되지 않을 것이다.
일 실시예에서, 트랜지스터 또는 트랜지스터들을 통한 누설 전류를 없애거나 감소시키기 위하여, 회로 내의 하나 이상의 트랜지스터들의 드레시홀드 전압을 증가시키기 위한 백 바이어싱 기법이 사용된다. 일 실시예에서, 트랜지스터들의 백 바이어싱을 인에이블 또는 디스에이블 하기 위하여, 또는 트랜지스터 회로의 유효 드레시홀드 전압(effective threshold voltage)를 시프트함으로써 어느 정도의 백 바이어싱을 제공하기 위하여, 하나 이상의 전력 공급 레일(power supply rail)들이 전압 조정기들을 통하여 제공된다.
도 1A는 일 실시예에서 누설 전류를 감소시키기 위하여 백 바이어스 방법을 실시하는 MOS(금속 산화물 반도체) 트랜지스터를 도시한다. 트랜지스터(100)는 일반적인 MOS 트랜지스터를 나타내며, 게이트(G)(102), 소스(S)(104), 그리고 드레인(D)(106)을 포함한다. 트랜지스터(100)는 임의의 모드(즉, 증식 모 드(enhancement mode), 공핍 모드(depletion mode))에서 동작하는 어떤 타입(즉, N-타입, P-타입)의 MOS 트랜지스터라도 될 수 있으며, 또는 트랜지스터 디바이스와 유사하거나 동등한 어떠한 타입도 될 수 있다. 트랜지스터(100)에 대한 게이트 소스 전압은 VGS로 표시되며, 이 전압을 변경하는 것은 소스(106)와 드레인(104) 사이에서 흐르는 전류를 조정한다. 트랜지스터(100)과 같은 트랜지스터에서 지배적인 누설 메커니즘들 중 하나는 Isubth로 표시된 서브드레시홀드(또는 채널) 누설(subthreshold(or channel) leakage)이다. 서브드레시홀드 누설 전력은, 게이트 전압이 드레시홀드 전압 아래일 때 소스(106)와 드레인(104) 사이의 전류(Isubth)에 의해 발생되는 전력이다.
트랜지스터들에서의 누설 전류를 줄이기 위한 몇가지 기법들이 개발되어 왔지만, 대부분은 성능, 비용, 복잡도등에 있어서의 트레이드오프(tradeoff)를 수반한다. 그러한 기법중 하나는 트랜지스터의 유효 드레시홀드 전압을 줄이기 위하여 회로 내의 트랜지스터들을 백 바이어싱하는 것이다. 백 바이어싱("바디 바이어싱"으로도 지칭됨)은 트랜지스터의 바디 단자(body terminal)가 작은 음의 전압에 연결되어 바디 소스 전압을 효과적으로 증가시키는 기법을 지칭한다. 소스와 바디 사이의 차이는 드레시홀드 전압을 변경시키며, 트랜지스터의 바디 효과로서 알려져 있다. 도 1B는 일 실시예에서, 누설 전류를 줄이기 위한 백 바이어싱 기법의 사용을 도시한다. 도 1B는 도 1A의 트랜지스터(100)와 같은 트랜지스터에 대한 드레인-소스 전류 대 게이트-소스 전압의 그래프를 도시한다. I-V (전달(transfer)) 곡 선(122)에 도시된 바와 같이, 드레시홀드 전압(VTH)는 트랜지스터가 턴온되거나 상태를 변경하는 전압을 나타낸다. 선(120)은 서브드레시홀드 경사를 나타내며, 이는 VGS가 VTH미만일 때 트랜지스터가 얼마나 효과적으로 턴오프 될 수 있는지를 결정한다. I-V 곡선(122)은 백 바이어싱이 디스에이블되었을 때의 회로의 전달 곡선을 나타내며, I-V 곡선(124)은 백 바이어싱이 인에이블되었을 때의 회로의 전달 곡선을 나타낸다. Isubth 축을 따라 있는 두 곡선들(122, 124)의 차이는 백 바이어싱이 인에이블되었을 때 회로에 대한 누설 전류의 감소를 나타낸다. 따라서, 백 바이어스의 도입은 드레시홀드 전압을 증가시키며(I-V 곡선을 오른쪽으로 이동시킨다.) 누설 전류(Isubth)를 감소시키거나 없앤다.
일 실시예에서, 트랜지스터 기반의 회로는 드레시홀드 전압을 변경하기 위한 전압 레벨들을 제공하기 위하여 BBP(back bias positive) 및 BBN(back bias negative)로 표기된 두개의 별개의 전력 공급 레일들을 포함한다. 양의 백 바이어스 전압 공급 레일 레일(BBP)는 VBP로 표시된 양의 전압을 제공하며, 음의 백 바이어스 전압 공급 레일(BBN)은 VBN으로 표시된 음의 전압을 제공한다. 이 전압 레벨들은 트랜지스터들의 적절한 바디 단자들에 인가되어 회로의 백 바이어싱을 인에이블한다.
도 2A는 일 실시예에서, 회로의 드레시홀드 전압을 동적으로 변경하기 위한 백 바이어스 전압 공급기를 포함하는 트랜지스터 회로에 대한 개략도를 도시한다. 회로(200)은 N-채널 CMOS 트랜지스터(212)에 연결된 P-채널 CMOS 트랜지스터(210)를 포함하는 CMOS 인버터 회로를 도시한다. 드레인 전압(VDD)이 트랜지스터(210)의 드레인에 연결된 전력 레일(204)에 인가되고, 소스 전압(VSS)이 트랜지스터(212)의 소스에 연결된 전력 레일(206)에 인가된다. 트랜지스터(210)의 바디 단자는 BBP 전력 레일(202)를 통하여 인가되는 양의 백 바이어스 전압(VBP)에 연결된다. 회로(200)에서 도시되는 바와 같이, VBP레벨은 대기 레벨과 활성 레벨 사이의 범위에 있다. 트랜지스터(212)의 바디 단자는 BBN 전력 레일(203)을 통하여 인가되는 음의 백 바이어스 전압(VBN)에 연결된다. VBN의 값은 또한 활성 레벨과 대기 레벨 사이의 범위에 있다.
도 2B는 도 2A의 개략도에 대해 제작된 트랜지스터 회로의 측면도이다. 트랜지스터 회로(250)는, 내부에 N-분리 영역(224)이 형성된 P-기판(226)을 포함한다. 도 2A의 P-타입 트랜지스터(210)는 N-우물 영역(220)에 의해 형성되며, 상기 N-우물 영역은 P-도핑된 드레인(D) 및 소스(D) 영역, 그리고 게이트(211)를 포함한다. 도 2A의 N-타입 트랜지스터는 P-우물 영역(222)에 의해 형성되며, 상기 P-우물 영역은 N 도핑된 드레인(D) 및 소스 영역, 그리고 게이트(22)를 포함한다. 양의 백 바이어스 전압 공급기(VBP)가 트랜지스터(210)의 N-우물 바디 영역(220)에 연결되며, 음의 백 바이어스 전압 공급기(VBN)가 트랜지스터(212)의 P-우물 바디 영역(222)에 연결된다.
도 2A 및 도 2B에 도시되는 바와 같이, 백 바이어스 전압 레벨들(VBP, VBN)이 트랜지스터들(210, 222)을 백 바이어싱하기 위하여 인버터 회로(200)에 인가되며, 그러므로써 도 1B에 도시된 바와 같이 드레시홀드 전압(VTH)을 상승시키고, 트랜지스터들을 통한 누설 전류를 감소시킨다. 도 2B에 도시된 바와 같이, 백 바이어스 메커니즘의 포함은 별도의 바이어스 전압 메시(voltage mesh), 트랜지스터 영역의 약간의 증가, 그리고 분리를 위한 깊은 N-우물 영역(224)의 추가를 필요로 한다. 그러나, 현저히 줄어든 게이트 사이즈의 특징을 지닌 새로운 세대의 디바이스들에 대해서는 증가된 사이즈 및 제조 요구사항들보다, 동작 주파수를 크게 감소시킬 필요없이 누설 전력을 감소시킴으로써 제공되는 이익이 더 중요하다.
도 2A 및 도 2B에서 도시된 바와 같이, 트랜지스터들을 백 바이어싱하기 위해 필요한 전압들이 두개의 별개의 전력 레일들에 의해 제공된다. 일 실시예에서, 하나 이상의 조정가능한 전압 조정기들이 전력 공급 레일들에 연결되어 백 바이어스 전압 공급 레일들에 의해 제공되는 전압을 조정한다. 이는 드레시홀드 전압이 전압 조정기 또는 조정기들의 전압 범위에 의해 정의되는 전압 스케일에 따라 변경될 수 있게 해준다. 일 실시예에서, 전압 조정기 회로는 트랜지스터 회로의 관련된 동작 특성들에 관한 다수의 파라미터들에 근거하여 백 바이어스 전압 레일들을 제어한다. 양의 그리고 음의 백 바이어스 전압 레벨들에 대한 실제 값들은, 실제 회로의 실시예 및 요구사항들과 관련된, 공급 전압 레벨, 동작 주파수, 회로 구성, 트랜지스터 타입등과 같은 다양한 요인들에 따라 달라진다. 일 예시적인 실시예에 서, VBP 레벨들은 최소 1.0V에서 최대 2.0V의 범위일 수 있으며, VBN 레벨들은 최소 -1.0V에서 최대 0V의 범위일 수 있다. 트랜지스터 타입 및 다른 요인들에 따라, VBP에 대해 1.5V 내지 1.8V, VBN에 대해 -0.5V 내지 0V와 같은 다른 많은 범위들이 가능하다.
일 실시예에서, 도 2A의 인버터(200)와 같은 트랜지스터 회로는, 개인용 컴퓨터, 워크스테이션, 또는 게임 콘솔을 위한 전용 그래픽 렌더링 디바이스인 특정 용도 집적 회로(ASIC), 그래픽 프로세싱 유닛(GPU) 또는 비쥬얼 프로세싱 유닛(VPU)의 부분이다. GPU는 일반적으로 2D 및 3D 컴퓨터 그래픽을 생성하고, 다른 디지털 비디오 관련 프로세스들을 실행하기 위한 수 많은 그래픽 초기 작업들을 실시한다. 이 실시예에서, 백 바이어스 전압 레벨 제어를 위해 전압 조정기 회로의 제어를 지시하는 파라미터들은, 그래픽 이미지들의 생성 및 그래픽 프로세스의 실행에 관련된 전력 요구사항들에 근거한다. 활성 모드에서, 그래픽 프로세서는, 그래픽 요소을 생성하고 모션을 표시하고, 3D 프로세스 등을 실행함에 따라, 일반적으로 많은 메모리 인텐시브 태스크 및 산술/로직 인텐시브 태스크들을 수행한다. 이 경우에, GPU의 대부분의 게이트들은 활발하게 스위칭하며, GPU의 최대 주파수가 사용된다. 대기 모드에서, 디스플레이 스크린은 정적일 수 있으며, 상대적으로 매우 적은 수의 개이트들이 스위칭하고, 3D 렌더링과 같은 복잡한 프로세스들은 유휴상태(idle)가 된다.
이 실시예에서, 전압 조정기들의 제어를 지시하는 파라미터들은 요구되는 성 능 레벨, 동작 주파수, 공급 전압, 인에이블된 회로 타입, 동작 모드, 그리고 다른 유사한 요인들을 포함한다. 요구되는 성능 레벨은 전력 소모와 상관 없이 최대 클럭 주파수의 동작을 필요로 하는 높은 성능부터 성능과 전력 소모 사이의 균형을 요구하는 중간 성능, 그리고 회로가 배터리 전력에서 동작할 때와 같이 성능의 대가로 최소의 전력 소모를 요구하는 낮은 성능까지의 범위에 있을 수 있다. 백 바이어스가 인에이블된 회로들의 타입은 프로세서 또는 ASIC 내의 임의의 모듈 컴포넌트들을 포함할 수 있다. 예를 들어, GPU에서, 인에이블된 회로들은 2D 또는 3D 그래픽 파이프, 온보드 캐시(on-board cache)등을 포함할 수 있다. 이것은 또한 2D 또는 3D 모드, 고해상도/저해상도, 그레이 스케일/컬러등을 포함할 수 있는 동작 모드와 관련된다.
일 실시예에서, 온-칩 상태 머신은, 회로의 하나 이상의 파라미터들 및/또는 동작 조건들에 근거하여 트랜지스터 회로들에 대한 백 바이어스 전압 레벨의 인가를 제어하도록 되어 있다. 도 3은 일 실시예에서, 상태 회로 조건들에 근거하여 트랜지스터 회로의 드레시홀드 전압을 변경하기 위한 전압 제어 회로를 도시하는 회로도이다. 시스템(300)에서 도시되는 바와 같이, 제어될 트랜지스터 회로(312)는 ASIC(302) 상에 포함된다. 백 바이어스 전압 공급기들이 오프-칩 및 보드(304)에 제공된다. 도 3의 실시예에서, 양의 백 바이어스 공급기(305)가 전압 조정기(306)에 의해 제어되어 VBP를 제공하며, 음의 백 바이어스 공급(307)가 전압 조정기(308)에 의해 제어되어 VBN을 제공한다. VBP 및 VBN 전압들은 다용도 입출력(GPIO) 포 트(312, 314)를 통해 ASIC에 입력된다. 시스템(300)에서 도시된 바와 같이, ASIC은 GPIO 포트들로부터 VBP 및 VBN 전압들을 수신하는 온-칩 상태 머신을 포함한다. 상태 머신(310)은, 트랜지스터의 백 바이어스를 인에이블함으로써 트랜지스터들의 누설 전력을 감소시키기 위하여, VBP 및 VBN 전압들을 트랜지스터(312)로 전달(pass)하도록 되어 있다. 트랜지스터들의 영구적인 백 바이어싱에 대한 어떤 내재적인 단점들로 인하여, 일반적으로 트랜지스터들(312)에 백 바이어스 전압들을 영구적으로 인가하는 것은 바람직하지 않다. 상태 머신(310)은 누설 전류가 줄이드는 이점이 트랜지스터들을 백 바이어싱하는 단점보다 큰 조건하에서 백 바이어싱을 인에이블하도록 되어 있다. 그러한 조건의 일반적인 예는 ASIC(302)이 대기 모드에 있을 때이다. 도 3에서 도시된 실시예에서, 조건 검출기 컴포넌트(309)는 조건들의 상태를 모니터하며 이 정보를 상태 머신(310)에 제공한다. 조건이 검출된 경우, 백 바이어싱을 인에이블하기 위하여 상태 머신(310)이 백 바이어스 전압들을 트랜지스터들(312)로 전달한다.
조건 검출기(309)가 별개의 기능적 요소로서 도시되었지만, 그것은 상태 머신(310)에 있어서 반드시 필요한 부분으로서 상태 머신에 포함될 수 있다. 유사하게, 시스템(300)에 도시된 전압 조정기들(306, 308)은 오프 칩 및 온보드(304)일 수 있고, 또한 회로의 제약사항들 및 구현의 세부적인 사항들에 따라 ASIC(302)바로 위에 제공될 수 있다. 마찬가지로, 상태 머신 회로(310)는 ASIC(302) 바로 위에 제공되는 대신 보드(304) 위에 제공될 수 있다.
일 실시예에서, 상태 머신(310)은 파라미터들에 근거하여 전력 상태의 변화를 제어하는 소프트웨어 프로세스에 구현된다. 상기 소프트웨어 프로세서는 VBP 및 VBN 전압 레벨들을 변경하는 전압 조정기 또는 조정기들을 직접 제어한다. 대안적인 실시예에서는, 회로 또는 ASIC의 작용에 근거하여 전력 프로필(power profile)을 변경하기 위하여, 소프트웨어 프로세스를 대신하여 하드웨어 회로가 사용된다. 이 실시예에서, 상태 머신(310)은 하나 이상의 배선 회로들(hardwird circuit) 또는 전용의 온-칩 로직 디바이스들내에 구현된다.
도(300)의 시스템에서, 작동의 다양한 조건들 및 지시자(indicator)들이 조건 검출기(309)에 의해 모니터되어 상태 머신(310)을 통하여 백 바이어스 전압 레벨들의 변화를 트리거한다. 트랜지스터들(312)의 백 바이어싱을 인에이블하기 위한 조건은, 비록 다른 조건들도 가능하지만, ASIC(302)의 대기모드로의 진입일 수 있다. 대기 모드의 진입을 위해, 백 바이어스 전압의 인에이블을 트리거하기 위하여 다양한 동작(또는 비동작) 지시자들이 사용될 수 있다. 이 지시자들은 정적 스크린 디스플레이의 디스플레이, 회로 사용중 신호(busy signal)의 결여, 감소된 FIFO 버퍼 레벨들, 슬립 신호의 생성, 감소된 전력 공급 드로우(power supply draw), 그리고 활성 모드에서 대기 모드로의 전환에 대한 임의의 다른 적절한 지시자들을 포함한다. 이 경우에, 조건 검출기(309)는 그러한 조건을 검출할 수 있으며 상태 머신(310)으로 적절한 신호를 전송하고, 그후 백 바이어스를 인에이블 하기 위하여 백 바이어스 전압들을 트랜지스터(312)로 전달할 것이다. 트랜지스터의 백 바이어 싱을 트리거하기 위한 조건들의 사용은 누설 전류의 감소에 대한 동적 처리 요소들을 도입하며, 실제 동작 조건들 또는 선프로그램된(pre-programmed) 파라미터들에 근거하여 누설 제어를 하게 해준다.
위에서 상술된 바와 같이, ASIC의 대기 모드로의 진입의 존재를 검출하기 위하여 다양한 지시자들이 사용될 수 있다. 일 실시예에서, 주요 지시자는 정적 스크린 디스플레이의 존재이다. 그러한 조건은 대개 사용자 편에서의 활동성의 결여를 나타내며, 많은 디바이스들이 에너지를 보존하기 위하여 특정 주기의 시간(타임 아웃 주기)후 수면 모드에 진입하도록 되어있다. 회로가 대기 모드로 진입하는 경우 누설 전력을 동적으로 감소시키는 간단한 방법은, 회로가 유휴 상태인 기간 동안 공급 전압(드레인 전압)을 감소시키는 것이다. 도 4는 일 실시예에서, 스크린 디스플레이의 상태에 근거하여 누설 전류를 동적으로 감소시키는 방법을 도시하는 흐름도이다. 블록(402)에서, 프로세스는 정적 스크린 조건이 검출되었는지를 검출한다. 이러한 조건(전체로서의 동일한 스크린 디스플레이 소자들 또는 전체 스크린 디스플레이의 상당 부분이 특정 수의 프레임들 동안 정적인지와 같은 조건)을 검출하기 위하여 다양한 지시자들이 사용될 수 있다. 정적 스크린 조건의 검출시, 프로세스는 미리 정해진 인자에 의해 현재의 클럭 동작 주파수를, 주파수의 1/2 또는 1/4와 같이 감소시킨다(블록(404)). 클럭 주파수는 글리치-프리 포스트(glitch-free post) PLL(위상 로킹 루프) 등과 같은 임의의 적절한 공정에 의해 감소될 수 있다. 블록(406)에서, 프로세스는 VDD 전압(공급 전압) 레벨을 감소시키기 위하여 GPIO 인터페이스(또는 다른 I/O 인터페이스)를 트리거한다. 드레인 전압의 감소는 트랜 지스터들을 통한 누설 전류를 효과적으로 감소시켜주며, 따라서, 대기 모드 동안 ASIC의 누설 전력을 감소시켜 준다. 전압 감소의 양은 트랜지스터가 대기 모드에서 여전히 기능할 수 있게 해주는 충분한 전력 오버헤드가 사용가능하게끔 선택되어야만 한다.
일 실시예에서, ASIC의 대기 모드에서 활성 모드로의 변경이 검출될때까지 트랜지스터들은 줄어든 공급 전압 조건에서 유지된다. 그러므로, 블록(408)에 도시된 바와 같이, 프로세스는 칩이 활성 모드로 진입했는지를 결정한다. 그렇다면, 트랜지스터들은 그것들의 가능한 최대 클럭 속도에서 동작할 수 있도록 그것들의 본래의 공급 전압 레벨로 돌아간다. 블록(410)에 도시된 바와 같이, 동작 전압을 그것의 정상(normal) 레벨로 복구하도록, VDD 전압 레벨을 증가시키기 위하여 GPIO 인터페이스가 트리거된다. ASIC이 활성 모드에서 최적으로 기능할 수 있게 하기 위하여, 클럭 주파수는 그것의 정상 또는 최대 동작 주파수로 증가된다(블록(412)).
도 4의 블록(420)에 도시된 바와 같이, 프로세스는 먼저 정적 스크린을 검출한다. 일 실시예에서, 회로는, 클럭 게이팅을 위한 디스플레이 프로세서에 의해서도 사용될 수 있는 사용중 신호(busy signal) 또는 유휴 신호(idle signal)를 검출하도록 되어 있다. 성능이 중요한 시간(performance critical times) 동안에 회로가 드롭인 및 드롭아웃 되는 기회를 감소시키기 위하여, 그리고 이 기간들 동안에 전압 조정기가 완전 성능 모드로 다시 전환하기 위한 램프업 시간을 제거하기 위하여 히스테리시스 지연(hysteresis delay)이 사용된다.
도 5는 일 실시예에서, 스크린의 상태에 근거하여 그래픽 프로세서에 대한 드레인 전압을 제어하기 위한 전압제어 회로를 도시하는 회로도이다. 도 5의 회로(500)는 도 4에 도시된 프로세스의 하나 이상의 양상을 실시하기 위하여 사용될 수 있다. 시스템(500)에 도시된 바와 같이, ASIC(502)은 보드(504)위에 장착되며 코어 클럭 발생기(514)에 연결된 정적 스크린 검출 요소(512)를 포함한다. 상기 코어 클럭 발생기는 ASIC 클럭 신호들의 주파수를 제어하며, 도 4의 블록들(404, 412)에 도시된 클럭 주파수들이 감소 또는 증가할 수 있게 한다. 정적 스크린 검출 회로(512)는 GPIO 포트(510)를 통해 보드(504) 위의 스위치 회로(511)에 신호를 제공한다. 검출 신호는 전압 조정기(506)의 VSENSE 입력으로 전달된다. 이 신호에 응답하여, 전압 조정기는 GPIP 포트(508)를 통해 ASIC(502)으로 다시 적절한 VDD 전압 레벨을 제공한다. 그러므로, 드레인 전압 레벨이 정적 스크린 검출 요소(512)에 의해 검출된 조건에 의해 제어되며, 도 4의 블록(406, 410)에 도시된 바와 같이, 전압 조정기는 GPIO 인터페이스(508)가 이 전압을 높이거나 낮추도록 트리거 한다. VDD의 최소 값은 트랜지스터가 대기 모드에서 동작할 수 있으나, 이 대기 모드 동안 누설 전류에 실질적인 충분한 감소를 제공할 만큼 충분히 낮게끔 선택된다.
도 4는 드레인 전압 VDD의 레벨이, ASIC의 대기 모드 또는 수면 모드 동안에 누설 전류를 줄이기 위하여 사용되는 방법을 도시한다. 대안적으로, 블록(406)은 트랜지스터들의 드레시홀드 전압을 효과적으로 감소시킴으로써 누설 전류를 줄이기 위하여, 백 바이어스 전압 레벨들을 BBP 및 BBN 전압 레일들로부터 트랜지스터들의 바디 단자들로 인가하는 것을 포함하는 단계에 의해 대체될 수 있다.
도 6은 일 실시예에서, 스크린 디스플레이의 상태에 근거하여 백 바이어싱을 트리거 하는 방법을 도시하는 흐름도이다. 블록(602)에서, 프로세스는 정적 스크린 조건이 검출되는지를 검출한다. 도 4와 관련하여 위에서 언급된 바와 같이, 이 조건(전체로서의 동일한 스크린 디스플레이 소자들 또는 전체 스크린 디스플레이의 상당 부분이 규정된 수의 프레임들 동안에 정적인지와 같은 조건)을 검출하기 위하여 다양한 지시자들이 사용될 수 있다. 정적 스크린 조건이 검출되면, 프로세스는 미리 정해진 요인에 의해 현재의 회로 동작 주파수를, 주파수의 1/2 또는 1/4 만큼 감소시킨다(블록(604)). 블록(606)에서, 프로세스는 트랜지스터들의 백 바이어싱을 인에이블하기 위하여 GPIO 인터페이스(또는 다른I/O 인터페이스)를 트리거한다. 일 실시예에서, 이것은 트랜지스터들의 바디 단자들에 백 바이어스 전압 레일들(예를 들어, BBP 및 BBN)에 의해 제공되는 양의 또는 음의 백 바이어스 전압을 인가함으로써 달성된다. 백 바이어스 전압들을 효과적으로 인가하는 것은 트랜지스터들의 드레시홀드 전압을 줄여주며, 그러므로, 트랜지스터들을 통한 누설 전류를 없애거나 줄여준다.
일 실시예에서, 트랜지스터들은 ASIC의 대기모드에서 활성 모드로의 변경이 검출될 때까지 백 바이어스 모드에서 유지된다. 그러므로, 블록(608)에서 도시된 바와 같이, 프로세스는 칩이 활성 모드에 진입했는지를 판단한다. 만약 그렇다면, 트랜지스터들은 백 바이어스 조건으로부터 빠져나와서, 그 트랜지스터들은 그들의 가능한 최대 클럭 속도에서 동작할 수 있다. 블록(610)에 도시된 바와 같이, GPIO 인터페이스는 트리거되어 트랜지스터들의 백 바이어스 조건을 디스에이블하여, 드 레시홀드 전압을 그것의 정상 레벨로 복구시킨다. 그후, ASIC을 활성 모드에서 최적으로 기능할 수 있게 하기 위하여 클럭 주파수는 정상 주파수 또는 최대 동작 주파수로 증가할 수 있다.
도 7은 일 실시예에서, 스크린 디스플레이의 상태에 근거하여 그래픽 프로세서로의 백 바이어스 전압 인가를 제어하기 위한 전압 제어 회로를 도시하는 회로도이다. 도 5의 회로(700)는 도 6에 도시된 프로세스의 하나 이상의 양상들을 실시하기 위하여 사용될 수 있다. 시스템(700)에서 도시되는 바와 같이, ASIC(702)은 보드(704)에 장착되며, 코어 클럭 발생기(714)에 연결된 정적 스크린 검출 요소(712)를 포함한다. 상기 코어 클럭 발생기는 ASIC 클럭 신호들의 주파수를 제어하며, 도 6의 블록(604, 612)에 도시된 것 처럼 클럭 주파수의 증가 또는 감소를 할 수 있게 한다. 정적 스크린 검출 회로(712)는 GPIO 포트(710)를 통해 보드(704)상의 스위치 회로(711)에 신호를 제공한다. 검출 신호는 전압 조정기(706)의 Vsense 입력으로 전달된다. 이 신호에 응답하여, 전압 조정기(706)는 GPIO 포트(708)를 통해 ASIC(702)으로 적절한 VDD 전압 레벨을 다시 제공한다. 정적 스크린 검출 요소(712)는 또한, 바이어스 발생기 요소(714)에 신호를 제공한다. 이 요소(714)는 전압 조정기(706)로부터 포트(708)에 제공되는 백 바이어스 전압 VBN을 인에이블 또는 디스에이블 하기 위하여 GIPO 포트(709) 내지 포트(708)에 백 바이어스 발생기 신호를 제공한다. 백 바이어스 전압은 전압 발생기에 의해 생성되고, 바이어스 발생기(714)를 통해 전달되면서 정적 스크린 검출 컴포넌트(512)에 의해 검출되는 조건에 의해 제어된다.
도 7은 백 바이어스 전압이 BBN 전력 레일에 의해 제공되는 음의 전압을 포함하는 실시예를 도시한다. 대안적으로, 양의 백 바이어스 전압(VBP)이 또한 BBP 전력 레일을 통해서 제공될 수 있다. 이 실시예에서, 개별 바이어스 발생기 및 전압 조정기 요소들은 VBP를 생성하고 VBP의 ASIC으로의 인가를 제어하기 위하여 제공될 수 있으며, 또는 바이어스 발생기(714) 및 전압 조정기(706)가 VBP와 VBN 모두를 처리하도록 되어있을 수 있다.
일 실시예에서, 백 바이어스 전압 VBP 및/또는 VBN은 어떤 최대값으로 고정되며, 바이어스 발생기(714)에 의해 생성되는 바이너리 신호를 통해 인에이블 또는 디스에이블된다. 이것은 결과적으로 드레시홀드 전압(120)이 제1 값으로부터 제2 값으로의 효과적으로 이동되게 한다. 대안적인 실시예에서, 전압 조정기는, 다수의 이산적인 중간 전압 값들(discrete intermediate voltage values) 또는 양과 음의 백 바이어스 전압에 대한 최대 및 최소 범위 사이에서의 연속적인 값들에 따라, VBP 및/또는 VBN에 대한 전압 범위를 제공하도록 되어있을 수 있다. 이는 드레시홀드 전압(120)이 제1 및 제2 값들 사이의 다수의 중간 전압들으로 이동될 수 있게 하며, 따라서 누설 전류가 일정 레벨로 줄어들 수 있게 해준다. 전압 조정기는 동작 조건들 및 ASIC의 요구사항들에 근거하여 하나 이상의 파라미터들에 근거한 적합한 백 바이어스 전압 레벨들을 제공하기 위하여 프로그램될 수 있다.
본 발명의 실시예들은 회로에서 누설 전류를 제어하는 방법을 포함하며, 상기 방법은 디바이스의 제1 상태에서 제2 상태로의 변화에 응답하여, 시스템 클럭에 의해 회로에 제공되는 동작 주파수를 제1 주파수에서 제2 주파수로 감소시키는 단계; 그리고 상기 디바이스의 변경에 응답하여, 제1 드레시홀드 전압 값과 제2 드레시홀드 전압 값 사이 범위의 전압에서 상기 회로의 드레시홀드 전압을 효과적으로 감소시키기 위하여 백 바이어스 전압을 회로에 제공하는 단계를 포함한다.
실시예에서, 제1 상태는 회로의 활성 상태를 포함하며, 제2 상태는 회로의 대기 상태를 포함한다.
실시예에서, 대기 상태는 하나 이상의 지시자들의 존재에 의해 검출된다.
실시예에서, 하나 이상의 지시자들 중 하나는 정적 스크린 디스플레이의 검출을 포함한다.
실시예는 또한, 시스템 클럭의 규정된 수의 클럭 사이클들 동안, 회로에 연결된 디스플레이 디바이스상에 디스플레이되는 이미지의 잔상(persistence of an image)을 검출하는 것을 더 포함한다.
실시예에서, 하나 이상의 지시자들은, 주로 하나 이상의 반송된(returned) 사용중 신호들, 수면 모드 플래그 활성화, 전력 드로우 감소, 그리고 감소된 버퍼 작용으로 구성된 그룹으로부터 선택된다.
실시예에서, 백 바이어스 전압은 회로의 적어도 하나의 트랜지스터의 바디 단자에 인가되는 음의 전압을 포함한다.
실시예에서, 음의 백 바이어스 전압 공급 레일에 연결된 제1 전압 조정기를 통해 적어도 하나의 트랜지스터에 백 바이어스 전압이 제공되며, 상기 제1 전압 조정기는 검출된 상태 변화에 응답하여 바이어스 발생기 회로에 의해 제어된다.
실시예에서, 백 바이어스 전압은 회로의 적어도 하나의 트랜지스터의 바디 단자에 인가되는 양의 전압을 더 포함한다.
실시예에서, 백 바이어스 전압은 양의 백 바이어스 전압 공급 레일에 연결되는 제2 전압 조정기 회로를 통해 적어도 하나의 트랜지스터에 제공되며, 제2 전압 조정기는 검출된 상태 변화에 응답하여, 바이어스 발생기 회로에 의해 제어된다.
실시예에서, 제2 전압 조정기 회로는 제3 값으로부터 제4값의 전압 범위에서 백 바이어스 전압을 스위치하도록 되어 있다.
실시예들은 회로를 더 포함하는 바, 상기 회로는 제1 상태에서 제2 상태로의 회로 상태 변화를 검출하는 조건 검출기; 상태의 변화에 응답하여 제어 신호를 생성하며 조건 발생기에 연결된 상태 머신; 제1 주파수로부터 제2 주파수로 동작 주파수를 감소시키며 상기 상태 머신에 연결된 전압 조정기; 그리고, 상기 제어 신호에 응답하여 제1 드레시홀드 전압 값부터 제2 드레시홀드 전압 값 사이 범위의 전압을 따라 상기 회로의 드레시홀드 전압을 효과적으로 감소시키기 위하여, 상기 회로에 백 바이어스 전압을 제공하며, 상기 전압 조정기에 연결된 바이어스 발생기를 포함한다.
실시예에서, 제1 상태는 회로의 활성 상태를 포함하며, 제2 상태는 회로의 대기 상태를 포함하고, 상기 대기 상태는 하나 이상의 지시자들의 존재에 의해 검출된다.
실시예에서, 회로는 적어도 하나의 트랜지스터를 포함하며, 여기서 백 바이어스 전압은 회로의 적어도 하나의 트랜지스터의 바디 단자에 인가되는 음의 전압, 그리고 회로의 적어도 하나의 트래지스터의 바디 단자에 인가되는 양의 전압의 그룹에서 선택된다.
실시예에서, 회로는 PCB에 장착된 ASIC 디바이스 내의 회로를 포함한다.
실시예에서, 회로는 그래픽 프로세싱 유닛의 적어도 일부를 포함한다.
실시예는 또한 회로 내의 누설 전류를 제어하는 방법을 포함하며, 상기 방법은, 제1 상태에서 제2 상태로의 회로 변화에 응답하여, 시스템 클럭에 의해 제공되는 동작 주파수를 제1 주파수에서 제2 주파수로 감소시키는 단계; 그리고 상기 회로를 통해 흐르는 누설 전류를 효과적으로 감소시키기 위하여, 상기 회로의 변화에 응답하여 제1 공급 전압 값에서 제2 공급 전압 값까지의 범위에서 상기 회로로의 공급 전압을 감소시키는 단계를 포함한다.
실시예에서, 제1 상태는 회로의 활성 상태를 포함하며, 제2 상태는 회로의 대기 상태를 포함한다.
실시예에서, 상기 대기 상태는 하나 이사의 지시자들의 존재에 의해 검출된다.
실시예에서, 하나 이상의 지시자들 중 하나는 정적 스크린 디스플레이의 검출을 포함한다.
실시예는 시스템 클럭의 규정된 수의 클럭 사이클 동안 상기 회로에 연결된 디스플레이 디바이스상에 디스플레이되는 이미지의 잔상을 검출하는 단계를 더 포 함한다.
실시예에서, 실질적으로 하나 이상의 반송된 사용중 신호들, 수면 모드 플래그 활성화, 전력 드로우 감소, 그리고 감소된 버퍼 활동으로 구성된 그룹에서 하나 이상의 지시자들이 선택된다.
실시예에서, 제1 공급 전압 값은 회로의 적어도 하나의 드레인 단자에 제공되는 최대 공급 전압을 포함한다.
실시예에서, 제1 공급 전압 값은 검출된 상태 변화에 응답하여 조건 검출 회로에 의해 제어되는 전압 조정기 회로를 통해 적어도 하나의 트랜지스터에 제공된다.
실시예에서, 회로는 PCB 위에 장착된 ASIC 디바이스 내의 회로를 포함한다.
실시예에서, 회로는 그래픽 프로세싱 유닛의 적어도 일부를 포함한다.
비록 실시예들은 그래픽 프로세싱 유닛들과 같은 특정한 타입의 회로들과 관련하여 설명되었지만, 설명된 방법들 및 시스템들이 마이크로프로세서들, 코프로세서들, 산술 로직 유닛등의 임의의 타입의 트랜지스터 기반 논리 회로에서 사용될 수 있음이 이해되어야 한다. 본 명세서에서 설명된 동적 누설 제어 시스템의 양상들은, 필드 프로그램가능한 게이트 어레이("FPGA"), 프로그램가능한 어레이 로직("PAL") 디바이스들, 전기적으로 프로그램가능한 로직 및 메모리 디바이스들 그리고 표준 셀 기반 디바이스들과 같은 프로그램가능한 로직 디바이스("PLD")과 ASIC을 포함하는 다양한 회로들 중 임의의 회로에 프로그램된 기능으로서 실시될 수 있을 것이다. 양상들을 실시하기 위한 몇가지 다른 가능한 예는, 메모리가 구비 된 마이크로컨트롤러(EEPROM 등), 임베디드 마이크로프로세서, 펌웨어, 소프트웨어등을 포함한다. 더우기, 동적 누설 제어 시스템의 양상들은 소프트웨어 기반 회로 에뮬레이션(emulation), 이산 로직(순차 및 결합(sequential and combinatorial)), 주문형 디바이스(custom device), 퍼지(신경) 로직, 퀀텀 디바이스, 그리고 위의 디바이스 종류들 중 어느 것의 하이브리드(hybrid)을 구비한 마이크로프로세서에 구현될 수 있다. 근원적인 디바이스 기술은 다양한 컴포넌트 타입(예를 들어, 상보형 금속 산화물 반도체(CMOS)와 같은 금속-산화물 반도체 필드 효과 트랜지스터(MOSFET), 에미터 결합 로직(ELC)과 같은 바이폴라 기술, 폴리머 기술(예를 들어, 실리콘 공액 폴리머 및 금속-공액 폴리머-금속 구조), 혼합된 아날로그와 디지털 등)기술에 제공될 수 있다.
본 명세서에서 개시된 다양한 기능들은, 동작, 레지스터 전달, 논리 콤포넌트, 및/또는 다른 특성들에 대해, 다양한 기계가 판독가능한 또는 컴퓨터가 판독가능한 매체에서 실시되는 명령어 및/또는 데이터로서, 그리고/또는 하드웨어, 펌웨어의 임의의 조합을 사용하여 설명될 수 있음이 이해되어야 한다. 그러한 포맷된 데이터 및/또는 명령어들이 구현될 수 있는 컴퓨터가 판독가능한 미디어는, 다양한 형태의 비휘발성 저장 매채(예를 들어, 광학, 자기, 또는 반도체 저장 매채), 그리고, 무선, 광학, 또는 유선 신호 매체 또는 그것들의 임의의 조합을 통해 그러한 포맷된 데이터 및/또는 명령어들을 전달하기 위해 사용될 수 있는 캐리어 웨이브를 포함하나 이에 제한되지는 않는다. 캐리어 웨이브에 의해 상기와 같은 포맷된 데이터 및/또는 명령어들을 전달하는 예는, 하나 이상의 데이터 전달 프로토콜(예를 들 어, HTTP, FTP, SMTP, 등)을 통해 인터넷 및/또는 다른 컴퓨터 네트워크 상에서의 전송(업로드, 다운로드, 이메일등)을 포함하며, 이에 제한되지는 않는다.
앞뒤 문맥에서 명확하게 다른 뜻으로 요구되는 것이 아닌한, 상세한 설명 및 청구항들 전체에 걸쳐, 용어 "포함", "포함하는" 등은, 한정적이거나 총망라하는(exhaustive) 의미의 반대로서, 포괄적인 의미, 즉, "포함하는, 그러나 그에 제한되는 것은 아닌"의 의미로 고려될 것이다. 단수 또는 복수를 사용하는 단어들은 또한 각각 복수 또는 단수를 포함한다. 추가적으로, 용어 "여기에서", "이하에서", "위에", "아래에", 그리고 그와 비슷한 의미의 단어는 이 명세서 전체를 나타내며 이 명세서의 어떠한 특정 부분을 가리키는 것이 아니다. 용어 "또한"은 두개 이상의 아이템들의 열거에 대한 참조에서 사용되며, 열거된 아이템들 중 임의의 것, 열거된 모든 아이템, 그리고 열거된 아이템들 중 임의의 조합으로 해석되는 것 모두를 포함한다.
위에서 기술되고 도시된 동적 누설 제어 시스템의 실시예들은 개시된 정확한 형태 또는 명령어들로 실시예들을 제한하거나 총망라하는 것으로 의도된 것이 아니다. 그래픽 프로세싱 유닛 또는 ASIC에 대한 예 및 구체적인 실시예들은 본 명세서에서 예시의 목적으로 기술되었으며, 당업자들이 아는 바와 같이, 개시된 방법 및 구조의 범주 내에서 다양한 등가의 변형예들이 가능하다.
위에서 기술된 다양한 실시예들의 작용 및 요소가 결합되어 추가적인 실시예들이 제공될 수 있다. 위의 상세한 설명의 관점에서 동적 누설 제어 시스템에 이러한 변경 및 다른 변경들이 이루어질 수 있다.
일반적으로, 다음의 청구항들에서, 사용된 용어들은 개시된 방법을 상세한 설명 및 청구항들에 개시된 특정한 실시예들로 제한하는 것으로 고려되어서는 안되며, 청구항들에 따라 작동하는 모든 오퍼레이션들 또는 프로세스들을 포함하는 것으로 고려되어야 한다. 따라서, 개시된 구조 및 방법은 본 개시에 의해서 제한되지 않으며, 언급된 방법의 범주는 전적으로 청구항들에 의해 결정된다.

Claims (26)

  1. 회로에서 누설 전류(leakage current)를 제어하는 방법으로서,
    디바이스에서 제1 상태로부터 제2 상태로의 변화에 응답하여, 시스템 클록에 의해 상기 회로로 제공되는 동작 주파수를 제1 주파수에서 제2 주파수로 감소시키는 단계와; 그리고
    상기 디바이스에서의 상기 변화에 응답하여, 상기 회로의 드레시홀드 전압(threshold voltage)을 제1 드레시홀드 전압 값에서 제2 드레시홀드 전압 값 사이의 전압 범위를 따라 효과적으로 감소시키기 위하여, 상기 회로에 백 바이어스 전압(back bias voltage)을 제공하는 단계를 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  2. 제1 항에 있어서,
    제1 상태는 상기 회로의 활성 상태(active state)를 포함하며, 제2 상태는 상기 회로의 대기 상태(stanby state)를 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  3. 제2 항에 있어서,
    상기 대기 상태는 하나 이상의 지시자(indicator)들의 존재에 의해 검출되는 것을 특징으로 하는 누설 전류 제어 방법.
  4. 제3 항에 있어서,
    상기 하나 이상의 지시자들 중 하나는 정적 스크린 디스플레이(static screen display)를 검출하는 것을 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  5. 제4 항에 있어서,
    상기 시스템 클럭의 규정된 수의 클럭 사이클들 동안, 상기 회로에 연결된 디스플레이 디바이스 상에 디스플레이되는 이미지의 잔상(persistence of an image)을 검출하는 단계를 더 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  6. 제4 항에 있어서,
    상기 하나 이상의 지시자들은, 하나 이상의 반송된 사용중 신호(busy signal)들, 수면 모드(sleep mode) 플래그 활성화, 전력 드로우(power draw)에서의 감소, 그리고 감소된 버퍼 활동으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 누설 전류 제어 방법.
  7. 제2 항에 있어서,
    상기 백 바이어스는 상기 회로의 적어도 하나의 트랜지스터의 바디 단자(body terminal)에 인가되는 음의 전압을 포함하는 것을 특징으로 하는 누설 전 류 제어 방법.
  8. 제7 항에 있어서,
    상기 백 바이어스 전압은 음의 백 바이어스 전압 공급 레일(voltage supply rail)에 연결된 제1 전압 조정기 회로를 통해 상기 적어도 하나의 트랜지스터에 제공되며, 상기 제1 전압 조정기는 상기 검출된 상태 변화에 응답하여 바이어스 발생기 회로에 의해 제어되는 것을 특징으로 하는 누설 전류 제어 방법.
  9. 제7 항에 있어서,
    상기 백 바이어스 전압은 상기 회로의 상기 적어도 하나의 트랜지스터의 상기 바디 단자에 인가되는 양의 전압을 더 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  10. 제9 항에 있어서,
    상기 백 바이어스 전압은 양의 백 바이어스 전압 공급 레일에 연결된 제2 전압 조정기 회로를 통해 상기 적어도 하나의 트랜지스터에 제공되며, 상기 제2 전압 조정기는 상기 검출된 상태 변화에 응답하여 상기 바이어스 발생기 회로에 의해 제어되는 것을 특징으로 하는 누설 전류 제어 방법.
  11. 제10 항에 있어서,
    상기 제2 전압 조정기 회로는 제3 값으로부터 제4 값까지 전압 범위를 따라 상기 백 바이어스 전압을 변경하도록 되어 있는 것을 특징으로 하는 누설 전류 제어 방법.
  12. 회로로서,
    제1 상태로부터 제2 상태로의 회로의 상태 변화를 검출하는 조건 검출기와;
    상기 상태 변화에 응답하여, 제어 신호를 생성하며 상기 조건 발생기에 연결된 상태 머신과;
    동작 주파수를 제1 주파수로부터 제2 주파수로 감소시키며 상기 상태 머신에 연결된 전압 조정기와; 그리고
    상기 전압 조정기에 연결된 바이어스 발생기를 포함하며, 상기 바이어스 발생기는, 상기 제어 신호에 응답하여, 제1 드레시홀드 전압 값과 제2 전압 값 사이의 전압 범위를 따라 상기 회로의 드레시홀드 전압을 효과적으로 감소시키기 위하여 상기 회로에 백 바이어스 전압을 제공하는 것을 특징으로 하는 회로.
  13. 제12 항에 있어서,
    상기 제1 상태는 상기 회로의 활성 상태를 포함하며, 상기 제2 상태는 상기 회로의 대기 상태를 포함하며, 그리고 상기 대기 상태는 하나 이상의 지시자들의 존재에 의해 검출되는 것을 특징으로 하는 회로.
  14. 제11 항에 있어서,
    상기 회로는 적어도 하나의 트랜지스터를 포함하며, 그리고, 상기 백 바이어스 전압은, 상기 회로의 상기 적어도 하나의 트랜지스터의 바디 단자에 인가되는 음의 전압과 상기 회로의 상기 적어도 하나의 트랜지스터의 상기 바디 단자에 인가되는 양의 전압으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 회로.
  15. 제14 항에 있어서,
    상기 회로는 인쇄 회로 기판(PCB)에 장착된 특정 용도 집적 회로(ASIC) 내의 회로를 포함하는 것을 특징으로 하는 회로.
  16. 제15 항에 있어서,
    상기 회로는 그래픽 프로세싱 유닛의 적어도 일부를 포함하는 것을 특징으로 하는 회로.
  17. 회로 내의 누설 전류를 제어하는 방법으로서,
    상기 회로의 제1 상태로부터 제2 상태로로의 변화에 응답하여, 시스템 클록에 의해 상기 회로로 제공되는 동작 주파수를 제1 주파수에서 제2 주파수로 감소시키는 단계와; 그리고
    상기 회로를 통해 흐르는 누설 전류를 효과적으로 감소시키기 위하여, 상기 회로의 변화에 응답하여, 상기 회로로의 공급 전압을, 제1 공급 전압 값으로부터 제2 공급 전압 값의 범위를 따라 감소시키는 단계를 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  18. 제17 항에 있어서,
    상기 제1 상태는 상기 회로의 활성 상태를 포함하며, 상기 제2 상태는 상기 회로의 대기 상태를 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  19. 제18 항에 있어서,
    상기 대기 상태는 하나 이상의 지시자들의 존재에 의해 검출되는 것을 특징으로 하는 누설 전류 제어 방법.
  20. 제19 항에 있어서,
    상기 하나 이상의 지시자들 중 하나는 정적 스크린 디스플레이를 검출하는 것을 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  21. 제20 항에 있어서,
    상기 시스템 클럭의 규정된 수의 클럭 주파수들 동안 상기 회로에 연결된 디스플레이 디바이스상에 디스플레이되는 이미지의 잔상을 검출하는 단계를 더 포함하는 것을 특징으로하는 누설 전류 제어 방법.
  22. 제20 항에 있어서,
    상기 하나 이상의 지시자들은, 본질적으로, 하나 이상의 반송된 사용중 신호들, 수면 모드 플래그 활성화, 전력 드로우에서의 감소, 그리고 감소된 버퍼 활동으로 구성된 그룹에서 선택되는 것을 특징으로 하는 누설 전류 제어 방법.
  23. 제2 항에 있어서,
    상기 제1 공급 전압 값은 상기 회로의 적어도 하나의 트랜지스터의 드레인 단자에 제공되는 최대 공급 전압을 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  24. 제23 항에 있어서,
    상기 제1 공급 전압 값은, 상기 검출된 상태 변화에 응답하여 조건 검출 회로에 의해 제어되는 전압 조정기 회로를 통해, 상기 적어도 하나의 트랜지스터에 제공되는 것을 특징으로 하는 누설 전류 제어 방법.
  25. 제17 항에 있어서,
    상기 회로는 PCB에 장착된 ASIC 내의 회로를 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
  26. 제25 항에 있어서,
    상기 회로는 그래픽 프로세싱 유닛의 적어도 일부를 포함하는 것을 특징으로 하는 누설 전류 제어 방법.
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