JP2011259250A - 電源検知回路 - Google Patents

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Abstract

【課題】電源検知回路において、ＢＴ劣化によって比較回路のミスマッチが増大することに起因する電源検知信号の精度の劣化を抑制する。
【解決手段】検知用比較回路１０４は、入力切替信号生成回路１１２によって、その出力の活性状態と非活性状態との切替時付近では、入力信号１０２と基準電圧１０３とを入力して、その両者の比較を行う。一方、前記切替時付近以外では、比較回路非使用時入力電圧１１０が検知用比較回路１０４に入力されて、その差動入力が同電位に固定される。従って、ＢＴ劣化による電源検知精度の経年劣化が有効に抑制される。
【選択図】図１

Description

本発明は、電源を検知して信号を出力する電源検知回路に関するものである。
一般に、予め定められた所定電圧を基に電源を検知するようにした電源検知回路は、例えば、半導体集積回路内の演算回路に対するリセット信号生成回路として用いられている。一般に、電源電圧が所定電圧Ｖｏ以下であるときには、電源検知信号を電源は未検知であるとして出力し、それにより演算回路を停止させ、一方、電源電圧が所定電圧Ｖｏよりも高いときには、電源検知信号を電源が検知されたとして出力し、それにより演算回路を動作させ、これらにより半導体集積回路が動作するようになっている。
以下、電源検知回路の構成を説明する。
電源検知回路は、図８に示すように、電源端子−グランド端子間に直列に配置された２個の抵抗により電源電圧を線形分割して、該分割点での電圧である出力電圧１２の信号を出力する電源分割回路１１と、前記電源分割回路１１の出力電圧１２と基準電圧１３とを互いに比較する比較回路１４とにより構成される。
比較回路１４は、例えば、図１０に示すような構成を有する。すなわち、閾値電圧の等しい２個のＭＯＳトランジスタ２０、２１、電流源２２、及び半導体素子からなるカレントミラー２３を備える。前記２個のＭＯＳトランジスタ２０、２１は、各々、ゲートが比較回路１４の入力に接続され、ソースが共通になって電流源２２に接続され、ドレインがカレントミラー２３に接続され、片方のドレイン２４が反転回路２５に入力される。そして、前記反転回路２５の出力２６が比較回路１４の出力となる。この比較回路１４は、２個のＭＯＳトランジスタ２０、２１のゲート電圧が互いに等しいとき、反転回路２５の出力を反転させる。
以下、図８に示した電源検知回路の動作を説明する。
図８において、電源分割回路１１の出力電圧１２は、電源電圧を抵抗分割した電圧であるため、電源電圧に比例して変化する。
一方、基準電圧１３は、電源電圧が所定電圧Ｖｏであるときの電源分割回路１１の出力電圧１２に等しく定められていて、電源電圧に拘わらず常に一定である。
比較回路１４は、電源分割回路１１の出力電圧１２と基準電圧１３とを入力とし、この二つの入力が等しくなったときに、比較回路１４の出力である電源検知信号を反転させる。
そして、図９において、比較回路１４での比較結果に基づき、一般には、電源分割回路１１の出力電圧１２が基準電圧１３以下であるときに電源電圧は所定電圧Ｖｏ以下であると見做して、電源未検知の状態を示す電源検知信号（図９ではＬｏｗレベル）を出力し、電源分割回路１１の出力電圧１２が基準電圧１３よりも高いときには、電源電圧は所定電圧Ｖｏよりも高いと見做して、電源検知状態を示す電源検知信号１５（図９ではＨｉｇｈレベル）を出力する。
以上のような動作を行う電源検知回路において、比較回路１４の一方の入力には電源電圧に比例して変化する電圧１２が入力され、他方の入力には常に安定な基準電圧１３が入力されるため、比較回路１４の入力の間でバイアス印加状態に差が生じる。
ところで、ＭＯＳトランジスタには、バイアス温度（Bias Temperature：以下、「ＢＴ」という）劣化の問題がある。これは、ＭＯＳトランジスタのゲートに正又は負のバイアスが印加されることにより発生する、ＭＯＳトランジスタの閾値電圧の変動を指す。更には、温度やバイアスをかける時間などに起因して、変動量が変化することも知られている。
ＢＴ劣化したＭＯＳトランジスタはアナログ回路の特性に影響を及ぼす。例えば、前記比較回路１４において、入力電圧が等しいときに出力を反転するという特性は、２個のＭＯＳトランジスタ２０、２１の閾値電圧が相互に等しいことを前提にしている。
しかし、電源検知回路における比較回路１４では、入力の間でバイアス印加状態に差が生じるため、ゲートが入力に接続される２個のＭＯＳトランジスタ２０、２１で発生するＢＴ劣化による閾値電圧の変動量に差が生じ、その結果、当該２個のＭＯＳトランジスタ２０、２１間の閾値電圧に差が生じるため、比較回路１４が出力を反転させるのは入力信号が等しいときではなくなる、つまり、電源検知をしたい所定電圧Ｖｏにズレが生じることを意味する。
従って、ＢＴ劣化に起因して、電源検知回路の電源検知精度が劣化するという問題がある。
この問題への対策は、例えば、特許文献１のように、回路が非動作状態のときに、ＢＴ劣化からの保護対象となるＭＯＳトランジスタのゲートをソースと同電位にクランプすることにより、ＢＴ劣化しない構成にすることが知られている。この構成を図１１に示す。同図において、ＢＴ劣化からの保護対象となるのはＭＯＳトランジスタ３０、３１であり、回路が非動作状態のとき半導体素子３２、３３を導通させ、上記ＭＯＳトランジスタ３０、３１のゲートとソースとを同電位にする。
特開２００４−１７２７９６号公報（第１頁、第２図等）
しかしながら、特許文献１にて提案されているＢＴ劣化対策は、回路が非動作状態であることを想定しているため、常時動作が必要な電源検知回路には適用できないという欠点があった。
本発明はかかる点に鑑みてなされたものであり、その目的は、電源検知回路において、電源分割回路の出力電圧と基準電圧とを比較回路で比較することにより電源を検知して信号を出力するように構成する場合に、ＢＴ劣化対策を施しつつ、常時動作を可能にすることにある。
前記の目的を達成すべく、本発明では、比較回路を、所定電圧Ｖｏを検知する検知用比較回路と、電源電圧が所定電圧Ｖｏ付近にあるかどうかを検知する補助比較回路とに分け、電源電圧が所定電圧Ｖｏ付近にあるときのみ検知用比較回路を動作させ、電源電圧が所定電圧Ｖｏ付近にないときには検知用比較回路の２つの入力に同一の電圧を与えることにした。
つまり、電源電圧が所定電圧Ｖｏ付近にあるときは検知用比較回路が動作するが、２つの入力間のバイアス印加状態の差異が小さいので、ＢＴ劣化による閾値電圧変動量の差も小さく、そのため、電源検知精度の劣化が小さい。
一方、電源電圧が所定電圧Ｖｏ付近にないときには、検知用比較回路の２つの入力に同一の電圧が与えられ、２つの入力のＢＴ劣化が同一速度で進行するので、閾値電圧変動量の差は拡大せず、電源検知精度の劣化は発生しない。
これによって、所定電圧Ｖｏを検知する検知用比較回路にＢＴ劣化対策を施すことができ、かつ、検知用比較回路と補助比較回路とを組合せることによって、電源検知回路として常時動作可能となる。
また、一般に、比較回路の入力電圧が等しいとき、その出力は不定となる。通常の電源検知回路においては、比較回路の入力電圧が等しくなる時間が短いためにこの現象は問題となり難いが、本発明の電源検知回路においては、電源電圧が所定電圧Ｖｏ付近にないときには検知用比較回路の入力に同一の電圧が与えられるため、長期間にわたって検知用比較回路の出力が不定となる。この不定が電源検知信号まで伝搬すると、正確な電源検知信号が得られなくなるため、本発明の電源検知回路は、検知用比較回路の後段に、電源電圧が所定電圧Ｖｏ付近にないときに出力を一定電圧に固定する手段を設ける。
具体的に、請求項１記載の発明の電源検知回路は、電源の電圧を分割する電源分割回路と、前記電源分割回路の第１の電源分割回路出力電圧と基準電圧とを比較する検知用比較回路と、前記第１の電源分割回路出力電圧より高電圧である前記電源分割回路の第２の電源分割回路出力電圧と前記基準電圧とを比較する高電圧側補助比較回路と、前記第１の電源分割回路出力電圧より低電圧である前記電源分割回路の第３の電源分割回路出力電圧と前記基準電圧とを比較する低電圧側補助比較回路と、前記高電圧側補助比較回路の出力と前記低電圧側補助比較回路の出力とに基づいて入力切替信号を生成する入力切替信号生成手段と、前記入力切替信号により、前記検知用比較回路の入力を、前記基準電圧及び前記第１の電源分割回路出力電圧から、比較回路非使用時入力電圧に切り替える入力切替手段と、前記入力切替手段が前記比較回路非使用時入力電圧に切り替えた時に前記検知用比較回路の出力を一定電圧に固定する信号固定手段と、前記低電圧側補助比較回路の出力と前記信号固定手段の出力から電源検知信号を生成する電源検知信号生成手段とを備えたことを特徴とする。
請求項２記載の発明の電源検知回路は、電源の電圧を分割する電源分割回路と、前記電源分割回路の第１の電源分割回路出力電圧と基準電圧とを比較する検知用比較回路と、前記第１の電源分割回路出力電圧より高電圧である前記電源分割回路の第２の電源分割回路出力電圧と前記基準電圧とを比較する高電圧側補助比較回路と、前記高電圧側補助比較回路の出力により、前記検知用比較回路の入力を、前記基準電圧及び前記第１の電源分割回路出力電圧から、比較回路非使用時入力電圧に切り替える入力切替手段と、前記入力切替手段が前記比較回路非使用時入力電圧に切り替えた時に前記検知用比較回路の出力を一定電圧に固定する信号固定手段とを備えたことを特徴とする。
請求項３記載の発明の電源検知回路は、電源の電圧を分割する電源分割回路と、前記電源分割回路の第１の電源分割回路出力電圧と基準電圧とを比較する検知用比較回路と、前記第１の電源分割回路出力電圧より低電圧である前記電源分割回路の第２の電源分割回路出力電圧と前記基準電圧とを比較する低電圧側補助比較回路と、前記低電圧側補助比較回路の出力により、前記検知用比較回路の入力を、前記基準電圧及び前記第１の電源分割回路出力電圧から、比較回路非使用時入力電圧に切り替える入力切替手段と、前記入力切替手段が前記比較回路非使用時入力電圧に切り替えた時に前記検知用比較回路の出力を一定電圧に固定する信号固定手段と、前記低電圧側補助比較回路の出力と前記信号固定手段の出力から電源検知信号を生成する電源検知信号生成手段とを備えたことを特徴とする。
請求項４記載の発明は、前記請求項１〜３の何れか１項に記載の電源検知回路において、前記高電圧側補助比較回路又は前記低電圧側補助比較回路の比較精度を前記検知用比較回路の比較精度よりも低く抑えたことを特徴とする。
請求項５記載の発明は、前記請求項１〜３の何れか１項に記載の電源検知回路において、前記信号固定手段は、セレクタ回路で構成されることを特徴とする。
請求項６記載の発明は、前記請求項１〜３の何れか１項に記載の電源検知回路において、更に、前記入力切替手段が前記検知用比較回路の入力として前記比較回路非使用時入力電圧を選択しているときに、前記検知用比較回路の電源を遮断する電源遮断手段を備えたことを特徴とする。
以上により、請求項１〜６記載の発明では、検知用比較回路の差動入力トランジスタにおいて、ＢＴ劣化による閾値電圧変動量の差の拡大が抑制されるので、電源検知精度の劣化を抑制できる。
特に、請求項４記載の発明では、補助比較回路の面積を小さくできるので、回路面積削減の効果を得ることができる。この効果が得られる理由は、半導体装置は同一の回路に関して面積を小さくするほど製造プロセス上のバラツキの影響で精度が低下する傾向にあるが、補助比較回路の精度は検知用比較回路の精度ほど必要とされないからである。
更に、請求項５記載の発明では、信号固定手段にセレクタ回路を用いるので、入力切替手段が検知用比較回路の入力として比較回路非使用時の入力電圧を選択しているときでの検知用比較回路の不定出力の伝搬を比較的小面積で防ぐことができる。
加えて、請求項６記載の発明では、入力切替手段が検知用比較回路の入力として比較回路非使用時の入力電圧を選択しているときに、検知用比較回路に電流が流れなくなるので、消費電力を抑制できる。
以上説明したように、本発明の電源検知回路によれば、検知用比較回路の出力の活性状態と非活性状態との切替時付近を除いて、検知用比較回路の差動入力を同電位に固定する回路構成を備えたので、ＢＴ劣化による電源検知精度の劣化を抑制できる効果を奏する。
本発明の実施形態１における電源検知回路の構成図である。 （ａ）は同実施形態１における検知用比較回路の入力波形、高電圧側補助比較回路の入力波形及び出力波形、並びに低電圧側補助比較回路の入力波形及び出力波形を示す図、同図（ｂ）は入力切替回路への入力切替信号波形を示す図、同図（ｃ）は検知用比較回路の出力信号波形を示す図、同図（ｄ）は信号固定回路の出力波形を示す図、同図（ｅ）は電源検知信号波形を示す図である。 本発明の実施形態２における電源検知回路の構成図である。 （ａ）は同実施形態２における検知用比較回路の入力波形、並びに高電圧側補助比較回路の入力波形及び出力波形を示す図、同図（ｂ）は検知用比較回路の出力信号波形を示す図、同図（ｃ）は電源検知信号波形を示す図である。 本発明の実施形態３における電源検知回路の構成図である。 （ａ）は同実施形態３における検知用比較回路の入力波形、並びに低電圧側補助比較回路の入力波形及び出力波形を示す図、同図（ｂ）は検知用比較回路の出力信号波形を示す図、同図（ｃ）は信号固定回路の出力波形を示す図、同図（ｄ）は電源検知信号波形を示す図である。 本発明の変形例における電源検知回路の構成図である。 従来における電源検知回路の構成の一例を示す図である。 同従来における電源検知回路の波形図である。 同従来の電源検知回路に備える比較回路の構成図である。 他の従来の比較回路の構成を示す図である。
以下、本発明の実施形態について、図面を参照しながら説明する。尚、実施形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
（実施形態１）
図１は、本実施形態における電源検知回路の回路構成図である。また、図２は、その波形図である。
図１において、電源検知回路は、電源１００の電圧を分割する電源分割回路１０１と、前記電源分割回路１０１の第１の電源分割回路出力電圧１０２と基準電圧１０３とを比較する検知用比較回路１０４と、前記第１の電源分割回路出力電圧１０２よりも高電圧である前記電源分割回路１０１の第２の電源分割回路出力電圧１０６と前記基準電圧１０３とを比較する高電圧側補助比較回路１０７と、前記第１の電源分割回路出力電圧１０２よりも低電圧である前記電源分割回路１０１の第３の電源分割回路出力電圧１０８と前記基準電圧１０３とを比較する低電圧側補助比較回路１０９とを備える。
更に、図１の電源検知回路は、前記高電圧側補助比較回路１０７の出力と前記低電圧側補助比較回路１０９の出力とから入力切替信号１１３を生成する入力切替信号生成回路（入力切替信号生成手段）１１２と、前記入力切替信号１１３が非活性状態のときに、前記検知用比較回路１０４の入力を、前記基準電圧１０３及び前記第１の電源分割回路出力電圧１０２の組合せから、比較回路非使用時入力電圧１１０に切り替える入力切替回路（入力切替手段）１１１と、前記入力切替信号１１３が非活性状態のときに、前記検知用比較回路１０４の出力を一定電圧に固定する信号固定回路（信号固定手段）１１５と、前記低電圧側補助比較回路１０９の出力と前記信号固定回路１１５の出力とから電源検知信号１０５を生成する電源検知信号生成回路（電源検知信号生成手段）１１７とを有する。
続いて、図１の電源検知回路の詳細な構成及び動作を説明する。
電源１００は、本電源検知回路が検知対象とする電源である。前記電源分割回路１０１は前記電源１００を例えば抵抗によって分割し、前記検知用比較回路１０４に対する前記電源分割回路出力電圧１０２と、前記高電圧側補助比較回路１０７に対する前記電源分割回路出力電圧１０６と、前記低電圧側補助比較回路１０９に対する前記電源分割回路出力電圧１０８とを生成する。
前記検知用比較回路１０４は、前記入力切替回路１１１を介して前記電源分割回路出力電圧１０２と基準電圧１０３とを受け取り、図２（ａ）に示すように、前記電源分割回路出力電圧１０２と前記基準電圧１０３とを比較して、その比較した結果、前記電源分割回路出力電圧１０２の方が大きければ出力１１４を活性状態とする。
また、前記高電圧側補助比較回路１０７は、前記電源分割回路出力電圧１０６を受け取り、前記電源分割回路出力電圧１０６と前記基準電圧１０３とを比較し、比較した結果、前記電源分割回路出力電圧１０６の方が大きければ、その出力を活性状態とする。
更に、前記低電圧側補助比較回路１０９は、前記電源分割回路出力電圧１０８を受け取り、前記電源分割回路出力電圧１０８と前記基準電圧１０３とを比較し、比較した結果、前記電源分割回路出力電圧１０８の方が大きければ、その出力を活性状態とする。
前記入力切替信号生成回路１１２は、例えばゲート回路から構成され、前記低電圧側補助比較回路１０９の出力の反転信号と前記高電圧側補助比較回路１０７の出力との論理積をとり、図２（ｂ）にも示すように、前記入力切替回路１１１を制御する入力切替信号１１３を生成する。前記入力切替回路１１１は、前記入力切替信号１１３が活性状態のときに、前記電源分割回路出力電圧１０２と前記基準電圧１０３とを前記検知用比較回路１０４の入力に接続し、前記入力切替信号１１３が非活性状態のときに前記比較回路非使用時入力電圧１１０を前記検知用比較回路１０４の入力に接続する。
前記入力切替回路１１１が以上の動作を行うことにより、前記検知用比較回路１０４の２つの入力には、前記高電圧側補助比較回路１０７の出力が活性状態であると同時に前記低電圧側補助比較回路１０９の出力が非活性状態にあるときだけ、異なる入力電圧がかかる状態になり、この状態において、検知用比較器１０４は、図２（ｃ）に示すように、電源分割回路出力電圧１０２が基準電圧１０３よりも高い状態のときにその出力を活性状態とする。
前記高電圧側補助比較回路１０７の出力が非活性状態であるか、前記低電圧側補助比較回路１０９の出力が活性状態にあるときには、前記検知用比較回路１０４の２つの入力は何れも前記比較回路非使用時入力電圧１１０に接続されるので、この間は前記検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じない。検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じなければ、２つの入力間のＢＴ劣化による閾値電圧変動量の差は拡大しないので、電源検知精度の劣化を抑制することができる。
前記信号固定回路１１５は、セレクタ回路で構成され、このセレクタ回路の一方の入力に検知用比較回路１０４の出力１１４が、他方の入力に固定電圧（接地電圧）が接続される。これにより、図２（ｄ）に示すように、入力切替回路１１１が前記検知用比較回路１０４の入力として比較回路非使用時入力電圧１１０を選択しているときに、前記検知用比較回路１０４の出力を一定電圧（接地電圧）に固定して、前記検知用比較回路１０４から出力される不定が前記電源検知信号１０５に伝搬することを比較的小面積で防ぐことができる。
前記電源検知信号生成回路１１７は、前記信号固定回路１１５の出力と前記低電圧側補助比較回路１０９の出力の論理和をとることにより、図２（ｅ）に示すように、前記電源分割回路出力電圧１０２が前記基準電圧１０３よりも高いときに、前記電源検知信号１０５が常にＨｉｇｈとなるようにする。
以上のように、本実施形態によれば、前記検知用比較回路１０４の２つの入力に異なる入力電圧がかかる時間を制限したので、ＢＴ劣化による電源検知精度の劣化を抑制することができる。
尚、本実施形態では、入力切替信号１１３が活性状態のときに電源分割回路出力電圧１０２を選択するとしたが、非活性状態のときに電源分割回路出力電圧１０２を選択してもよい。
（実施形態２）
図３は、本実施形態における電源検知回路の回路構成図である。また、図４は、その波形図である。
図３において、電源検知回路は、電源１００の電圧を分割する電源分割回路１０１と、前記電源分割回路１０１の第１の電源分割回路出力電圧１０２と基準電圧１０３とを比較する検知用比較回路１０４と、前記第１の電源分割回路出力電圧１０２より高電圧である前記電源分割回路１０１の第２の電源分割回路出力電圧１０６と前記基準電圧１０３とを比較する高電圧側補助比較回路１０７とを備える。
更に、前記電源検知回路は、前記高電圧側補助比較回路１０７の出力が非活性状態のときに前記検知用比較回路１０４の入力を前記基準電圧１０３及び前記第１の電源分割回路出力電圧１０２の組合せから比較回路非使用時入力電圧１１０に切り替える入力切替回路１１１と、前記高電圧側補助比較回路１０７の出力が非活性状態のときに前記検知用比較回路１０４の出力を一定電圧に固定する信号固定回路１１５とを備える。
次に、前記電源検知回路の詳細な構成及び動作を説明する。
前記電源分割回路１０１は前記電源１００を例えば抵抗によって分割し、前記検知用比較回路１０４に対する前記電源分割回路出力電圧１０２と、前記高電圧側補助比較回路１０７に対する前記電源分割回路出力電圧１０６を生成する。
前記検知用比較回路１０４は、前記入力切替回路１１１を介して前記電源分割回路出力電圧１０２と基準電圧１０３とを受け取り、図４（ａ）に示すように、前記電源分割回路出力電圧１０２と前記基準電圧１０３とを比較して、その比較した結果、前記電源分割回路出力電圧１０２の方が大きければ出力１１４を活性状態とする。
前記入力切替回路１１１は、前記高電圧側補助比較回路１０７の出力が活性状態のときに前記電源分割回路出力電圧１０２と前記基準電圧１０３を前記検知用比較回路１０４の入力に接続し、前記入力切替信号１１３が非活性状態のときに前記比較回路非使用時入力電圧１１０を前記検知用比較回路１０４の入力に接続する。
前記入力切替回路１１１が以上の動作を行うことにより、前記検知用比較回路１０４の２つの入力には、前記高電圧側補助比較回路１０７の出力が活性状態にあるときだけ、異なる入力電圧がかかる状態になり、この状態において、検知用比較器１０４は、図４（ｂ）に示すように、電源分割回路出力電圧１０２が基準電圧１０３よりも高い状態のときにその出力を活性状態とする。
前記高電圧側補助比較回路１０７の出力が非活性状態にあるときには、前記検知用比較回路１０４の２つの入力は何れも前記比較回路非使用時入力電圧１１０に接続されるので、この間は前記検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じない。検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じなければ、２つの入力間のＢＴ劣化による閾値電圧変動量の差は拡大しないので、ＢＴ劣化による電源検知精度劣化を抑制することができる。
前記信号固定回路１１５は、図４（ｃ）に示すように、前記入力切替回路１１１が前記比較回路非使用時入力電圧１１０に切り替えている時に前記検知用比較回路１０４の出力を一定電圧に固定することにより、前記検知用比較回路１０４から出力される不定が前記電源検知信号１０５に伝搬することを防ぐ。
以上のように、本実施形態によれば、前記検知用比較回路１０４の２つの入力に異なる入力電圧がかかる時間を制限したので、ＢＴ劣化による電源検知精度の劣化を抑制することができる。
尚、本実施形態では、高電圧側補助比較回路１０７の出力が活性状態のときに電源分割回路出力電圧１０２を選択するとしたが、非活性状態のときに電源分割回路出力電圧１０２を選択してもよい。
（実施形態３）
図５は、本実施形態における電源検知回路の回路構成図である。また、図６は、その波形図である。
図５において、電源検知回路は、電源１００の電圧を分割する電源分割回路１０１と、前記電源分割回路１０１の第１の電源分割回路出力電圧１０２と基準電圧１０３とを比較する検知用比較回路１０４と、前記第１の電源分割回路出力電圧１０２より低電圧である前記電源分割回路１０１の第２の電源分割回路出力電圧１０８と前記基準電圧１０３とを比較する低電圧側補助比較回路１０９とを備える。
更に、前記電源検知回路は、前記低電圧側補助比較回路１０９の出力が活性状態のときに前記検知用比較回路１０４の入力を、前記基準電圧１０３と前記第１の電源分割回路出力電圧１０２との組合せから比較回路非使用時入力電圧１１０に切り替える入力切替回路１１１と、前記低電圧側補助比較回路１０９の出力が活性状態のときに前記検知用比較回路１０４の出力を一定電圧に固定する信号固定回路１１５と、前記低電圧側補助比較回路１０９の出力と前記信号固定回路１１５の出力から電源検知信号１０５を生成する電源検知信号生成回路１１７とを備える。
次に、前記電源検知回路の詳細な構成及び動作を説明する。
前記電源分割回路１０１は前記電源１００を例えば抵抗によって分割し、前記検知用比較回路１０４に対する前記電源分割回路出力電圧１０２と、前記低電圧側補助比較回路１０９に対する前記電源分割回路出力電圧１０８とを生成する。
前記検知用比較回路１０４は、前記入力切替回路１１１を介して前記電源分割回路出力電圧１０２と基準電圧１０３とを受け取り、図６（ａ）に示すように、前記電源分割回路出力電圧１０２と前記基準電圧１０３とを比較して、その比較した結果、前記電源分割回路出力電圧１０２の方が大きければ出力１１４を活性状態とする。
前記入力切替回路１１１は、前記低電圧側補助比較回路１０９の出力が非活性状態のときに前記電源分割回路出力電圧１０２と前記基準電圧１０３とを前記検知用比較回路１０４の入力に接続し、前記低電圧側補助比較回路１０９の出力が活性状態のときに前記比較回路非使用時入力電圧１１０を前記検知用比較回路１０４の入力に接続する。
前記入力切替回路１１１が以上の動作を行うことにより、前記検知用比較回路１０４の２つの入力には、前記低電圧側補助比較回路１０９の出力が非活性状態にあるときだけ、異なる入力電圧がかかることになり、この状態において、検知用比較器１０４は、図６（ｂ）に示すように、電源分割回路出力電圧１０２が基準電圧１０３よりも高い状態のときにその出力１１４を活性状態とする。
前記低電圧側補助比較回路１０９の出力が活性状態にあるときには、前記検知用比較回路１０４の２つの入力は何れも前記比較回路非使用時入力電圧１１０に接続されるので、この間は前記検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じない。検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じなければ、２つの入力間のＢＴ劣化による閾値電圧変動量の差は拡大しないので、ＢＴ劣化による電源検知精度劣化を抑制することができる。
前記信号固定回路１１５は、図６（ｃ）に示すように、前記入力切替回路１１１が前記比較回路非使用時入力電圧１１０に切り替えている時に前記検知用比較回路１０４の出力を一定電圧（接地電圧）に固定することにより、前記検知用比較回路１０４から出力される不定が前記電源検知信号１０５に伝搬することを防ぐ。
前記電源検知信号生成回路１１７は、前記信号固定回路１１５の出力と前記低電圧側補助比較回路１０９の出力の論理和をとることにより、図６（ｄ）に示すように、前記電源分割回路出力電圧１０２が前記基準電圧１０３よりも高いときに、前記電源検知信号１０５が常にＨｉｇｈとなるようにする。
以上のように、本実施形態によれば、前記検知用比較回路１０４の２つの入力に異なる入力電圧がかかる時間を制限したことにより、ＢＴ劣化による電源検知精度の劣化を抑制することができる。
尚、本実施形態では、低電圧側補助比較回路１０９の出力が非活性状態のときに電源分割回路出力電圧１０２を選択するとしたが、活性状態のときに電源分割回路出力電圧１０２を選択してもよい。
（実施形態４）
半導体装置は同一の回路に関して面積を小さくするほど製造プロセス上のバラつきの影響で精度が低下する傾向にあるが、前記実施形態１〜３の電源検知回路において、電源検知信号１０５の精度は検知用比較回路１０４の比較精度によって決定されているので、高電圧側補助比較回路１０７又は低電圧側補助比較回路１０９を前記検知用比較回路１０４よりも比較精度が低いもので構成しても、前記電源検知信号１０５の精度低下には直結しない。
従って、前記高電圧側補助比較回路１０７又は前記低電圧側補助比較回路１０９の比較精度を前記検知用比較回路１０４の比較精度よりも低く抑えることにより、回路面積を削減することができる。
（変形例）
図７は、前記実施形態１の変形例である電源検知回路の回路構成図である。
前記実施形態１の電源検知回路において、入力切替回路１１１が検知用比較回路１０４の入力として比較回路非使用時入力電圧１１０を選択しているときに、前記検知用比較回路１０４の電源を遮断する電源遮断回路（電源遮断手段）１２２を更に備える点が新しい。これにより、この間に前記検知用比較回路１０４には電流が流れなくなる。
この構成の採用によって、入力切替回路１１１が前記検知用比較回路１０４の入力として比較回路非使用時入力電圧１１０を選択しているときの検知用比較回路１０４の消費電力を低減させることができる。
以上、本発明の実施形態や変形例を説明したが、本発明はこれ等の実施形態や変形例に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
以上説明したように、本発明にかかる電源検知回路は、ＢＴ劣化による電源検知精度の劣化を抑制することが可能であるので、電池やバッテリーを使用する電子装置の電源検知精度劣化対策として有用である。
１００ 電源
１０１ 電源分割回路
１０２ 検知用比較回路に対する電源分割回路出力電圧
１０３ 基準電圧
１０４ 検知用比較回路
１０５ 電源検知信号
１０６ 高電圧側補助比較回路に対する電源分割回路出力電圧
１０７ 高電圧側補助比較回路
１０８ 低電圧側補助比較回路に対する電源分割回路出力電圧
１０９ 低電圧側補助比較回路
１１０ 比較回路非使用時入力電圧
１１１ 入力切替回路（入力切替手段）
１１２ 入力切替信号生成回路（入力切替信号生成手段）
１１３ 入力切替信号
１１４ 検知用比較回路の出力
１１５ 信号固定回路（信号固定手段）
１１６ 信号固定回路の出力
１１７ 電源検知信号生成回路（電源検知信号生成手段）
１２２ 電源遮断回路（電源遮断手段）
本発明は、電源を検知して信号を出力する電源検知回路に関するものである。
一般に、予め定められた所定電圧を基に電源を検知するようにした電源検知回路は、例えば、半導体集積回路内の演算回路に対するリセット信号生成回路として用いられている。一般に、電源電圧が所定電圧Ｖｏ以下であるときには、電源検知信号を電源は未検知であるとして出力し、それにより演算回路を停止させ、一方、電源電圧が所定電圧Ｖｏよりも高いときには、電源検知信号を電源が検知されたとして出力し、それにより演算回路を動作させ、これらにより半導体集積回路が動作するようになっている。
以下、電源検知回路の構成を説明する。
電源検知回路は、図８に示すように、電源端子−グランド端子間に直列に配置された２個の抵抗により電源電圧を線形分割して、該分割点での電圧である出力電圧１２の信号を出力する電源分割回路１１と、前記電源分割回路１１の出力電圧１２と基準電圧１３とを互いに比較する比較回路１４とにより構成される。
比較回路１４は、例えば、図１０に示すような構成を有する。すなわち、閾値電圧の等しい２個のＭＯＳトランジスタ２０、２１、電流源２２、及び半導体素子からなるカレントミラー２３を備える。前記２個のＭＯＳトランジスタ２０、２１は、各々、ゲートが比較回路１４の入力に接続され、ソースが共通になって電流源２２に接続され、ドレインがカレントミラー２３に接続され、片方のドレイン２４が反転回路２５に入力される。そして、前記反転回路２５の出力２６が比較回路１４の出力となる。この比較回路１４は、２個のＭＯＳトランジスタ２０、２１のゲート電圧が互いに等しいとき、反転回路２５の出力を反転させる。
以下、図８に示した電源検知回路の動作を説明する。
図８において、電源分割回路１１の出力電圧１２は、電源電圧を抵抗分割した電圧であるため、電源電圧に比例して変化する。
一方、基準電圧１３は、電源電圧が所定電圧Ｖｏであるときの電源分割回路１１の出力電圧１２に等しく定められていて、電源電圧に拘わらず常に一定である。
比較回路１４は、電源分割回路１１の出力電圧１２と基準電圧１３とを入力とし、この二つの入力が等しくなったときに、比較回路１４の出力である電源検知信号を反転させる。
そして、図９において、比較回路１４での比較結果に基づき、一般には、電源分割回路１１の出力電圧１２が基準電圧１３以下であるときに電源電圧は所定電圧Ｖｏ以下であると見做して、電源未検知の状態を示す電源検知信号（図９ではＬｏｗレベル）を出力し、電源分割回路１１の出力電圧１２が基準電圧１３よりも高いときには、電源電圧は所定電圧Ｖｏよりも高いと見做して、電源検知状態を示す電源検知信号１５（図９ではＨｉｇｈレベル）を出力する。
以上のような動作を行う電源検知回路において、比較回路１４の一方の入力には電源電圧に比例して変化する電圧１２が入力され、他方の入力には常に安定な基準電圧１３が入力されるため、比較回路１４の入力の間でバイアス印加状態に差が生じる。
ところで、ＭＯＳトランジスタには、バイアス温度（Bias Temperature：以下、「ＢＴ」という）劣化の問題がある。これは、ＭＯＳトランジスタのゲートに正又は負のバイアスが印加されることにより発生する、ＭＯＳトランジスタの閾値電圧の変動を指す。更には、温度やバイアスをかける時間などに起因して、変動量が変化することも知られている。
ＢＴ劣化したＭＯＳトランジスタはアナログ回路の特性に影響を及ぼす。例えば、前記比較回路１４において、入力電圧が等しいときに出力を反転するという特性は、２個のＭＯＳトランジスタ２０、２１の閾値電圧が相互に等しいことを前提にしている。
しかし、電源検知回路における比較回路１４では、入力の間でバイアス印加状態に差が生じるため、ゲートが入力に接続される２個のＭＯＳトランジスタ２０、２１で発生するＢＴ劣化による閾値電圧の変動量に差が生じ、その結果、当該２個のＭＯＳトランジスタ２０、２１間の閾値電圧に差が生じるため、比較回路１４が出力を反転させるのは入力信号が等しいときではなくなる、つまり、電源検知をしたい所定電圧Ｖｏにズレが生じることを意味する。
従って、ＢＴ劣化に起因して、電源検知回路の電源検知精度が劣化するという問題がある。
この問題への対策は、例えば、特許文献１のように、回路が非動作状態のときに、ＢＴ劣化からの保護対象となるＭＯＳトランジスタのゲートをソースと同電位にクランプすることにより、ＢＴ劣化しない構成にすることが知られている。この構成を図１１に示す。同図において、ＢＴ劣化からの保護対象となるのはＭＯＳトランジスタ３０、３１であり、回路が非動作状態のとき半導体素子３２、３３を導通させ、上記ＭＯＳトランジスタ３０、３１のゲートとソースとを同電位にする。
特開２００４−１７２７９６号公報（第１頁、第２図等）
しかしながら、特許文献１にて提案されているＢＴ劣化対策は、回路が非動作状態であることを想定しているため、常時動作が必要な電源検知回路には適用できないという欠点があった。
本発明はかかる点に鑑みてなされたものであり、その目的は、電源検知回路において、電源分割回路の出力電圧と基準電圧とを比較回路で比較することにより電源を検知して信号を出力するように構成する場合に、ＢＴ劣化対策を施しつつ、常時動作を可能にすることにある。
前記の目的を達成すべく、本発明では、比較回路を、所定電圧Ｖｏを検知する検知用比較回路と、電源電圧が所定電圧Ｖｏ付近にあるかどうかを検知する補助比較回路とに分け、電源電圧が所定電圧Ｖｏ付近にあるときのみ検知用比較回路を動作させ、電源電圧が所定電圧Ｖｏ付近にないときには検知用比較回路の２つの入力に同一の電圧を与えることにした。
つまり、電源電圧が所定電圧Ｖｏ付近にあるときは検知用比較回路が動作するが、２つの入力間のバイアス印加状態の差異が小さいので、ＢＴ劣化による閾値電圧変動量の差も小さく、そのため、電源検知精度の劣化が小さい。
一方、電源電圧が所定電圧Ｖｏ付近にないときには、検知用比較回路の２つの入力に同一の電圧が与えられ、２つの入力のＢＴ劣化が同一速度で進行するので、閾値電圧変動量の差は拡大せず、電源検知精度の劣化は発生しない。
これによって、所定電圧Ｖｏを検知する検知用比較回路にＢＴ劣化対策を施すことができ、かつ、検知用比較回路と補助比較回路とを組合せることによって、電源検知回路として常時動作可能となる。
また、一般に、比較回路の入力電圧が等しいとき、その出力は不定となる。通常の電源検知回路においては、比較回路の入力電圧が等しくなる時間が短いためにこの現象は問題となり難いが、本発明の電源検知回路においては、電源電圧が所定電圧Ｖｏ付近にないときには検知用比較回路の入力に同一の電圧が与えられるため、長期間にわたって検知用比較回路の出力が不定となる。この不定が電源検知信号まで伝搬すると、正確な電源検知信号が得られなくなるため、本発明の電源検知回路は、検知用比較回路の後段に、電源電圧が所定電圧Ｖｏ付近にないときに出力を一定電圧に固定する手段を設ける。
具体的に、請求項１記載の発明の電源検知回路は、電源の電圧を分割する電源分割回路と、前記電源分割回路の第１の電源分割回路出力電圧と基準電圧とを比較する検知用比較回路と、前記第１の電源分割回路出力電圧より高電圧である前記電源分割回路の第２の電源分割回路出力電圧と前記基準電圧とを比較する高電圧側補助比較回路と、前記第１の電源分割回路出力電圧より低電圧である前記電源分割回路の第３の電源分割回路出力電圧と前記基準電圧とを比較する低電圧側補助比較回路と、前記高電圧側補助比較回路の出力と前記低電圧側補助比較回路の出力とに基づいて入力切替信号を生成する入力切替信号生成手段と、前記入力切替信号により、前記検知用比較回路の入力を、前記基準電圧及び前記第１の電源分割回路出力電圧から、比較回路非使用時入力電圧に切り替える入力切替手段と、前記入力切替手段が前記比較回路非使用時入力電圧に切り替えた時に前記検知用比較回路の出力を一定電圧に固定する信号固定手段と、前記低電圧側補助比較回路の出力と前記信号固定手段の出力から電源検知信号を生成する電源検知信号生成手段とを備えたことを特徴とする。
請求項２記載の発明の電源検知回路は、電源の電圧を分割する電源分割回路と、前記電源分割回路の第１の電源分割回路出力電圧と基準電圧とを比較する検知用比較回路と、前記第１の電源分割回路出力電圧より高電圧である前記電源分割回路の第２の電源分割回路出力電圧と前記基準電圧とを比較する高電圧側補助比較回路と、前記高電圧側補助比較回路の出力により、前記検知用比較回路の入力を、前記基準電圧及び前記第１の電源分割回路出力電圧から、比較回路非使用時入力電圧に切り替える入力切替手段と、前記入力切替手段が前記比較回路非使用時入力電圧に切り替えた時に前記検知用比較回路の出力を一定電圧に固定する信号固定手段とを備えたことを特徴とする。
請求項３記載の発明の電源検知回路は、電源の電圧を分割する電源分割回路と、前記電源分割回路の第１の電源分割回路出力電圧と基準電圧とを比較する検知用比較回路と、前記第１の電源分割回路出力電圧より低電圧である前記電源分割回路の第２の電源分割回路出力電圧と前記基準電圧とを比較する低電圧側補助比較回路と、前記低電圧側補助比較回路の出力により、前記検知用比較回路の入力を、前記基準電圧及び前記第１の電源分割回路出力電圧から、比較回路非使用時入力電圧に切り替える入力切替手段と、前記入力切替手段が前記比較回路非使用時入力電圧に切り替えた時に前記検知用比較回路の出力を一定電圧に固定する信号固定手段と、前記低電圧側補助比較回路の出力と前記信号固定手段の出力から電源検知信号を生成する電源検知信号生成手段とを備えたことを特徴とする。
請求項４記載の発明は、前記請求項１〜３の何れか１項に記載の電源検知回路において、前記高電圧側補助比較回路又は前記低電圧側補助比較回路の比較精度を前記検知用比較回路の比較精度よりも低く抑えたことを特徴とする。
請求項５記載の発明は、前記請求項１〜３の何れか１項に記載の電源検知回路において、前記信号固定手段は、セレクタ回路で構成されることを特徴とする。
請求項６記載の発明は、前記請求項１〜３の何れか１項に記載の電源検知回路において、更に、前記入力切替手段が前記検知用比較回路の入力として前記比較回路非使用時入力電圧を選択しているときに、前記検知用比較回路の電源を遮断する電源遮断手段を備えたことを特徴とする。
以上により、請求項１〜６記載の発明では、検知用比較回路の差動入力トランジスタにおいて、ＢＴ劣化による閾値電圧変動量の差の拡大が抑制されるので、電源検知精度の劣化を抑制できる。
特に、請求項４記載の発明では、補助比較回路の面積を小さくできるので、回路面積削減の効果を得ることができる。この効果が得られる理由は、半導体装置は同一の回路に関して面積を小さくするほど製造プロセス上のバラツキの影響で精度が低下する傾向にあるが、補助比較回路の精度は検知用比較回路の精度ほど必要とされないからである。
更に、請求項５記載の発明では、信号固定手段にセレクタ回路を用いるので、入力切替手段が検知用比較回路の入力として比較回路非使用時の入力電圧を選択しているときでの検知用比較回路の不定出力の伝搬を比較的小面積で防ぐことができる。
加えて、請求項６記載の発明では、入力切替手段が検知用比較回路の入力として比較回路非使用時の入力電圧を選択しているときに、検知用比較回路に電流が流れなくなるので、消費電力を抑制できる。
以上説明したように、本発明の電源検知回路によれば、検知用比較回路の出力の活性状態と非活性状態との切替時付近を除いて、検知用比較回路の差動入力を同電位に固定する回路構成を備えたので、ＢＴ劣化による電源検知精度の劣化を抑制できる効果を奏する。
本発明の実施形態１における電源検知回路の構成図である。 （ａ）は同実施形態１における検知用比較回路に対する電源分割回路出力電圧波形、高電圧側補助比較回路の入力波形及び出力波形、並びに低電圧側補助比較回路の入力波形及び出力波形を示す図、同図（ｂ）は入力切替回路への入力切替信号波形を示す図、同図（ｃ）は検知用比較回路の出力信号波形を示す図、同図（ｄ）は信号固定回路の出力波形を示す図、同図（ｅ）は電源検知信号波形を示す図である。 本発明の実施形態２における電源検知回路の構成図である。 （ａ）は同実施形態２における検知用比較回路に対する電源分割回路出力電圧波形、並びに高電圧側補助比較回路の入力波形及び出力波形を示す図、同図（ｂ）は検知用比較回路の出力信号波形を示す図、同図（ｃ）は電源検知信号波形を示す図である。 本発明の実施形態３における電源検知回路の構成図である。 （ａ）は同実施形態３における検知用比較回路に対する電源分割回路出力電圧波形、並びに低電圧側補助比較回路の入力波形及び出力波形を示す図、同図（ｂ）は検知用比較回路の出力信号波形を示す図、同図（ｃ）は信号固定回路の出力波形を示す図、同図（ｄ）は電源検知信号波形を示す図である。 本発明の変形例における電源検知回路の構成図である。 従来における電源検知回路の構成の一例を示す図である。 同従来における電源検知回路の電源検知信号の波形図である。 同従来の電源検知回路に備える比較回路の構成図である。 特許文献１の回路の構成を示す図である。
以下、本発明の実施形態について、図面を参照しながら説明する。尚、実施形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
（実施形態１）
図１は、本実施形態における電源検知回路の回路構成図である。また、図２は、その波形図である。
図１において、電源検知回路は、電源１００の電圧を分割する電源分割回路１０１と、前記電源分割回路１０１の第１の電源分割回路出力電圧１０２と基準電圧１０３とを比較する検知用比較回路１０４と、前記第１の電源分割回路出力電圧１０２よりも高電圧である前記電源分割回路１０１の第２の電源分割回路出力電圧１０６と前記基準電圧１０３とを比較する高電圧側補助比較回路１０７と、前記第１の電源分割回路出力電圧１０２よりも低電圧である前記電源分割回路１０１の第３の電源分割回路出力電圧１０８と前記基準電圧１０３とを比較する低電圧側補助比較回路１０９とを備える。
更に、図１の電源検知回路は、前記高電圧側補助比較回路１０７の出力と前記低電圧側補助比較回路１０９の出力とから入力切替信号１１３を生成する入力切替信号生成回路（入力切替信号生成手段）１１２と、前記入力切替信号１１３が非活性状態のときに、前記検知用比較回路１０４の入力を、前記基準電圧１０３及び前記第１の電源分割回路出力電圧１０２の組合せから、比較回路非使用時入力電圧１１０に切り替える入力切替回路（入力切替手段）１１１と、前記入力切替信号１１３が非活性状態のときに、前記検知用比較回路１０４の出力を一定電圧に固定する信号固定回路（信号固定手段）１１５と、前記低電圧側補助比較回路１０９の出力と前記信号固定回路１１５の出力とから電源検知信号１０５を生成する電源検知信号生成回路（電源検知信号生成手段）１１７とを有する。
続いて、図１の電源検知回路の詳細な構成及び動作を説明する。
電源１００は、本電源検知回路が検知対象とする電源である。前記電源分割回路１０１は前記電源１００を例えば抵抗によって分割し、前記検知用比較回路１０４に対する前記電源分割回路出力電圧１０２と、前記高電圧側補助比較回路１０７に対する前記電源分割回路出力電圧１０６と、前記低電圧側補助比較回路１０９に対する前記電源分割回路出力電圧１０８とを生成する。
前記検知用比較回路１０４は、前記入力切替回路１１１を介して前記電源分割回路出力電圧１０２と基準電圧１０３とを受け取り、図２（ａ）に示すように、前記電源分割回路出力電圧１０２と前記基準電圧１０３とを比較して、その比較した結果、前記電源分割回路出力電圧１０２の方が大きければ出力１１４を活性状態とする。
また、前記高電圧側補助比較回路１０７は、前記電源分割回路出力電圧１０６を受け取り、前記電源分割回路出力電圧１０６と前記基準電圧１０３とを比較し、比較した結果、前記電源分割回路出力電圧１０６の方が大きければ、その出力を活性状態とする。
更に、前記低電圧側補助比較回路１０９は、前記電源分割回路出力電圧１０８を受け取り、前記電源分割回路出力電圧１０８と前記基準電圧１０３とを比較し、比較した結果、前記電源分割回路出力電圧１０８の方が大きければ、その出力を活性状態とする。
前記入力切替信号生成回路１１２は、例えばゲート回路から構成され、前記低電圧側補助比較回路１０９の出力の反転信号と前記高電圧側補助比較回路１０７の出力との論理積をとり、図２（ｂ）にも示すように、前記入力切替回路１１１を制御する入力切替信号１１３を生成する。前記入力切替回路１１１は、前記入力切替信号１１３が活性状態のときに、前記電源分割回路出力電圧１０２と前記基準電圧１０３とを前記検知用比較回路１０４の入力に接続し、前記入力切替信号１１３が非活性状態のときに前記比較回路非使用時入力電圧１１０を前記検知用比較回路１０４の入力に接続する。
前記入力切替回路１１１が以上の動作を行うことにより、前記検知用比較回路１０４の２つの入力には、前記高電圧側補助比較回路１０７の出力が活性状態であると同時に前記低電圧側補助比較回路１０９の出力が非活性状態にあるときだけ、異なる入力電圧がかかる状態になり、この状態において、検知用比較器１０４は、図２（ｃ）に示すように、電源分割回路出力電圧１０２が基準電圧１０３よりも高い状態のときにその出力を活性状態とする。
前記高電圧側補助比較回路１０７の出力が非活性状態であるか、前記低電圧側補助比較回路１０９の出力が活性状態にあるときには、前記検知用比較回路１０４の２つの入力は何れも前記比較回路非使用時入力電圧１１０に接続されるので、この間は前記検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じない。検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じなければ、２つの入力間のＢＴ劣化による閾値電圧変動量の差は拡大しないので、電源検知精度の劣化を抑制することができる。
前記信号固定回路１１５は、セレクタ回路で構成され、このセレクタ回路の一方の入力に検知用比較回路１０４の出力１１４が、他方の入力に固定電圧（接地電圧）が接続される。これにより、図２（ｄ）に示すように、入力切替回路１１１が前記検知用比較回路１０４の入力として比較回路非使用時入力電圧１１０を選択しているときに、前記検知用比較回路１０４の出力を一定電圧（接地電圧）に固定して、前記検知用比較回路１０４から出力される不定が前記電源検知信号１０５に伝搬することを比較的小面積で防ぐことができる。
前記電源検知信号生成回路１１７は、前記信号固定回路１１５の出力と前記低電圧側補助比較回路１０９の出力の論理和をとることにより、図２（ｅ）に示すように、前記電源分割回路出力電圧１０２が前記基準電圧１０３よりも高いときに、前記電源検知信号１０５が常にＨｉｇｈとなるようにする。
以上のように、本実施形態によれば、前記検知用比較回路１０４の２つの入力に異なる入力電圧がかかる時間を制限したので、ＢＴ劣化による電源検知精度の劣化を抑制することができる。
尚、本実施形態では、入力切替信号１１３が活性状態のときに電源分割回路出力電圧１０２を選択するとしたが、非活性状態のときに電源分割回路出力電圧１０２を選択してもよい。
（実施形態２）
図３は、本実施形態における電源検知回路の回路構成図である。また、図４は、その波形図である。
図３において、電源検知回路は、電源１００の電圧を分割する電源分割回路１０１と、前記電源分割回路１０１の第１の電源分割回路出力電圧１０２と基準電圧１０３とを比較する検知用比較回路１０４と、前記第１の電源分割回路出力電圧１０２より高電圧である前記電源分割回路１０１の第２の電源分割回路出力電圧１０６と前記基準電圧１０３とを比較する高電圧側補助比較回路１０７とを備える。
更に、前記電源検知回路は、前記高電圧側補助比較回路１０７の出力が非活性状態のときに前記検知用比較回路１０４の入力を前記基準電圧１０３及び前記第１の電源分割回路出力電圧１０２の組合せから比較回路非使用時入力電圧１１０に切り替える入力切替回路１１１と、前記高電圧側補助比較回路１０７の出力が非活性状態のときに前記検知用比較回路１０４の出力を一定電圧に固定する信号固定回路１１５とを備える。
次に、前記電源検知回路の詳細な構成及び動作を説明する。
前記電源分割回路１０１は前記電源１００を例えば抵抗によって分割し、前記検知用比較回路１０４に対する前記電源分割回路出力電圧１０２と、前記高電圧側補助比較回路１０７に対する前記電源分割回路出力電圧１０６を生成する。
前記検知用比較回路１０４は、前記入力切替回路１１１を介して前記電源分割回路出力電圧１０２と基準電圧１０３とを受け取り、図４（ａ）に示すように、前記電源分割回路出力電圧１０２と前記基準電圧１０３とを比較して、その比較した結果、前記電源分割回路出力電圧１０２の方が大きければ出力１１４を活性状態とする。
前記入力切替回路１１１は、前記高電圧側補助比較回路１０７の出力が活性状態のときに前記電源分割回路出力電圧１０２と前記基準電圧１０３を前記検知用比較回路１０４の入力に接続し、前記入力切替信号１１３が非活性状態のときに前記比較回路非使用時入力電圧１１０を前記検知用比較回路１０４の入力に接続する。
前記入力切替回路１１１が以上の動作を行うことにより、前記検知用比較回路１０４の２つの入力には、前記高電圧側補助比較回路１０７の出力が活性状態にあるときだけ、異なる入力電圧がかかる状態になり、この状態において、検知用比較器１０４は、図４（ｂ）に示すように、電源分割回路出力電圧１０２が基準電圧１０３よりも高い状態のときにその出力を活性状態とする。
前記高電圧側補助比較回路１０７の出力が非活性状態にあるときには、前記検知用比較回路１０４の２つの入力は何れも前記比較回路非使用時入力電圧１１０に接続されるので、この間は前記検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じない。検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じなければ、２つの入力間のＢＴ劣化による閾値電圧変動量の差は拡大しないので、ＢＴ劣化による電源検知精度劣化を抑制することができる。
前記信号固定回路１１５は、図４（ｃ）に示すように、前記入力切替回路１１１が前記比較回路非使用時入力電圧１１０に切り替えている時に前記検知用比較回路１０４の出力を一定電圧に固定することにより、前記検知用比較回路１０４から出力される不定が前記電源検知信号１０５に伝搬することを防ぐ。
以上のように、本実施形態によれば、前記検知用比較回路１０４の２つの入力に異なる入力電圧がかかる時間を制限したので、ＢＴ劣化による電源検知精度の劣化を抑制することができる。
尚、本実施形態では、高電圧側補助比較回路１０７の出力が活性状態のときに電源分割回路出力電圧１０２を選択するとしたが、非活性状態のときに電源分割回路出力電圧１０２を選択してもよい。
（実施形態３）
図５は、本実施形態における電源検知回路の回路構成図である。また、図６は、その波形図である。
図５において、電源検知回路は、電源１００の電圧を分割する電源分割回路１０１と、前記電源分割回路１０１の第１の電源分割回路出力電圧１０２と基準電圧１０３とを比較する検知用比較回路１０４と、前記第１の電源分割回路出力電圧１０２より低電圧である前記電源分割回路１０１の第２の電源分割回路出力電圧１０８と前記基準電圧１０３とを比較する低電圧側補助比較回路１０９とを備える。
更に、前記電源検知回路は、前記低電圧側補助比較回路１０９の出力が活性状態のときに前記検知用比較回路１０４の入力を、前記基準電圧１０３と前記第１の電源分割回路出力電圧１０２との組合せから比較回路非使用時入力電圧１１０に切り替える入力切替回路１１１と、前記低電圧側補助比較回路１０９の出力が活性状態のときに前記検知用比較回路１０４の出力を一定電圧に固定する信号固定回路１１５と、前記低電圧側補助比較回路１０９の出力と前記信号固定回路１１５の出力から電源検知信号１０５を生成する電源検知信号生成回路１１７とを備える。
次に、前記電源検知回路の詳細な構成及び動作を説明する。
前記電源分割回路１０１は前記電源１００を例えば抵抗によって分割し、前記検知用比較回路１０４に対する前記電源分割回路出力電圧１０２と、前記低電圧側補助比較回路１０９に対する前記電源分割回路出力電圧１０８とを生成する。
前記検知用比較回路１０４は、前記入力切替回路１１１を介して前記電源分割回路出力電圧１０２と基準電圧１０３とを受け取り、図６（ａ）に示すように、前記電源分割回路出力電圧１０２と前記基準電圧１０３とを比較して、その比較した結果、前記電源分割回路出力電圧１０２の方が大きければ出力１１４を活性状態とする。
前記入力切替回路１１１は、前記低電圧側補助比較回路１０９の出力が非活性状態のときに前記電源分割回路出力電圧１０２と前記基準電圧１０３とを前記検知用比較回路１０４の入力に接続し、前記低電圧側補助比較回路１０９の出力が活性状態のときに前記比較回路非使用時入力電圧１１０を前記検知用比較回路１０４の入力に接続する。
前記入力切替回路１１１が以上の動作を行うことにより、前記検知用比較回路１０４の２つの入力には、前記低電圧側補助比較回路１０９の出力が非活性状態にあるときだけ、異なる入力電圧がかかることになり、この状態において、検知用比較器１０４は、図６（ｂ）に示すように、電源分割回路出力電圧１０２が基準電圧１０３よりも高い状態のときにその出力１１４を活性状態とする。
前記低電圧側補助比較回路１０９の出力が活性状態にあるときには、前記検知用比較回路１０４の２つの入力は何れも前記比較回路非使用時入力電圧１１０に接続されるので、この間は前記検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じない。検知用比較回路１０４の２つの入力のＢＴ劣化進行状態に差が生じなければ、２つの入力間のＢＴ劣化による閾値電圧変動量の差は拡大しないので、ＢＴ劣化による電源検知精度劣化を抑制することができる。
前記信号固定回路１１５は、図６（ｃ）に示すように、前記入力切替回路１１１が前記比較回路非使用時入力電圧１１０に切り替えている時に前記検知用比較回路１０４の出力を一定電圧（接地電圧）に固定することにより、前記検知用比較回路１０４から出力される不定が前記電源検知信号１０５に伝搬することを防ぐ。
前記電源検知信号生成回路１１７は、前記信号固定回路１１５の出力と前記低電圧側補助比較回路１０９の出力の論理和をとることにより、図６（ｄ）に示すように、前記電源分割回路出力電圧１０２が前記基準電圧１０３よりも高いときに、前記電源検知信号１０５が常にＨｉｇｈとなるようにする。
以上のように、本実施形態によれば、前記検知用比較回路１０４の２つの入力に異なる入力電圧がかかる時間を制限したことにより、ＢＴ劣化による電源検知精度の劣化を抑制することができる。
尚、本実施形態では、低電圧側補助比較回路１０９の出力が非活性状態のときに電源分割回路出力電圧１０２を選択するとしたが、活性状態のときに電源分割回路出力電圧１０２を選択してもよい。
（実施形態４）
半導体装置は同一の回路に関して面積を小さくするほど製造プロセス上のバラつきの影響で精度が低下する傾向にあるが、前記実施形態１〜３の電源検知回路において、電源検知信号１０５の精度は検知用比較回路１０４の比較精度によって決定されているので、高電圧側補助比較回路１０７又は低電圧側補助比較回路１０９を前記検知用比較回路１０４よりも比較精度が低いもので構成しても、前記電源検知信号１０５の精度低下には直結しない。
従って、前記高電圧側補助比較回路１０７又は前記低電圧側補助比較回路１０９の比較精度を前記検知用比較回路１０４の比較精度よりも低く抑えることにより、回路面積を削減することができる。
（変形例）
図７は、前記実施形態１の変形例である電源検知回路の回路構成図である。
前記実施形態１の電源検知回路において、入力切替回路１１１が検知用比較回路１０４の入力として比較回路非使用時入力電圧１１０を選択しているときに、前記検知用比較回路１０４の電源を遮断する電源遮断回路（電源遮断手段）１２２を更に備える点が新しい。これにより、この間に前記検知用比較回路１０４には電流が流れなくなる。
この構成の採用によって、入力切替回路１１１が前記検知用比較回路１０４の入力として比較回路非使用時入力電圧１１０を選択しているときの検知用比較回路１０４の消費電力を低減させることができる。
以上、本発明の実施形態や変形例を説明したが、本発明はこれ等の実施形態や変形例に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
以上説明したように、本発明にかかる電源検知回路は、ＢＴ劣化による電源検知精度の劣化を抑制することが可能であるので、電池やバッテリーを使用する電子装置の電源検知精度劣化対策として有用である。
１００ 電源
１０１ 電源分割回路
１０２ 検知用比較回路に対する電源分割回路出力電圧
１０３ 基準電圧
１０４ 検知用比較回路
１０５ 電源検知信号
１０６ 高電圧側補助比較回路に対する電源分割回路出力電圧
１０７ 高電圧側補助比較回路
１０８ 低電圧側補助比較回路に対する電源分割回路出力電圧
１０９ 低電圧側補助比較回路
１１０ 比較回路非使用時入力電圧
１１１ 入力切替回路（入力切替手段）
１１２ 入力切替信号生成回路（入力切替信号生成手段）
１１３ 入力切替信号
１１４ 検知用比較回路の出力
１１５ 信号固定回路（信号固定手段）
１１６ 信号固定回路の出力
１１７ 電源検知信号生成回路（電源検知信号生成手段）
１２２ 電源遮断回路（電源遮断手段）

Claims (6)

  1. 電源（１００）の電圧を分割する電源分割回路（１０１）と、
    前記電源分割回路（１０１）の第１の電源分割回路出力電圧（１０２）と基準電圧（１０３）とを比較する検知用比較回路（１０４）と、
    前記第１の電源分割回路出力電圧（１０２）より高電圧である前記電源分割回路（１０１）の第２の電源分割回路出力電圧（１０６）と前記基準電圧（１０３）とを比較する高電圧側補助比較回路（１０７）と、
    前記第１の電源分割回路出力電圧（１０２）より低電圧である前記電源分割回路（１０１）の第３の電源分割回路出力電圧（１０８）と前記基準電圧（１０３）とを比較する低電圧側補助比較回路（１０９）と、
    前記高電圧側補助比較回路（１０７）の出力と前記低電圧側補助比較回路（１０９）の出力とに基づいて入力切替信号（１１３）を生成する入力切替信号生成手段（１１２）と、
    前記入力切替信号（１１３）により、前記検知用比較回路（１０４）の入力を、前記基準電圧（１０３）及び前記第１の電源分割回路出力電圧（１０２）から、比較回路非使用時入力電圧（１１０）に切り替える入力切替手段（１１１）と、
    前記入力切替手段（１１１）が前記比較回路非使用時入力電圧（１１０）に切り替えたときに前記検知用比較回路（１０４）の出力を一定電圧に固定する信号固定手段（１１５）と、
    前記低電圧側補助比較回路（１０９）の出力と前記信号固定手段（１１５）の出力から電源検知信号（１０５）を生成する電源検知信号生成手段（１１７）とを備えた
    ことを特徴とする電源検知回路。
  2. 電源（１００）の電圧を分割する電源分割回路（１０１）と、
    前記電源分割回路（１０１）の第１の電源分割回路出力電圧（１０２）と基準電圧（１０３）とを比較する検知用比較回路（１０４）と、
    前記第１の電源分割回路出力電圧（１０２）より高電圧である前記電源分割回路（１０１）の第２の電源分割回路出力電圧（１０６）と前記基準電圧（１０３）とを比較する高電圧側補助比較回路（１０７）と、
    前記高電圧側補助比較回路（１０７）の出力により、前記検知用比較回路（１０４）の入力を、前記基準電圧（１０３）及び前記第１の電源分割回路出力電圧（１０２）から、比較回路非使用時入力電圧（１１０）に切り替える入力切替手段（１１１）と、
    前記入力切替手段（１１１）が前記比較回路非使用時入力電圧（１１０）に切り替えたときに前記検知用比較回路（１０４）の出力を一定電圧に固定する信号固定手段（１１５）とを備えた
    ことを特徴とする電源検知回路。
  3. 電源（１００）の電圧を分割する電源分割回路（１０１）と、
    前記電源分割回路（１０１）の第１の電源分割回路出力電圧（１０２）と基準電圧（１０３）とを比較する検知用比較回路（１０４）と、
    前記第１の電源分割回路出力電圧（１０２）より低電圧である前記電源分割回路（１０１）の第２の電源分割回路出力電圧（１０８）と前記基準電圧（１０３）とを比較する低電圧側補助比較回路（１０９）と、
    前記低電圧側補助比較回路（１０９）の出力により、前記検知用比較回路（１０４）の入力を、前記基準電圧（１０３）及び前記第１の電源分割回路出力電圧（１０２）から、比較回路非使用時入力電圧（１１０）に切り替える入力切替手段（１１１）と、
    前記入力切替手段（１１１）が前記比較回路非使用時入力電圧（１１０）に切り替えたときに前記検知用比較回路（１０４）の出力を一定電圧に固定する信号固定手段（１１５）と、
    前記低電圧側補助比較回路（１０９）の出力と前記信号固定手段（１１５）の出力から電源検知信号（１０５）を生成する電源検知信号生成手段（１１７）とを備えた
    ことを特徴とする電源検知回路。
  4. 前記請求項１〜３の何れか１項に記載の電源検知回路において、
    前記高電圧側補助比較回路（１０７）又は前記低電圧側補助比較回路（１０９）の比較精度を前記検知用比較回路（１０４）の比較精度よりも低く抑えた
    ことを特徴とする電源検知回路。
  5. 前記請求項１〜３の何れか１項に記載の電源検知回路において、
    前記信号固定手段（１１５）は、セレクタ回路で構成される
    ことを特徴とする電源検知回路。
  6. 前記請求項１〜３の何れか１項に記載の電源検知回路において、更に、
    前記入力切替手段（１１１）が前記検知用比較回路（１０４）の入力として前記比較回路非使用時入力電圧（１１０）を選択しているときに、前記検知用比較回路（１０４）の電源を遮断する電源遮断手段（１２２）を備えた
    ことを特徴とする電源検知回路。
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