JP3045023B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3045023B2 JP3045023B2 JP6287393A JP28739394A JP3045023B2 JP 3045023 B2 JP3045023 B2 JP 3045023B2 JP 6287393 A JP6287393 A JP 6287393A JP 28739394 A JP28739394 A JP 28739394A JP 3045023 B2 JP3045023 B2 JP 3045023B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に係
り、特に信号入力端子と入力回路との間に入力信号の振
幅を制限する転送ゲートＭＯＳトランジスタが介挿され
た半導体集積回路に関する。
り、特に信号入力端子と入力回路との間に入力信号の振
幅を制限する転送ゲートＭＯＳトランジスタが介挿され
た半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の素子の微細化に伴っ
て、主として素子の信頼性上から低電源化の要求が強く
なっている。しかし例えば、３Ｖあるいは３．３Ｖ電源
の集積回路を作った場合、これを既存の５Ｖ電源システ
ムに適用したときに、５Ｖ振幅の信号がそのまま入力端
子に入ると、入力回路のトランジスタ寿命の関係で問題
となる。これを解決するためには、入力信号の高レベル
側振幅を抑えて入力回路に供給するインターフェース回
路を入力端子と入力回路の間に挿入することが必要にな
る。
て、主として素子の信頼性上から低電源化の要求が強く
なっている。しかし例えば、３Ｖあるいは３．３Ｖ電源
の集積回路を作った場合、これを既存の５Ｖ電源システ
ムに適用したときに、５Ｖ振幅の信号がそのまま入力端
子に入ると、入力回路のトランジスタ寿命の関係で問題
となる。これを解決するためには、入力信号の高レベル
側振幅を抑えて入力回路に供給するインターフェース回
路を入力端子と入力回路の間に挿入することが必要にな
る。
【０００３】この様なインターフェース回路として従
来、転送ゲートＭＯＳトランジスタを用いることが行わ
れている。転送ゲートＭＯＳトランジスタは例えば、バ
ックゲートバイアスを考慮したときのしきい値電圧ＶTH
がほぼ０Ｖとなるようなデプレション（Ｄ）型とする。
この転送ゲートＭＯＳトランジスタのゲートにＶG ＝３
Ｖを与えれば、ドレインに入る入力信号が５Ｖまで振れ
ても、入力回路につながるソースは、ＶG −ＶTH＝３
［Ｖ］までしか上昇しない。これにより入力回路が保護
される。
来、転送ゲートＭＯＳトランジスタを用いることが行わ
れている。転送ゲートＭＯＳトランジスタは例えば、バ
ックゲートバイアスを考慮したときのしきい値電圧ＶTH
がほぼ０Ｖとなるようなデプレション（Ｄ）型とする。
この転送ゲートＭＯＳトランジスタのゲートにＶG ＝３
Ｖを与えれば、ドレインに入る入力信号が５Ｖまで振れ
ても、入力回路につながるソースは、ＶG −ＶTH＝３
［Ｖ］までしか上昇しない。これにより入力回路が保護
される。
【０００４】
【発明が解決しようとする課題】しかし、上述のように
転送ゲートＭＯＳトランジスタをインターフェース回路
とする方式では、しきい値電圧のばらつきがあると、こ
れが直接インターフェース機能に悪影響を与える。例え
ば、バックバイアスを考慮したしきい値電圧が−１Ｖに
なると、５Ｖ振幅の信号電圧が入ったとき、入力回路の
端子は３Ｖ−（−１Ｖ）＝４Ｖまで上昇できることにな
る。逆に、しきい値電圧が正方向に変動すると、入力回
路の端子電圧は３Ｖまで上昇できず、動作マージンが低
下する。
転送ゲートＭＯＳトランジスタをインターフェース回路
とする方式では、しきい値電圧のばらつきがあると、こ
れが直接インターフェース機能に悪影響を与える。例え
ば、バックバイアスを考慮したしきい値電圧が−１Ｖに
なると、５Ｖ振幅の信号電圧が入ったとき、入力回路の
端子は３Ｖ−（−１Ｖ）＝４Ｖまで上昇できることにな
る。逆に、しきい値電圧が正方向に変動すると、入力回
路の端子電圧は３Ｖまで上昇できず、動作マージンが低
下する。
【０００５】この発明は、上記した事情を考慮してなさ
れたもので、しきい値電圧変動に拘らずほぼ一定の電圧
を入力回路に転送できるようにしたインターフェース機
能をもつ半導体集積回路を提供することを目的としてい
る。
れたもので、しきい値電圧変動に拘らずほぼ一定の電圧
を入力回路に転送できるようにしたインターフェース機
能をもつ半導体集積回路を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】この発明は、信号入力端
子と入力回路との間に入力信号の振幅を制限する転送ゲ
ートＭＯＳトランジスタが介挿された半導体集積回路に
おいて、前記転送ゲートＭＯＳトランジスタと同じ条件
で作られたモニター用ＭＯＳトランジスタを用いて構成
されてそのしきい値変動に連動する出力を出すモニター
回路と、このモニター回路の出力のレベル範囲を検出す
るレベル検出回路と、このレベル検出回路の出力により
制御されて前記転送ゲートＭＯＳトランジスタのゲート
に最適バイアス電圧を供給するゲート電圧発生回路とを
有することを特徴としている。
子と入力回路との間に入力信号の振幅を制限する転送ゲ
ートＭＯＳトランジスタが介挿された半導体集積回路に
おいて、前記転送ゲートＭＯＳトランジスタと同じ条件
で作られたモニター用ＭＯＳトランジスタを用いて構成
されてそのしきい値変動に連動する出力を出すモニター
回路と、このモニター回路の出力のレベル範囲を検出す
るレベル検出回路と、このレベル検出回路の出力により
制御されて前記転送ゲートＭＯＳトランジスタのゲート
に最適バイアス電圧を供給するゲート電圧発生回路とを
有することを特徴としている。
【０００７】この発明においてはまた、前記モニター回
路を、前記モニター用ＭＯＳトランジスタのゲートが内
部回路電源に接続され、ドレインが前記信号入力端子に
つながる外部回路の電源を供給するモニター端子として
外部に導出され、ソースが負荷素子を介して接地された
ソースフォロア回路により構成したことを特徴としてい
る。
路を、前記モニター用ＭＯＳトランジスタのゲートが内
部回路電源に接続され、ドレインが前記信号入力端子に
つながる外部回路の電源を供給するモニター端子として
外部に導出され、ソースが負荷素子を介して接地された
ソースフォロア回路により構成したことを特徴としてい
る。
【０００８】この発明においてさらに、前記レベル検出
回路が、内部回路電源を分圧して基準電圧を発生する基
準電圧発生回路と、前記モニター回路の出力と前記基準
電圧とを比較してモニター回路出力のレベル範囲を判定
する比較回路手段とを有し、前記ゲート電圧発生回路
が、内部回路電源を分圧して複数のゲート電圧を発生す
る分圧回路と、前記比較回路手段の判定結果に応じて前
記複数のゲート電圧の一つを選択して取り出すスイッチ
回路とを有することを特徴としている。
回路が、内部回路電源を分圧して基準電圧を発生する基
準電圧発生回路と、前記モニター回路の出力と前記基準
電圧とを比較してモニター回路出力のレベル範囲を判定
する比較回路手段とを有し、前記ゲート電圧発生回路
が、内部回路電源を分圧して複数のゲート電圧を発生す
る分圧回路と、前記比較回路手段の判定結果に応じて前
記複数のゲート電圧の一つを選択して取り出すスイッチ
回路とを有することを特徴としている。
【０００９】
【作用】この発明によると、インターフェース回路とし
ての転送ゲートＭＯＳトランジスタのゲートは固定電源
ではなく、しきい値電圧に応じて最適設定されたバイア
ス電圧が与えられる。従って、製造条件のばらつきによ
りしきい値電圧が変動しても、入力回路には常にほぼ一
定の電圧までしか転送されないようにすることができ
る。これにより、高電圧信号が入っても入力回路の確実
な保護が図られ、また必要な電圧が入力回路に転送され
なくなって動作マージンが低下するといった事態もなく
なる。
ての転送ゲートＭＯＳトランジスタのゲートは固定電源
ではなく、しきい値電圧に応じて最適設定されたバイア
ス電圧が与えられる。従って、製造条件のばらつきによ
りしきい値電圧が変動しても、入力回路には常にほぼ一
定の電圧までしか転送されないようにすることができ
る。これにより、高電圧信号が入っても入力回路の確実
な保護が図られ、また必要な電圧が入力回路に転送され
なくなって動作マージンが低下するといった事態もなく
なる。
【００１０】またこの発明においては、転送ゲートＭＯ
Ｓトランジスタのゲートに最適設定されたバイアスを与
えるために、転送ゲートＭＯＳトランジスタと同じ条件
で作られたモニター用ＭＯＳトランジスタを用いて構成
されて転送ゲートＭＯＳトランジスタのしきい値変動に
連動する出力を出すモニター回路を設けている。このよ
うなモニター回路を用いることによって、入力回路に転
送される高レベル電圧を優れた安定性をもって一定値に
保つことが可能になる。
Ｓトランジスタのゲートに最適設定されたバイアスを与
えるために、転送ゲートＭＯＳトランジスタと同じ条件
で作られたモニター用ＭＯＳトランジスタを用いて構成
されて転送ゲートＭＯＳトランジスタのしきい値変動に
連動する出力を出すモニター回路を設けている。このよ
うなモニター回路を用いることによって、入力回路に転
送される高レベル電圧を優れた安定性をもって一定値に
保つことが可能になる。
【００１１】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るＭＯＳ集
積回路の要部構成を示す。複数の信号入力端子ＩＮ（Ｉ
Ｎ１〜ＩＮｎ）とそれぞれにつながるべき入力回路１
（１1 〜１n ）の間に、それぞれ転送ゲートＭＯＳトラ
ンジスタＱN1（ＱN11〜ＱN1n）が挿入されている。入力
回路１は図の実施例の場合、ＣＭＯＳインバータであ
る。転送ゲートＭＯＳトランジスタＱN1はＤ型のＮＭＯ
Ｓトランジスタであり、ドレインが入力端子ＩＮに接続
され、ソースが入力回路１の入力端子に接続されてい
る。
説明する。図１は、この発明の一実施例に係るＭＯＳ集
積回路の要部構成を示す。複数の信号入力端子ＩＮ（Ｉ
Ｎ１〜ＩＮｎ）とそれぞれにつながるべき入力回路１
（１1 〜１n ）の間に、それぞれ転送ゲートＭＯＳトラ
ンジスタＱN1（ＱN11〜ＱN1n）が挿入されている。入力
回路１は図の実施例の場合、ＣＭＯＳインバータであ
る。転送ゲートＭＯＳトランジスタＱN1はＤ型のＮＭＯ
Ｓトランジスタであり、ドレインが入力端子ＩＮに接続
され、ソースが入力回路１の入力端子に接続されてい
る。
【００１２】転送ゲートＭＯＳトランジスタＱN1のゲー
トに最適バイアス電圧を与えるために、ゲート電圧発生
回路４が設けられている。このゲート電圧発生回路４か
ら必要な最適ゲート電圧を発生させるために、転送ゲー
トＭＯＳトランジスタＱN1のしきい値電圧変動に連動す
る出力を出すモニター回路２と、このモニター回路２の
出力のレベル範囲を検出するレベル検出回路３とが設け
られている。
トに最適バイアス電圧を与えるために、ゲート電圧発生
回路４が設けられている。このゲート電圧発生回路４か
ら必要な最適ゲート電圧を発生させるために、転送ゲー
トＭＯＳトランジスタＱN1のしきい値電圧変動に連動す
る出力を出すモニター回路２と、このモニター回路２の
出力のレベル範囲を検出するレベル検出回路３とが設け
られている。
【００１３】モニター回路２は、転送ゲートＭＯＳトラ
ンジスタＱN1と同じ条件で作られたＤ型，ｎチャネルの
モニター用ＭＯＳトランジスタＱN2を用いたソースフォ
ロア回路である。即ち、モニター用ＭＯＳトランジスタ
ＱN2のドレインはモニター端子５として外部に導出され
て、ここには信号入力端子ＩＮにつながる外部回路の電
源ＶDD′が供給される。ゲートは内部回路電源ＶDDに接
続され、ソースは直列接続された負荷抵抗Ｒ１，Ｒ２を
介して接地される。抵抗Ｒ１，Ｒ２の接続ノードがモニ
ター出力端子となり、ここにモニター用ＭＯＳトランジ
スタＱN2のしきい値変動、即ち転送ゲートＭＯＳトラン
ジスタＱN1のしきい値変動に応じて変動する出力電圧Ｔ
Ｍ１が得られる。
ンジスタＱN1と同じ条件で作られたＤ型，ｎチャネルの
モニター用ＭＯＳトランジスタＱN2を用いたソースフォ
ロア回路である。即ち、モニター用ＭＯＳトランジスタ
ＱN2のドレインはモニター端子５として外部に導出され
て、ここには信号入力端子ＩＮにつながる外部回路の電
源ＶDD′が供給される。ゲートは内部回路電源ＶDDに接
続され、ソースは直列接続された負荷抵抗Ｒ１，Ｒ２を
介して接地される。抵抗Ｒ１，Ｒ２の接続ノードがモニ
ター出力端子となり、ここにモニター用ＭＯＳトランジ
スタＱN2のしきい値変動、即ち転送ゲートＭＯＳトラン
ジスタＱN1のしきい値変動に応じて変動する出力電圧Ｔ
Ｍ１が得られる。
【００１４】レベル検出回路３は、内部回路電源ＶDDを
抵抗Ｒ３，Ｒ４およびＲ５の直列回路により分圧して二
つの基準電圧ＶＲ１とＶＲ２を発生する基準電圧発生回
路を有する。コンパレータＣＭＰ１，ＣＭＰ２は、モニ
ター回路２のモニター出力ＴＭ１をそれぞれ基準電圧Ｖ
Ｒ１，ＶＲ２と比較して、モニター回路出力のレベル範
囲を判定するために設けられている。モニター出力電圧
ＴＭ１が基準電圧ＶＲ１より大きい場合は、コンパレー
タＣＭＰ１，ＣＭＰ２の出力ともに“Ｈ”レベルとな
り、基準電圧ＶＲ２より小さい場合は、コンパレータＣ
ＭＰ１，ＣＭＰ２の出力ともに“Ｌ”レベルとなる。モ
ニター出力ＴＭ１が基準電圧ＶＲ１とＶＲ２の間であれ
ば、一方のコンパレータＣＭＰ１の出力が“Ｈ”で、他
方のコンパレータＣＭＰ２の出力が“Ｌ”となる。
抵抗Ｒ３，Ｒ４およびＲ５の直列回路により分圧して二
つの基準電圧ＶＲ１とＶＲ２を発生する基準電圧発生回
路を有する。コンパレータＣＭＰ１，ＣＭＰ２は、モニ
ター回路２のモニター出力ＴＭ１をそれぞれ基準電圧Ｖ
Ｒ１，ＶＲ２と比較して、モニター回路出力のレベル範
囲を判定するために設けられている。モニター出力電圧
ＴＭ１が基準電圧ＶＲ１より大きい場合は、コンパレー
タＣＭＰ１，ＣＭＰ２の出力ともに“Ｈ”レベルとな
り、基準電圧ＶＲ２より小さい場合は、コンパレータＣ
ＭＰ１，ＣＭＰ２の出力ともに“Ｌ”レベルとなる。モ
ニター出力ＴＭ１が基準電圧ＶＲ１とＶＲ２の間であれ
ば、一方のコンパレータＣＭＰ１の出力が“Ｈ”で、他
方のコンパレータＣＭＰ２の出力が“Ｌ”となる。
【００１５】これらのコンパレータＣＭＰ１，ＣＭＰ２
の出力の組み合わせから、モニター出力ＴＭ１のレベル
範囲に応じてゲート電圧発生回路４の制御出力を出すた
めに、ＡＮＤゲートＧ１，Ｇ２、ＮＡＮＤゲートＧ３及
びインバータＩ１，Ｉ２が設けられている。即ちコンパ
レータＣＭＰ１，ＣＭＰ２の出力が共に“Ｈ”のとき、
ＡＮＤゲートＧ１の出力が“Ｈ”になり、コンパレータ
ＣＭＰ１，ＣＭＰ２の出力が共に“Ｌ”のとき、ＮＡＮ
ＤゲートＧ３の出力が“Ｌ”になり、一方のコンパレー
タＣＭＰ１の出力が“Ｈ”で、他方のコンパレータＣＭ
Ｐ２の出力が“Ｌ”のとき、ＡＮＤゲートＧ２の出力が
“Ｈ”になる。
の出力の組み合わせから、モニター出力ＴＭ１のレベル
範囲に応じてゲート電圧発生回路４の制御出力を出すた
めに、ＡＮＤゲートＧ１，Ｇ２、ＮＡＮＤゲートＧ３及
びインバータＩ１，Ｉ２が設けられている。即ちコンパ
レータＣＭＰ１，ＣＭＰ２の出力が共に“Ｈ”のとき、
ＡＮＤゲートＧ１の出力が“Ｈ”になり、コンパレータ
ＣＭＰ１，ＣＭＰ２の出力が共に“Ｌ”のとき、ＮＡＮ
ＤゲートＧ３の出力が“Ｌ”になり、一方のコンパレー
タＣＭＰ１の出力が“Ｈ”で、他方のコンパレータＣＭ
Ｐ２の出力が“Ｌ”のとき、ＡＮＤゲートＧ２の出力が
“Ｈ”になる。
【００１６】ゲート電圧発生回路４は、内部回路電源Ｖ
DDを分圧して複数のゲート電圧ＶＧ１，ＶＧ２，ＶＧ３
を発生する抵抗Ｒ６〜Ｒ９からなる分圧回路を有し、且
つこれらのゲート電圧ＶＧ１，ＶＧ２，ＶＧ３の一つ
を、レベル検出回路３の出力により選択して取り出すス
イッチ回路としてのトランジスタＱP1，ＱN3，ＱN4を有
する。高レベル側のゲート電圧ＶＧ１を取り出すトラン
ジスタＱP1は、基板バイアス効果を考慮してｐチャネル
のＥ型ＭＯＳトランジスタとしており、これより低レベ
ル側のゲート電圧ＶＧ２，ＶＧ３を取り出すトランジス
タＱN3，ＱN4はｎチャネルのＥ型ＭＯＳトランジスタで
ある。
DDを分圧して複数のゲート電圧ＶＧ１，ＶＧ２，ＶＧ３
を発生する抵抗Ｒ６〜Ｒ９からなる分圧回路を有し、且
つこれらのゲート電圧ＶＧ１，ＶＧ２，ＶＧ３の一つ
を、レベル検出回路３の出力により選択して取り出すス
イッチ回路としてのトランジスタＱP1，ＱN3，ＱN4を有
する。高レベル側のゲート電圧ＶＧ１を取り出すトラン
ジスタＱP1は、基板バイアス効果を考慮してｐチャネル
のＥ型ＭＯＳトランジスタとしており、これより低レベ
ル側のゲート電圧ＶＧ２，ＶＧ３を取り出すトランジス
タＱN3，ＱN4はｎチャネルのＥ型ＭＯＳトランジスタで
ある。
【００１７】即ち、モニター出力電圧ＴＭ１が基準電圧
ＶＲ１より大であれば、レベル検出回路３のＡＮＡＤゲ
ートＧ１の出力が“Ｈ”になり、これによりゲート電圧
発生回路４ではＭＯＳトランジスタＱN4がオンして、最
も低いゲート電圧ＶＧ３が選択されて、これが入力端子
ＩＮに挿入された転送ゲートＭＯＳトランジスタＱN1の
ゲートに供給される。モニター出力電圧ＴＭ１が基準電
圧ＶＲ１とＶＲ２の間であれば、レベル検出回路３のＡ
ＮＤゲートＧ２の出力が“Ｈ”になり、これによりゲー
ト電圧発生回路４ではＭＯＳトランジスタＱN3がオンし
て、中間のゲート電圧ＶＧ２が選択されて、転送ゲート
ＭＯＳトランジスタＱN1のゲートに供給される。モニタ
ー出力電圧ＴＭ１が基準電圧ＶＲ２より小であれば、レ
ベル検出回路３のＮＡＮＤゲートＧ２の出力が“Ｌ”に
なり、これによりゲート電圧発生回路４ではＭＯＳトラ
ンジスタＱP1がオンして、最も高いゲート電圧ＶＧ１が
選択されて、転送ゲートＭＯＳトランジスタＱN1のゲー
トに供給される。
ＶＲ１より大であれば、レベル検出回路３のＡＮＡＤゲ
ートＧ１の出力が“Ｈ”になり、これによりゲート電圧
発生回路４ではＭＯＳトランジスタＱN4がオンして、最
も低いゲート電圧ＶＧ３が選択されて、これが入力端子
ＩＮに挿入された転送ゲートＭＯＳトランジスタＱN1の
ゲートに供給される。モニター出力電圧ＴＭ１が基準電
圧ＶＲ１とＶＲ２の間であれば、レベル検出回路３のＡ
ＮＤゲートＧ２の出力が“Ｈ”になり、これによりゲー
ト電圧発生回路４ではＭＯＳトランジスタＱN3がオンし
て、中間のゲート電圧ＶＧ２が選択されて、転送ゲート
ＭＯＳトランジスタＱN1のゲートに供給される。モニタ
ー出力電圧ＴＭ１が基準電圧ＶＲ２より小であれば、レ
ベル検出回路３のＮＡＮＤゲートＧ２の出力が“Ｌ”に
なり、これによりゲート電圧発生回路４ではＭＯＳトラ
ンジスタＱP1がオンして、最も高いゲート電圧ＶＧ１が
選択されて、転送ゲートＭＯＳトランジスタＱN1のゲー
トに供給される。
【００１８】この実施例により、入力回路１への転送電
圧がしきい値変動によらず一定に保たれることを、具体
的な数値例に基づいて次に説明する。転送ゲートＭＯＳ
トランジスタＱN1及びモニター用ＭＯＳトランジスタＱ
N2のしきい値電圧ＶTDが変化したとき、モニター回路２
の出力ＴＭ１は、負荷抵抗Ｒ１，Ｒ２を所定値に設定す
ることにより、図２のようになる。ただし、モニター端
子５につながる外部電源はＶDD′＝５Ｖ，内部回路電源
はＶDD＝３Ｖである。図２には、モニター用ＭＯＳトラ
ンジスタＱN2のソース電位ＴＭ０を併せて示している。
圧がしきい値変動によらず一定に保たれることを、具体
的な数値例に基づいて次に説明する。転送ゲートＭＯＳ
トランジスタＱN1及びモニター用ＭＯＳトランジスタＱ
N2のしきい値電圧ＶTDが変化したとき、モニター回路２
の出力ＴＭ１は、負荷抵抗Ｒ１，Ｒ２を所定値に設定す
ることにより、図２のようになる。ただし、モニター端
子５につながる外部電源はＶDD′＝５Ｖ，内部回路電源
はＶDD＝３Ｖである。図２には、モニター用ＭＯＳトラ
ンジスタＱN2のソース電位ＴＭ０を併せて示している。
【００１９】レベル検出回路３では、抵抗Ｒ３〜Ｒ５に
よる基準電圧発生部から、抵抗Ｒ３〜Ｒ５の値を設定す
ることにより、二つの基準電圧ＶＲ１＝１．６Ｖ，ＶＲ
２＝１．４Ｖが得られる。また、ゲート電圧発生回路４
では、抵抗Ｒ６〜Ｒ９の設定により、３つのゲート電圧
ＶＧ１＝２．６Ｖ，ＶＧ２＝１．７Ｖ，ＶＧ３＝０．８
Ｖが得られる。
よる基準電圧発生部から、抵抗Ｒ３〜Ｒ５の値を設定す
ることにより、二つの基準電圧ＶＲ１＝１．６Ｖ，ＶＲ
２＝１．４Ｖが得られる。また、ゲート電圧発生回路４
では、抵抗Ｒ６〜Ｒ９の設定により、３つのゲート電圧
ＶＧ１＝２．６Ｖ，ＶＧ２＝１．７Ｖ，ＶＧ３＝０．８
Ｖが得られる。
【００２０】これにより、レベル検出回路３でモニター
出力ＴＭ１が上の基準電圧ＶＲ１，ＶＲ２との関係でど
の範囲にあるかが判定されて、３つのゲート電圧のいず
れかが選択されて転送ゲートＭＯＳトランジスタＱN1の
ゲートに供給される。このとき、しきい値電圧ＶTDと、
選択されるゲート電圧ＶG 及びこれにより入力回路１の
端子に転送され得る入力電圧ＶINとの関係を示すと、図
３のようになる。図示のように、しきい値電圧ＶTDが負
方向に変動するにつれて、小さいゲート電圧が選択され
て、転送され得る入力電圧ＶINがしきい値電圧変動によ
らずほぼ３Ｖ一定に保たれることになる。
出力ＴＭ１が上の基準電圧ＶＲ１，ＶＲ２との関係でど
の範囲にあるかが判定されて、３つのゲート電圧のいず
れかが選択されて転送ゲートＭＯＳトランジスタＱN1の
ゲートに供給される。このとき、しきい値電圧ＶTDと、
選択されるゲート電圧ＶG 及びこれにより入力回路１の
端子に転送され得る入力電圧ＶINとの関係を示すと、図
３のようになる。図示のように、しきい値電圧ＶTDが負
方向に変動するにつれて、小さいゲート電圧が選択され
て、転送され得る入力電圧ＶINがしきい値電圧変動によ
らずほぼ３Ｖ一定に保たれることになる。
【００２１】なお、信号入力端子ＩＮにつながる回路が
３Ｖ電源の回路のときは、モニター端子５につながる外
部電源ＶDD′が内部電源ＶDDと同じ３Ｖであり、モニタ
ー出力ＴＭ１は常に上述の基準電圧ＶＲ２より小さくな
る。このとき、しきい値変動に拘らず最大のゲート電圧
ＶＧ１が転送ゲートＭＯＳトランジスタＱN1に供給され
る。
３Ｖ電源の回路のときは、モニター端子５につながる外
部電源ＶDD′が内部電源ＶDDと同じ３Ｖであり、モニタ
ー出力ＴＭ１は常に上述の基準電圧ＶＲ２より小さくな
る。このとき、しきい値変動に拘らず最大のゲート電圧
ＶＧ１が転送ゲートＭＯＳトランジスタＱN1に供給され
る。
【００２２】図４は、この発明の別の実施例である。図
１と対応する部分には図１と同一符号を付して詳細な説
明は省略する。ゲート電圧発生回路４では、ゲート電圧
を発生する抵抗Ｒ６〜Ｒ９の部分に、ＰＭＯＳトランジ
スタＱP2，ＮＭＯＳトランジスタＱN5〜ＱN7が用いられ
ている。同様に、モニター回路２では負荷抵抗Ｒ１，Ｒ
２に代わって、ＮＭＯＳトランジスタＱN8，ＱN9が用い
られている。レベル検出回路３においても、基準電圧を
発生する抵抗Ｒ３〜Ｒ５の部分にＰＭＯＳトランジスタ
ＱP3，ＮＭＯＳトランジスタＱN10，ＱN11が用いられて
いる。それぞれトランジスタ寸法を最適設計することに
より、抵抗分圧の場合と同様の分圧出力を得ることがで
きる。
１と対応する部分には図１と同一符号を付して詳細な説
明は省略する。ゲート電圧発生回路４では、ゲート電圧
を発生する抵抗Ｒ６〜Ｒ９の部分に、ＰＭＯＳトランジ
スタＱP2，ＮＭＯＳトランジスタＱN5〜ＱN7が用いられ
ている。同様に、モニター回路２では負荷抵抗Ｒ１，Ｒ
２に代わって、ＮＭＯＳトランジスタＱN8，ＱN9が用い
られている。レベル検出回路３においても、基準電圧を
発生する抵抗Ｒ３〜Ｒ５の部分にＰＭＯＳトランジスタ
ＱP3，ＮＭＯＳトランジスタＱN10，ＱN11が用いられて
いる。それぞれトランジスタ寸法を最適設計することに
より、抵抗分圧の場合と同様の分圧出力を得ることがで
きる。
【００２３】
【発明の効果】以上述べたようにこの発明によれば、信
号入力端子に転送ゲートＭＯＳトランジスタが介挿され
た半導体集積回路において、転送ゲートＭＯＳトランジ
スタと同じ条件で作られたモニター用ＭＯＳトランジス
タを用いて構成されて転送ゲートＭＯＳトランジスタの
しきい値変動に連動する出力を出すモニター回路、この
モニター回路の出力のレベル範囲を検出するレベル検出
回路、及びこのレベル検出回路の出力により制御されて
前記転送ゲートＭＯＳトランジスタのゲートに最適バイ
アス電圧を供給するゲート電圧発生回路を備えて、転送
ゲートＭＯＳトランジスタのゲートにしきい値電圧に応
じて最適設定されたバイアス電圧が与えられようにし
て、製造条件のばらつきによりしきい値電圧が変動して
も、入力回路には常にほぼ一定の電圧までしか転送され
ないようにすることができる。これにより、入力回路の
確実な保護が図られ、また必要な電圧が入力回路に転送
されなくなることによる動作マージン低下も防止され
る。
号入力端子に転送ゲートＭＯＳトランジスタが介挿され
た半導体集積回路において、転送ゲートＭＯＳトランジ
スタと同じ条件で作られたモニター用ＭＯＳトランジス
タを用いて構成されて転送ゲートＭＯＳトランジスタの
しきい値変動に連動する出力を出すモニター回路、この
モニター回路の出力のレベル範囲を検出するレベル検出
回路、及びこのレベル検出回路の出力により制御されて
前記転送ゲートＭＯＳトランジスタのゲートに最適バイ
アス電圧を供給するゲート電圧発生回路を備えて、転送
ゲートＭＯＳトランジスタのゲートにしきい値電圧に応
じて最適設定されたバイアス電圧が与えられようにし
て、製造条件のばらつきによりしきい値電圧が変動して
も、入力回路には常にほぼ一定の電圧までしか転送され
ないようにすることができる。これにより、入力回路の
確実な保護が図られ、また必要な電圧が入力回路に転送
されなくなることによる動作マージン低下も防止され
る。
【図１】 この発明の一実施例に係る集積回路の要部構
成を示す。
成を示す。
【図２】 同実施例のしきい値電圧とモニター出力電圧
の関係を示す。
の関係を示す。
【図３】 同実施例のしきい値電圧と選択されるゲート
電圧及び入力回路電圧の関係を示す。
電圧及び入力回路電圧の関係を示す。
【図４】 この発明の他の実施例に係る集積回路の要部
構成を示す。
構成を示す。
１…入力回路、２…モニター回路、３…レベル検出回
路、４…ゲート電圧発生回路、５…モニター端子、ＱN1
…転送ゲートＭＯＳトランジスタ、ＱN2…モニター用Ｍ
ＯＳトランジスタ。
路、４…ゲート電圧発生回路、５…モニター端子、ＱN1
…転送ゲートＭＯＳトランジスタ、ＱN2…モニター用Ｍ
ＯＳトランジスタ。
Claims (3)
- 【請求項１】 信号入力端子と入力回路との間に入力信
号の振幅を制限する転送ゲートＭＯＳトランジスタが介
挿された半導体集積回路において、 前記転送ゲートＭＯＳトランジスタと同じ条件で作られ
たモニター用ＭＯＳトランジスタを用いて構成されてそ
のしきい値変動に連動する出力を出すモニター回路と、 このモニター回路の出力のレベル範囲を検出するレベル
検出回路と、 このレベル検出回路の出力により制御されて前記転送ゲ
ートＭＯＳトランジスタのゲートに最適バイアス電圧を
供給するゲート電圧発生回路とを有することを特徴とす
る半導体集積回路。 - 【請求項２】 前記モニター回路は、前記モニター用Ｍ
ＯＳトランジスタのゲートが内部回路電源に接続され、
ドレインが前記信号入力端子につながる外部回路の電源
を供給するモニター端子として外部に導出され、ソース
が負荷素子を介して接地されたソースフォロア回路であ
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記レベル検出回路は、内部回路電源を
分圧して基準電圧を発生する基準電圧発生回路と、前記
モニター回路の出力と前記基準電圧とを比較してモニタ
ー回路出力のレベル範囲を判定する比較回路手段とを有
し、 前記ゲート電圧発生回路は、内部回路電源を分圧して複
数のゲート電圧を発生する分圧回路と、前記比較回路手
段の判定結果に応じて前記複数のゲート電圧の一つを選
択して取り出すスイッチ回路とを有することを特徴とす
る請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287393A JP3045023B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287393A JP3045023B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125521A JPH08125521A (ja) | 1996-05-17 |
| JP3045023B2 true JP3045023B2 (ja) | 2000-05-22 |
Family
ID=17716771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287393A Expired - Fee Related JP3045023B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3045023B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5291052B2 (ja) | 2010-06-09 | 2013-09-18 | パナソニック株式会社 | 電源検知回路 |
-
1994
- 1994-10-27 JP JP6287393A patent/JP3045023B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125521A (ja) | 1996-05-17 |
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