KR100703098B1

KR100703098B1 - 전압 검출 회로

Info

Publication number: KR100703098B1
Application number: KR1020050096383A
Authority: KR
Inventors: 이와오 후꾸시; 노리아끼 오까다
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-10-14
Filing date: 2005-10-13
Publication date: 2007-04-06
Also published as: TWI267643B; US20060082395A1; KR20060053236A; CN100451664C; JP2006112906A; US7224192B2; CN1760681A; TW200619639A

Abstract

본원 발명은, 저항이나 기준 전압을 사용하지 않고 전압의 저하를 검출할 수 있는 전압 검출 회로를 제공한다. 정전류 회로와, 상기 정전류 회로에 의해 동작하는 전류 미러 회로와, 상기 전류 미러 회로의 출력과 피검출 전압 사이에 설치된, 적어도 하나의 다이오드 접속된 제1 트랜지스터와, 상기 피검출 전압이 소정 전압 이상일 때 상기 제1 트랜지스터가 온함으로써 한쪽의 논리 전압을 출력하고, 상기 피검출 전압이 소정 전압 미만일 때 상기 제1 트랜지스터가 오프함으로써 다른쪽의 논리 전압을 출력하는 출력 회로를 구비하였다.

정전류 회로, 전류 미러 회로, 출력 회로, 트랜지스터, 바이폴라 트랜지스터

Description

전압 검출 회로{VOLTAGE DETECTION CIRCUIT}

도 1은 본 발명의 실시예에 따른 전압 검출 회로의 회로도.

도 2는 본 발명의 다른 실시예에 따른 전압 검출 회로의 회로도.

도 3은 전압의 저하를 감시하는 구성을 도시하는 블록도.

도 4는 CMOS 인버터 회로의 구성을 도시하는 도면.

도 5는 전압 VDD<2*VT일 때의 CMOS 인버터 회로의 동작에 대하여 설명하기 위한 도면.

도 6은 종래의 전압 검출 회로의 구성을 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 로직 회로

102 : 전압 검출 회로

M1, M2, M3, M8, M9 : P형 MOSFET

M4, M5, M6, M7 : N형 MOSFET

B1, B2, B3, B4, B9, B11 : PNP형 바이폴라 트랜지스터

B5, B6, B7, B8, B10 : NPN형 바이폴라 트랜지스터

I : 정전류 회로

G : 게이트 전극

S : 소스 전극

D : 드레인 전극

[특허 문헌1] 일본 특개2002-296306호 공보

본 발명은, 전압 검출 회로에 관한 것이다.

종래, 집적 회로(LSI)에서, 예를 들면 전원 전압의 저하를 감시하는 전압 검출 회로가 사용되고 있다.

도 3은 전압의 저하를 감시하는 구성의 일례를 도시하는 블록도이다. 로직 회로(100)는, 예를 들면 CMOS 인버터 회로를 갖고 있다. 그리고, 로직 회로(100)에는 전원 전압으로서 전압 VDD가 인가된다.

전압 검출 회로(102)는, 전압 VDD가 소정 전압보다 낮아지는 것을 검출한다. 그리고, 전압 VDD가 소정 전압보다 낮아진 경우에는, 로직 회로(100)의 로직 동작을, 예를 들면 강제적으로 정지시킨다.

도 4는, 예를 들면 로직 회로(100)에 설치되어 있는 CMOS 인버터 회로의 구성의 일례를 도시하는 도면이다. 도 4에 도시한 CMOS 인버터 회로는, 전압 VDD와 접지 사이에 직렬 접속된 P 채널형 MOSFET(이하 PMOS로 함) MP와, N 채널형 MOSFET(이하 NMOS로 함) MN을 구비하고 있다. PMOS MP과 NMOS MN의 게이트에는 전 압 VIN이 인가되며, PMOS MP와 NMOS MN의 접속점으로부터 전압 VOUT가 출력된다.

이상의 구성의 CMOS 인버터 회로에서, PMOS MP와 NMOS MN의 임계값을 VT(예를 들면 0.85V)로 하면, 전압 VDD가 2*VT(1.7V)보다 낮아진 경우, 전압 VOUT가 하이 임피던스로 되는 경우가 있다.

도 5는 전압 VDD<2*VT일 때의 CMOS 인버터 회로의 동작에 대하여 설명하기 위한 도면이다. 또한, 종축은 전압 VIN의 전압값이다. 또한, PMOS MP와 NMOS MN의 임계값은 모두 VT이며, 전압 VDD는 1.5*VT인 것으로 한다.

이 경우, 전압 VIN이, 1.5*VT>전압 VIN>VT의 범위에서는, NMOS MN은 온하고, PMOS MP는 오프한다. 따라서, 전압 VOUT는 「LOW(이하 L로 함)」로 된다.

또한, 전압 VIN이, 0.5*VT>전압 VIN>0의 범위에서는 NMOS MN은 오프하고, PMOS MP는 온한다. 따라서, 전압 VOUT는「HIGH(이하 H로 함)」로 된다.

한편, 전압 VIN이, VT>전압 VIN>0.5*VT의 범위에서는 NMOS MN, PMOS MP가 모두 오프로 된다. 따라서, 전압 VOUT는「HI-Z(하이 임피던스)」로 되며, CMOS 인버터 회로의 동작이 불확정하게 된다.

전압 VOUT가 「HI-Z」로 되는 전압 VIN의 범위는, 전압 VDD의 전압의 저하와 함께 증가한다. 한편, 전압 VDD>2*VT에서는 전압 VIN의 값에 상관없이, 전압 VOUT는 「HI-Z」로 되지 않는다.

따라서 도 3에 도시한 전압 검출 회로(102)는, 전압 VDD가, 예를 들면 2*VT로 저하되는 것을 검출하고, 전압 VDD가 2*VT 미만으로 된 경우에는, CMOS 인버터 회로의 동작을, 예를 들면 정지시킨다. 또한, 도 3에서, 전원 전압으로서 복수의 전압이 이용되는 경우에는, 각각의 전압에 대응한 복수의 전압 검출 회로가 구비되 어 있다.

이와 같은 전압의 저하를 검출하는 전압 검출 회로(102)로서, 분압 저항과 기준 전압을 이용함으로써 전압의 저하를 검출하는 전압 검출 회로가 제안되어 있다(예를 들면 특허 문헌1 참조).

도 6은 종래의 전압 검출 회로(102)의 구성의 일례를 도시하는 회로도이다.

도 6에 도시한 전압 검출 회로(102)는, PMOS T1, T2, T3, T4, T5와, NMOS T6, T7, T8과, 분압 저항 R1, R2와, 정전류 회로 I를 구비하고 있다.

또한, 도 6에 도시한 전압 검출 회로는, 전압 VDD가 상술한 2*VT(1.7V)보다 낮아지는 것을 검출하는 것으로 한다.

PMOS T1, T2, T3의 소스에는, 전압 VCC가 인가되고, PMOS T1, T2, T3의 게이트는 상호 접속됨과 함께, 다이오드 접속된 PMOS T1의 드레인은 정전류 회로 I에 접속되어 있다. 또한, 다이오드 접속이란, MOSFET의 경우에는 게이트와 드레인을 단락하는 것이고, 바이폴라 트랜지스터인 경우에는 베이스와 콜렉터를 단락하는 것이다. 이와 같이 다이오드 접속된 트랜지스터는, PN 접합의 다이오드 소자와 마찬가지의 동작을 행한다.

PMOS T1, T2, T3은 전류 미러 회로를 구성하고 있으며, PMOS T1, T2, T3의 트랜지스터의 사이즈비가 1인 경우, PMOS T1에 흐르는 전류 I와 등배의 정전류가 PMOS T2 및 PMOS T3에 흐른다.

PMOS T4의 소스는, PMOS T2의 드레인과 접속되고, PMOS T4의 드레인은 NMOS T6의 드레인과 접속되어 있다. 또한, PMOS T4의 게이트에는, 전압 VDD를 저항 R1과 저항 R2에 의해 분압한 전압, 즉 전압 VDD×R2/(R1+R2)가 인가된다. 또한, R1, R2는 저항 R1과 저항 R2의 저항값이며, 이 R1과 R2의 비를, 예를 들면 5 : 12로 하면 전압 VDD가 1.7V인 경우, PMOS T4의 게이트 전압은 1.2V로 된다.

PMOS T5의 소스는, PMOS T2의 드레인과 접속되며, PMOS T5의 드레인은 NMOS T7의 드레인과 접속되어 있다. 또한, PMOS T5의 게이트에는 기준 전압 생성 회로에서 생성되는 기준 전압 VREF(예를 들면 1.2V)가 인가된다.

NMOS T6과 NMOS T7은, 소스가 모두 접지되며, NMOS T6이 다이오드 접속된 전류 미러 회로이다. 따라서, NMOS T6과 NMOS T7의 트랜지스터 사이즈비가 1인 경우, NMOS T6의 드레인 전류와 등배의 전류가 NMOS T7의 드레인 전류로서 흐른다.

NMOS T8의 드레인은, PMOS T3의 드레인과 접속됨과 함께, 검출 결과 출력 단자와 접속되어 있다. NMOS T8의 소스는 접지되어 있다. 또한, NMOS T8의 게이트는 PMOS T5의 드레인과 접속되어 있다. 또한, NMOS T8은 PMOS T3보다 트랜지스터의 사이즈비가 큰 것으로 한다.

다음으로 도 6에 도시한 전압 검출 회로의 동작에 대하여 설명한다.

전류 미러 회로를 구성하는 PMOS T1, T2, T3의 드레인에는 항상 정전류 I가 흐르고 있다. 또한, PMOS T4와 PMOS T5의 소스가 공통으로 접속되어 있기 때문에, PMOS T4와 PMOS T5에 흐르는 전류의 합은 I로 된다. 즉, Ia+Ib=I라는 관계가 성립한다.

전압 VDD가 1.7V보다 큰 경우, 즉 PMOS T4의 게이트 전압이 PMOS T5의 게이 트 전압보다 큰 경우에는, PMOS T4의 소스-드레인 사이에 흐르는 전류 Ia가 PMOS T5의 소스-드레인 사이에 흐르는 전류 Ib보다 작아진다. 따라서, NMOS T8의 베이스에 전류 Ib-Ia가 공급되어, NMOS T8이 온한다. 그리고, 검출 결과 출력 단자의 전압이 저하되기 때문에, 검출 결과 출력 단자의 출력은 「L」로 된다.

한편, 전압 VDD가 1.7V보다 작은 경우, 즉 PMOS T4의 게이트 전압이 PMOS T5의 게이트 전압보다 작은 경우에는, PMOS T4의 소스-드레인 사이에 흐르는 전류 Ia가 PMOS T5의 소스-드레인 사이에 흐르는 전류 Ib보다 커진다. 또한, 전류 미러 접속된 NMOS T6, T7도 드레인-소스 사이에 전류 Ia를 흘리게 된다. 그리고, 전류 Ia가 전류 Ib보다 크기 때문에 NMOS T8의 게이트에는 전류가 공급되지 않아, NMOS T8은 오프로 된다. 따라서, PMOS T3으로부터 검출 결과 출력 단자에 정전류 I가 공급되어 검출 결과 출력 단자가 전압이 높아지기 때문에, 검출 결과 출력 단자의 출력은 「H」로 된다.

따라서, 전압 검출 회로(102)는, 검출 결과 출력 단자의 출력이 「L」로부터 「H」로 변화됨으로써, 전원 전압 VDD가 2*VT(1.7V)보다 낮아지는 것을 검출할 수 있다.

이와 같이, 종래의 전압 검출 회로에서는, 전압 VDD를 분압하는 분압 저항이나, 기준 전압 생성 회로로부터의 기준 전압 VREF를 이용하여 전압 VDD가, 예를 들면 2*VT보다 낮아지는 것을 검출하였다.

도 6에 도시한 종래의 전압 검출 회로(102)에서는, 전압 VDD의 저하를 검출 하기 위해 MOSFET 이외에 전압 VDD를 분압하는 저항 R1, R2나, 전압 검출 회로(102)의 외부에 설치된 기준 전압 생성 회로에 의해 얻어지는 기준 전압 VREF가 필요하였다.

또한, 전압 검출을 행할 때에, 분압 저항 R1, R2에 전류를 흘림으로써 기준 전압 VREF보다 큰지 작은지를 검출하기 때문에, 소비 전력이 커진다고 하는 문제점이 있었다.

또한, 기준 전압 생성 회로를 포함하여 동일 칩에 집적화한 경우, 칩 면적이 커진다고 하는 문제점이 있었다.

따라서, 본 발명은, 저항이나 기준 전압을 사용하지 않고 트랜지스터만의 구성으로 전압의 저하를 검출할 수 있는 전압 검출 회로를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위한 주된 발명은, 정전류 회로와, 상기 정전류 회로에 의해 동작하는 전류 미러 회로와, 상기 전류 미러 회로의 출력과 피검출 전압 사이에 설치된, 적어도 하나의 다이오드 접속된 제1 트랜지스터와, 상기 피검출 전압이 소정 전압 이상일 때 상기 제1 트랜지스터가 온함으로써 한쪽의 논리 전압을 출력하고, 상기 피검출 전압이 소정 전압 미만일 때 상기 제1 트랜지스터가 오프함으로써 다른쪽의 논리 전압을 출력하는 출력 회로를 구비한 것을 특징으로 한다.

본 발명의 다른 특징에 대해서는, 첨부 도면 및 본 명세서의 기재에 의해 명백해질 것이다.

<실시예>

본 명세서 및 첨부 도면의 기재에 의해, 적어도 이하의 사항이 명백하게 된다.

[전압 검출 회로의 구성]

도 1은 본 발명의 실시예에 따른 전압 검출 회로의 구성의 일례를 도시하는 회로도이다.

도 1에 도시하는 전압 검출 회로는, 전압 VDD(『피검출 전압』)가 1.7V 미만으로 되는 것을 검출하는 전압 검출 회로로서, P 채널형 MOSFET(이하 PMOS로 함) M1, M2, M3, M8, M9, N 채널형 MOSFET(이하 NMOS로 함) M4, M5, M6, M7, 및 정전류 회로 I를 구비하고 있다.

또한 도 1에 도시한 전압 검출 회로는, 전압 VDD가 전원 전압인 로직 회로와, 예를 들면 동일 칩에 집적화되어 있다.

또한, PMOS M1, M2, M3 및 NMOS M4, M5의 W(게이트 폭)와 L(게이트 길이)의 트랜지스터 사이즈비(W/L)는 동일한 것으로 하고, 예를 들면 W/L=20/1로 한다. 또한, NMOS M7의 트랜지스터의 사이즈비 및 NMOS M10의 사이즈비도, 예를 들면 W/L=20/1로 한다.

또한, PMOS M8의 트랜지스터의 사이즈비를, 예를 들면 W/L=20/2로 하고, PMOS M9의 트랜지스터의 사이즈비를, PMOS M8의 사이즈비보다 큰 값으로 하여, 예를 들면 W/L=100/2로 한다. 또한 NMOS M6의 사이즈비를 예를 들면 10/1로 한다.

PMOS M1, M2, M3의 소스에는, 전압 VCC가 인가되며, PMOS M1, M2, M3의 게이 트는 상호 접속된다. 또한, 다이오드 접속된 PMOS M1의 드레인은 정전류 회로 I에 접속되어 있다. 따라서, PMOS M1과, PMOS M2, M3은 전류 미러 회로를 구성하고 있으며, PMOS M1, M2, M3의 트랜지스터의 사이즈비가 동일하기 때문에, PMOS M1에 흐르는 전류 I와 등배의 정전류를 PMOS M2 및 PMOS M3에 흘리게 된다. 또한, 전압 VCC는 일정한 전압이다.

PMOS M2의 드레인은, NMOS M4의 드레인과 접속되고, PMOS M3의 드레인은 검출 결과 출력 단자와 접속되어 있다.

NMOS M4, M5, M6의 소스는, 접지되며, NMOS M4, M5, M6의 게이트는 상호 접속됨과 함께, NMOS M4는 다이오드 접속되어 있다. 따라서, PMOS M4와, PMOS M5, M6은 전류 미러 회로를 구성하고 있으며, PMOS M5(『한쪽의 출력』) 및 PMOS M6(『다른쪽의 출력』)이 전류 미러 회로의 출력으로 된다. NMOS M4의 드레인은 PMOS M2의 드레인과 접속되어 있기 때문에, PMOS M2에 흐르는 전류 I와 등배의 정전류가 NMOS M4에 흐른다. 따라서, NMOS M5, M6도 정전류 I를 흘리게 된다. 또한, NMOS M5의 드레인은, NMOS M7의 소스와 접속되며, NMOS M6의 드레인은 NMOS M10의 게이트에 접속되어 있다.

PMOS M8, M9의 소스에는, 전압 VDD가 인가되며, 다이오드 접속된 PMOS M8의 게이트는, PMOS M9(『제2 트랜지스터』)의 게이트에 접속되어 있다. 이와 같이, 소스가 공통으로 접속된 MOSFET에서, 한쪽의 게이트가 드레인과 단락됨과 함께 다른쪽의 게이트와 접속되며, 한쪽의 드레인에 흐르는 전류에 따른 전류가 다른쪽의 드레인에 흐르는 접속을 전류 미러 접속으로 한다. 또한, 바이폴라 트랜지스터에 서도 마찬가지로 에미터가 공통으로 접속되며, 한쪽의 베이스가 콜렉터로 단락됨과 함께 다른쪽의 베이스와 접속되는 것을 전류 미러 접속으로 한다. PMOS M9의 드레인은, NMOS M10의 게이트 및 PMOS M6의 드레인과 접속되어 있다.

또한, 다이오드 접속된 NMOS M7의 드레인은 PMOS M8의 드레인과 접속되어 있다.

NMOS M10(『제3 트랜지스터』)의 소스는 접지되고, NMOS M10의 드레인은 검출 결과 출력 단자에 접속되어 있다.

여기서, PMOS M9와 NMOS M10은 출력 회로를 구성하고 있다.

또한, PMOS M8과 NMOS M7(『제1 트랜지스터』)의 임계값 전압을 각각 0.8V로 하고, 전류 미러 회로의 출력인 NMOS M5가 동작하여 전류를 흘리기 위해 필요한 NMOS M5의 소스-드레인 사이의 최저 전압을 0.1V로 한다.

또한, 본 실시예에서는 PMOS M1과 전류 미러 접속되는 PMOS M3을 전압 VCC와 검출 결과 출력 단자 사이에 설치하고 있지만, PMOS M3을 설치하지 않고, 검출 결과 출력 단자에 전압 VCC가 저항을 통해 인가되도록 해도 된다.

[전압 검출 회로의 동작]

다음으로 본 발명에 따른 전압 검출 회로의 동작에 대하여 설명한다.

또한, 전류 미러 접속되어 있는 PMOS M1, PMOS M2 및 NMOS M4에는, 정전류 회로 I에 의해 발생하는 전류 I가 항상 흐르고 있다.

《전압 VDD>1.7볼트인 경우》

직렬 접속된 PMOS M8과 NMOS M7의 임계값과, NMOS M5가 동작하는 소스-드레 인 사이의 최저 전압과의 가산 전압보다 전압 VDD가 높아지기 때문에, PMOS M8과 NMOS M7이 온하여, NMOS M5에 전류 I가 흐르기 시작한다. 또한, PMOS M8이 온함으로써, 전류 미러 접속된 PMOS M9도 온하여, PMOS M9에 전류가 흐르기 시작한다.

PMOS M9는, NMOS M8과의 트랜지스터의 사이즈비(W/L) 1 : 5에 따라, NMOS M8에 흐르는 전류 I보다 큰 전류 5*I를 흘리게 된다. 또한, 일반적으로 동일한 사이즈비의 MOSFET에서는, PMOS의 온 저항쪽이 NMOS의 온 저항보다 나빠진다(이하, PMOS의 온 저항쪽이 NMOS의 온 저항보다, 예를 들면 2.5배 나쁜 것으로 한다). PMOS M9와 NMOS M6의 사이즈비는 100/2 : 10/1이기 때문에 PMOS M9와 NMOS M6의 온 저항의 비는 2.5/50 : 1/10=1 : 2로 된다.

따라서, NMOS M10의 게이트 전압은 (2/3)*VDD로 되어, 전압 VDD/2(0.85볼트)보다 높아진다. NMOS M10은 게이트 전압이 0.85볼트보다 높아짐으로써 온하여, 드레인-소스 사이에 I 이상의 전류를 흘리게 된다. 만약 NMOS M10에 흐르는 전류를 I로 한 경우라도, NMOS M10과 PMOS M3의 트랜지스터의 사이즈비는 모두 20/1이기 때문에, 상술한 바와 같이 NMOS M10의 온 저항은 PMOS M3의 온 저항보다 낮아진다. 따라서 검출 결과 출력 단자로부터는 「L」의 전압이 출력된다.

《전압 VDD<1.7볼트인 경우》

직렬 접속된 PMOS M8과 NMOS M7의 임계값과, NMOS M5가 동작하는 소스-드레인 사이의 최저 전압과의 가산 전압보다 전압 VDD가 낮기 때문에, PMOS M8과 NMOS M7은 오프로 된다. 또한 PMOS M8과 전류 미러 접속된 PMOS M9도 오프로 된다.

전류 미러 회로의 출력인 NMOS M6은 전류 I를 흘리게 된다. 한편 PMOS M9는 오프하고 있어, PMOS M9의 드레인-소스 사이의 저항값은, PMOS M6의 드레인-소스 사이의 저항값에 비해 충분히 큰 값으로 되기 때문에, NMOS M10의 게이트 전압이 낮아져, NMOS M10은 오프로 된다. 따라서 PMOS M3에 흐르는 정류 I에 의해 검출 결과 출력 단자의 전압은 높아지기 때문에, 검출 결과 출력 단자로부터는, 「H」의 전압이 출력된다.

따라서, 검출 결과 출력 단자의 출력이 「L」로부터 「H」로 변화됨으로써, 전원 전압 VDD가 1.7V보다 낮아지는 것을 검출할 수 있다.

그리고, 전압 VDD가 1.7V보다 낮아진 것을 검출한 경우, 전압 검출 회로는, 전압 VDD를 전원 전압으로 하는 로직 회로의 로직 동작을, 예를 들면 강제적으로 정지시킨다.

또한, 도 1에 도시한 전압 검출 회로에서 NMOS M7을 설치하지 않고, PMOS M8의 드레인을 NMOS M5의 드레인에 접속하는 구성으로 하는 것도 가능하다. 이 경우, 전압 VDD가 0.9V(0.8V+0.1V)로 저하되는 것을 검출하는 회로로 된다.

또한, PMOS M8의 드레인과 NMOS M5의 드레인 사이에, NMOS M7과 동일한 NMOS를 직렬로 2개 접속한 경우, 전압 VDD가 2.5V(0.8×3+0.1)로 저하되는 것을 검출하는 회로로 된다.

이와 같이, 전압 VDD와 전류 미러 회로의 출력 NMOS M5 사이에 접속된 MOS 트랜지스터의 임계값 전압을 이용함으로써, 분압 저항 및 기준 전압을 사용하지 않고 전압 VDD가 소정 전압(예를 들면 1.7V)으로 되는 것을 검출할 수 있다.

[다른 실시예]

도 2는 본 발명의 다른 실시예에 따른 전압 검출 회로의 구성의 일례를 도시하는 회로도이다. 또한, 도 2에 도시한 전압 검출 회로는, MOSFET가 아니라 바이폴라 트랜지스터를 사용한 일례이다.

도 2에 도시한 전압 검출 회로는, 전압 VDD가 1.5V 미만으로 되는 것을 검출하는 전압 검출 회로로서, PNP형 바이폴라 트랜지스터(이하 PNP 트랜지스터라고 함) B1, B2, B3, B4, B9, B11, NPN형 바이폴라 트랜지스터(이하 NPN 트랜지스터라고 함) B5, B6, B7, B8, B10, B12, 정전류 회로 I, 및 저항 R을 구비하고 있다. 또한, 도 2에 도시한 전압 검출 회로는, 전압 VDD가 전원 전압의 로직 회로와, 예를 들면 동일 칩에 집적화되어 있다.

또한, PNP 트랜지스터 B1, B2, B3, B4의 트랜지스터의 사이즈비는 동일한 것으로 한다. 또한, NPN 트랜지스터 B5, B6의 트랜지스터의 사이즈비가 동일하고, B7, B8의 트랜지스터의 사이즈비가 동일한 것으로 한다. 또한, PNP 트랜지스터 B11의 트랜지스터의 사이즈비는 NPN 트랜지스터 B9의 트랜지스터의 사이즈비보다 큰 것으로 한다(예를 들면 NPN 트랜지스터 B9와 PNP 트랜지스터 B11의 사이즈비를 1 : 5).

PNP 트랜지스터 B1, B2, B3, B4의 에미터에는, 전압 VCC가 인가되며, PNP 트랜지스터 B1, B2, B3, B4의 베이스는 상호 접속된다. 또한, 다이오드 접속된 PNP 트랜지스터 B1의 콜렉터는 정전류 회로 I에 접속되어 있다. 따라서, PNP 트랜지스터 B1, B2, B3, B4는 전류 미러 회로를 구성하고 있다. 또한, PNP 트랜지스터 B1, B2, B3, B4의 트랜지스터의 사이즈비가 동일하기 때문에, PNP 트랜지스터 B1에 흐 르는 전류 I와 등배의 정전류를 PNP 트랜지스터 B2, B3, B4는 흘리게 된다. 또한, 전압 VCC는 일정한 전압이다.

PNP 트랜지스터 B2의 콜렉터는, NPN 트랜지스터 B7의 콜렉터와 접속되며, PNP 트랜지스터 B3의 콜렉터는, NPN 트랜지스터 B5의 콜렉터와 접속되어 있다. 또한, PNP 트랜지스터 B4의 콜렉터는, 검출 결과 출력 단자와 접속되어 있다.

NPN 트랜지스터 B5, B6의 에미터는, 접지되고, 다이오드 접속된 NPN 트랜지스터 B5의 베이스는, NPN 트랜지스터 B6의 베이스에 접속되어 있다. 따라서, NPN 트랜지스터 B5, B6은 전류 미러 접속되어 있다. NPN 트랜지스터 B5의 콜렉터는 PNP 트랜지스터 B3의 콜렉터와 접속되어 있기 때문에, PNP 트랜지스터 B3에 흐르는 전류 I와 등배의 정전류가 NPN 트랜지스터 B5에 흐른다.

또한, NPN 트랜지스터 B7, B8의 에미터는, 접지되고, 다이오드 접속된 NPN 트랜지스터 B7의 베이스는, NPN 트랜지스터 B8의 베이스에 접속되어 있다. 따라서, NPN 트랜지스터 B7, B8은 전류 미러 접속되어 있다. NPN 트랜지스터 B7의 콜렉터는 PNP 트랜지스터 B2의 콜렉터와 접속되어 있기 때문에, PNP 트랜지스터 B2에 흐르는 전류 I와 등배의 정전류가 NPN 트랜지스터 B7에 흐른다.

PNP 트랜지스터 B9, B11의 에미터에는, 전압 VDD가 인가된다. 또한, 다이오드 접속된 PNP 트랜지스터 B9의 베이스는, PNP 트랜지스터 B11의 베이스에 접속되어 있다. 따라서 PNP 트랜지스터 B8, B11은, 전류 미러 접속되어 있다. 또한, PNP 트랜지스터 B9의 콜렉터는 NPN 트랜지스터 B10의 콜렉터와 접속되며, PNP 트랜지스터 B11의 콜렉터는 NPN 트랜지스터 B8의 콜렉터와 접속되어 있다.

저항 R은, PNP 트랜지스터 B9의 에미터-베이스 사이에 접속되어 있다.

NPN 트랜지스터 B10은 다이오드 접속되어 있다. 또한 NPN 트랜지스터 B10의 에미터는 NPN 트랜지스터 B6의 콜렉터와 접속되어 있다.

NPN 트랜지스터 B12의 베이스는 NPN 트랜지스터 B8의 콜렉터와 접속되며, 에미터는 접지되어 있다. 또한, NPN 트랜지스터 B12의 콜렉터는 검출 결과 출력 단자에 접속되어 있다.

또한, PNP 트랜지스터 B9 및 NPN 트랜지스터 B10의 베이스-에미터 사이 전압 VBE를 0.7V로 하고, 전류 미러 회로의 출력으로 되는 NPN 트랜지스터 B6이 동작하여 전류를 흘리기 위해 필요한 NPN 트랜지스터 B6의 에미터-콜렉터 사이의 최저 전압을 0.1V로 한다. 또한 저항 R의 저항값은, (PNP 트랜지스터 B9의 베이스-에미터 사이 전압 VBE)/전류 I보다 큰 값인 것으로 한다.

다음으로 본 발명의 다른 실시예에 따른 전압 검출 회로의 동작에 대하여 설명한다.

또한, 전류 미러 회로를 구성하고 있는 PNP 트랜지스터 B1, B2, B4 및 NPN 트랜지스터 B5, B7에는, 정전류 회로 I에 의해 발생하는 전류 I가 항상 흐르고 있다.

《전압 VDD>1.5V인 경우》

직렬 접속된 PNP 트랜지스터 B9와 NPN 트랜지스터 B10의 베이스-에미터 사이 전압 VBE와, NPN 트랜지스터 B6이 동작하는 에미터-콜렉터 사이의 최저 전압과의 가산 전압(1.5V)보다 전압 VDD가 높아지기 때문에, PNP 트랜지스터 B9와 NPN 트랜 지스터 B10이 온하여, 전류 I가 NPN 트랜지스터 B6에 흐르기 시작한다. 또한, PNP 트랜지스터 B9가 온함으로써, 전류 미러 접속된 PNP 트랜지스터 B11도 온하여, PNP 트랜지스터 B11에 전류가 흐른다.

PNP 트랜지스터 B11은, 전류 미러 접속된 PNP 트랜지스터 B9와의 트랜지스터의 사이즈비 1 : 5에 따라, PNP 트랜지스터 B9에 흐르는 전류 I보다 큰 전류 (5*1)를 흘리게 된다. 그 때문에, NPN 트랜지스터 B12의 베이스 전류는 4*I로 되고, 이에 의해 콜렉터 전위는 충분히 내려가 NPN 트랜지스터 B12는 포화된다. 따라서 검출 결과 출력 단자로부터는 「L」의 전압이 출력된다.

《전압 VDD<1.5V인 경우》

직렬 접속된 PNP 트랜지스터 B9와 NPN 트랜지스터 B10의 베이스-에미터 사이 전압 VBE와, NPN 트랜지스터 B6이 동작하는 에미터-콜렉터 사이의 최저 전압과의 가산 전압(1.5V)보다 전압 VDD가 낮기 때문에, PNP 트랜지스터 B9와 NPN 트랜지스터 B10은 오프로 된다. 또한 PNP 트랜지스터 B9와 전류 미러 접속된 PNP 트랜지스터 B11도 오프로 된다.

전류 미러 회로의 출력인 NPN 트랜지스터 B8은 전류 I를 흘리게 된다. 그러나, PNP 트랜지스터 B11은 오프하고 있어, PNP 트랜지스터 B11의 콜렉터-에미터 사이의 저항값은, NPN 트랜지스터 B8의 콜렉터-에미터 사이의 저항값에 비해 충분히 큰 값으로 되기 때문에, NPN 트랜지스터 B12의 베이스에 전류가 공급되지 않게 되어, NPN 트랜지스터 B12는 오프로 된다. 따라서 PNP 트랜지스터 B4에 흐르는 전류 I에 의해 검출 결과 출력 단자의 전압은 높아지기 때문에, 검출 결과 출력 단자로 부터는, 「H」의 전압이 출력된다.

또한, 저항 R은 전압 VDD가 1.5V 미만(예를 들면 1V)일 때에 전류 I보다 작은 전류 i가 PNP 트랜지스터 B11의 베이스 전류로서 흐름으로써 PNP 트랜지스터 B11의 콜렉터에 i*hFE(hFE는 PNP 트랜지스터 B11의 전류 증폭율)의 콜렉터 전류가 흘러, NPN 트랜지스터 B8의 콜렉터 전류보다 커지는 것을 방지한다.

따라서, 검출 결과 출력 단자의 출력이 「L」로부터 「H」로 변화됨으로써, 전원 전압 VDD가 1.5V보다 낮아지는 것을 것을 검출할 수 있다.

이상, MOSFET 및 바이폴라 트랜지스터를 사용한 예를 이용하여 설명한 바와 같이, 본 발명의 전압 검출 회로는, 외부에 설치된 기준 전압 VREF에 의해 얻어지는 기준 전압 VREF가 불필요하고, 또한 피검출 전압 VDD를 분압하는 분압 저항 R1, R2도 불필요하다. 기준 전압 VREF가 불필요하게 되기 때문에, 기준 전압 생성 회로를 동일 칩에 집적화한 경우의 종래의 전압 검출 회로에 비해 칩 면적을 축소할 수 있다. 또한, 분압 저항 R1, R2에 전류를 흘리지 않기 때문에 저소비 전력화할 수 있다.

또한, 도 1과 같이 전압 검출 회로에 MOSFET를 사용하면 전압 VDD가 2*VT 이상인 경우에는 PMOS M9가 온하고, 그 온 저항이 NMOS M6의 온 저항보다 낮음으로써 NMOS M10의 게이트 전압이 VDD/2(0.85볼트) 이상으로 된다. 따라서 NMOS M10이 온하여 검출 결과 출력 단자로부터 「L」의 전압이 출력된다. 한편, 전압 VDD가 2*VT 미만인 경우에는 PMOS M9가 오프로 됨으로써, NMOS M10은 게이트 전압이 낮아져 오프로 되어 검출 결과 출력 단자로부터 「H」의 전압이 출력된다. 이와 같이 전압 VDD가 2*VT보다 낮아지는 것의 검출을 MOSFET에 의한 구성에 의해 간이하게 행할 수 있다. 또한, 본 발명의 전압 검출 회로에는 도 2에 도시한 바와 같이 바이폴라 트랜지스터를 사용할 수도 있다. 그 경우에도 MOSFET인 경우와 마찬가지로, NPN 트랜지스터 B12의 온 오프에 따라 전압 VDD가 2*VBE보다 낮아지는 것을 검출할 수 있다.

또한, PMOS M8과 NMOS M5 사이에 NMOS M7과 동일 구성의 NMOS를 n개(n≥0) 직렬함으로써 (n+1)*VT 검출 회로를 구성할 수 있다. 또한, 바이폴라 트랜지스터를 사용한 경우에는, PNP 트랜지스터 B9와 NPN 트랜지스터 B6 사이에 NPN 트랜지스터 B10과 동일 구성의 NPN 트랜지스터를 n개(n≥0) 직렬함으로써 (n+1)*VBE 검출 회로를 구성할 수 있다.

본 발명의 전압 검출 회로는, CMOS 인버터 회로의 전원으로서 사용되는 전압 VDD의 저하의 검출에 적합하게 사용할 수 있다. 그리고 전압 VDD가 2*VT(1.7V) 미만으로 되는 것을 검출한 경우에, CMOS 인버터 회로의 출력을 셧 다운함으로써, CMOS 인버터 회로로부터 출력되는 전압 VOUT가 「HI-Z」로 되는 것을 방지할 수 있다.

또한, 로직 회로와 전압 검출 회로를 동일 칩 상에 집적화한 경우에는, 로직 회로를 구성하는 MOSFET의 VT의 온도 특성과 전압 검출 회로의 온도 특성을 동일하게 할 수 있다.

이상, 본 실시예에 대하여, 그 실시예에 기초하여 구체적으로 설명하였지만, 이에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가 능하다.

본 발명에 따르면, 저항이나 기준 전압을 사용하지 않고 피검출 전압의 저하를 검출할 수 있다.

Claims

정전류 회로와,

상기 정전류 회로에 의해 동작하는 전류 미러 회로와,

다이오드 접속된 N형 MOS 트랜지스터와, 상기 N형 MOS 트랜지스터와 게이트 및 드레인에서 공통 접속된 P형 MOS 트랜지스터와,

피검출 전압이 소정 전압 이상일 때 상기 N형 MOS 트랜지스터와 상기 P형 MOS 트랜지스터가 턴온됨으로써 한 쪽의 논리 전압을 출력하고, 상기 피검출 전압이 소정 전압 미만일 때 상기 N형 MOS 트랜지스터와 상기 P형 MOS 트랜지스터가 턴오프됨으로써 다른 쪽의 논리 전압을 출력하는 출력 회로

를 포함하는 전압 검출 회로.
제1항에 있어서,

상기 전류 미러 회로는, 2개의 출력을 갖고, 상기 2개의 출력 중 한쪽의 출력은, 상기 N형 MOS 트랜지스터에 접속되어 있으며,

상기 출력 회로는,

상기 P형 MOS 트랜지스터와 전류 미러 접속된 제2 트랜지스터와,

상기 제2 트랜지스터와 상기 전류 미러 회로의 다른 쪽의 출력과의 접속부에 제어 전극이 접속된 제3 트랜지스터

를 구비하고,

상기 제3 트랜지스터의 온오프에 기초하여 상기 한 쪽의 논리 전압 또는 상기 다른 쪽의 논리 전압을 출력하는 전압 검출 회로.
제2항에 있어서,

상기 제2 트랜지스터가 턴온하였을 때의 상기 제2 트랜지스터의 출력 전류가, 상기 전류 미러 회로의 다른 쪽의 출력에 흐르는 전류보다 큰 전압 검출 회로.
제2항 또는 제3항에 있어서,

상기 N형 MOS 트랜지스터는, 상기 P형 MOS 트랜지스터와 상기 전류 미러 회로의 한 쪽의 출력 사이에 직렬 접속되는 전압 검출 회로.