TWI267643B - Voltage detection circuit - Google Patents

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1267643 — 九、發明說明： 〜【發明所屬之技術領域】 本發明係關於電壓檢測電路。 【先前技術】 以往’在積體電路（LSI)中，使用著用來監視例如電源 •電壓的降低之電壓檢測電路。 « 第3圖係顯示監視電壓的降低之構成的一例之方塊 鲁圖。邏輯電路1〇〇具有例如CMOS反相器（inverter)電路。 而且’對邏輯電路1〇〇施加作為電源電壓之電壓VDD。 電壓檢測電路1 〇2係用以檢測電壓VDD較預定電壓 為低的情形。而且，在電壓VDD變得較預定電壓為低的 時候，例如強制地使邏輯電路1 〇〇的邏輯動作停止。 第4圖係顯示例如設在邏輯電路1〇〇之CMOS反相器 電路之構成的一例之圖。第4圖所示之CMOS反相器電路 係具有串聯連接於電壓VDD與接地間之P通道型 φ MOSFET(以下稱為pm〇S)MP以及N通道型MOSFET(以 下稱為NMOS)MN。將電壓VIN施加於PMOS MP以及 NMOS MN的閘極（gate)，且將電壓VOUT從PMOS MP與 NMOS MN的連接點輸出。 在以上構成的CMOS反相器電路中，若使PMOS MP 與NMOS MN的臨界值（threshold)為VT(例如0·85V)，則 在電壓VDD變為較2xVT(1.7V)為低時，會有電壓VOUT 成為尚阻抗（high impedance)的情形。 第5圖係用以說明電壓vdd < 2xVT時之CMOS反相 5 317402 1267643 ’ 器電路的動作之圖。其中，縱軸為電壓VIN之電壓值。此 ^ 外，PMOS MP與NMOS MN的臨界值皆為VT，且使電壓 VDD 為 1.5xVT。 在此情況，電壓VIN在1.5xVT >電壓VIN > VT的 範圍内時，NMOS MN導通（ON)，PMOS MP不導通（OFF)。 •因而，電壓VOUT為「LOW(以下表示為L)」。 ， 此外，電壓VIN在0.5xVT >電壓VIN > 0的範圍内 時，NMOS ΜΝ 不導通（OFF)，PMOS ΜΡ 導通（ON)。因而， 修電壓VOUT為「HIGH(以下表示為H)」。 另一方面，電壓VIN在VT >電壓VIN > 0.5xVT的 範圍内時，NMOS MN與PMOS MP皆不導通（OFF)。因而， 電壓 VOUT 成為「HI-Z(high impedance)」，CMOS 反相器 電路的動作變得不確定。 電壓VOUT會成為「HI-Z」之電壓VIN的範圍，會隨 著電壓VDD之電壓的降低而增大。另一方面，電壓VDD > 鲁2xVT時，不論電壓VIN的值為何，電壓VOUT都不會成 為「HI-Z」。 因此第3圖所示之電壓檢測電路1 〇2，係檢測電壓 VDD降低至低於例如2x VT的情形，並在電壓VDD低於 2xVT的時候，例如使CMOS反相器電路的動作停止。另 外，在第3圖中，使用複數個電壓來作為電源電壓時，係 具備有與各個電壓對應之複數個電壓檢測電路。 目前經提案來作為如上述之用來檢測電壓的降低之電 壓檢測電路102者，有藉由使用分壓電阻及基準電壓來檢 6 317402 1267643 蜊出電壓的降低之電壓檢測電路（參照例如專利文獻丨）。 第6圖係顯示習知的電壓檢測電路丨〇2之構成的一例 之電路圖。

第6圖所示之電壓檢測電路丨〇2具有pm〇S

Tl，T2，T3，T4，T5、NMOS T6，T7，T8、分壓電阻 R1，R2、及定 . 電流電路I。 、 而且，第6圖所示之電壓檢測電路係構成為可檢測出 鲁電壓VDD較前述2xVT(l.7V)為低的情形者。 對PMOS ΤΙ，T2，T3的源極（source)施加電壓VCC，且 將PMOS T1，T2，T3的閘極（gate)相互連接，並且將連接成 二極體（diode-connection)之 PMOS T1 的汲極（drain)連接至 定電流電路I。所謂「連接成二極體」，在MOSFET的情況 是指將閘極與〉及極短路者’而在雙載子電晶體（bipolar transistor)的情況是指將基極（base)與集極（collector)短路 者。此種連接成二極體之電晶體係進行與PN接合（PN ⑩junction)之二極體元件同樣的動作。 PMOS T1，T2，T3 構成電流鏡電路（current mirror circuit)，PMOS ΤΙ，T2，T3 之電晶體的尺寸比（size ratio of transistor)為1的情況，與流至PMOS T1之電流I相同之 定電流流至PMOS T2及PMOS T3。 PMOS Τ4的源極與PMOS Τ2的汲極連接，PMOS Τ4 的汲極與NMOS Τ6的汲極連接。而且，對PMOS Τ4的閘 極施加利用電阻R1及電阻R2將電壓VDD予以分壓所得 之電壓，亦即施加電壓VDDxR2/(Rl+R2)。其中，R1，R2 7 317402 1267643 ， 為電阻R1及電阻R2之電阻值，設此R1與R2的比為例 -如5:12時，在電壓VDD為1.7V的情況，PMOS T4的閘 極電壓即成為1.2V。 PMOS T5的源極與PMOS T2的汲極連接，PMOS T5 的汲極與NMOS T7的汲極連接。而且，對PMOS T5的閘 •極施加基準電壓產生電路所產生之基準電壓VREF(例如 / 1.2V)。 NMOS T6與NMOS T7的源極都接地，且NMOS T6 •連接成二極體，此NMOS T6與NMOS T7構成電流鏡電 路。因此，在NMOS T6與NMOS T7之電晶體的尺寸比為 1時，與NMOS T6之汲極電流相同之電流作為NMOS T7 之汲極電流而流動。 NMOS T8之没極與PMOS T3之沒極連接，並且與檢 測結果輸出端子連接。NMOS T8之源極接地。NMOS T8 之閘極與PMOS T5之汲極連接。此外，NMOS T8之電晶 φ體的尺寸比係做得較PMOS T3為大。 接著說明第6圖所示電壓檢測電路的動作。 構成電流鏡電路之PMOS T1，T2，T3的汲極經常地流 通定電流I。而由於PMOS Τ4及PMOS Τ5的源極相連接， 因此流至PMOS T4及PMOS T5之電流的和為I。亦即，la + lb = I之關係成立。 電壓VDD較1.7V為大的情況，亦即PMOS T4的閘 極電壓較PMOS T5的閘極電壓為大時，流通於PMOS T4 的源極-汲極間之電流la會變得較流通於PMOS T5的源極 8 317402 1267643 ’-汲極間之電流lb為小。因此，電流lb - la供給至NMOS Τ8 的閘極，NMOS Τ8導通（ON)。於是，檢測結果輸出端子的 電壓降低，檢測結果輸出端子的輸出成為「L」。 另一方面，電壓VDD較1.7V為小時，亦即PMOS T4 的閘極電壓較PMOS T5的閘極電壓為小的情況，流通於 • PMOS T4的源極-汲極間之電流la會變得較流通於PMOS —T5的源極-没極間之電流lb為大。此外，連接成電流鏡之 NMOS T6與NMOS T7會讓電流la流通於源極-汲極間。 ®於是，由於電流la較電流lb為大，電流不供給至NMOS T8 的閘極，NMOS T8不導通（OFF)。因此，定電流I從PMOS T3供給至檢測結果輸出端子使得檢測結果輸出端子的電 壓變高’檢測結果輸出端子的輸出成為「Η」。 因此’電壓檢測電路10 2可從檢測結果輸出端子的輸 出從「L」變為「Η」的情形檢測出電源電壓VDD變為較 2xVT(1.7V)為低的情形。

φ 如上所述，習知的電壓檢測電路係使用將電壓VDD 加以分壓之分壓電阻、及基準電壓產生電路輸出的基準電 壓VREF來檢測出電源電壓VDD變為較例如2xVT(1.7V) 為低的情形。 〔專利文獻1〕日本特開2002-296306號公報 【發明内容】 〔發明所欲解決之課題〕

第6圖所示之習知的電壓檢測電路102為了檢測出電 壓VDD之降低，除了 MOSFET之外，還需要將電壓VDD 9 317402 1267643 ， 加以分壓之電阻R1，R2、以及猪驻士 π — 肩稽由自又在電壓檢測電路丨〇2 ，外部的基準電壓產生電路才能獲得之基準㈣爾卜 再者由於進行电壓檢測之際是藉由使電流流過分壓 電阻R1:R2來檢測比基準電星乂咖大或是小，因此有消 耗電力變大之問題。 、料’在將基準電壓產生電路也集積在同一晶片的情， ’況’有晶片尺寸變大之問題。 I因此’本發明之目的在提供—種不使用電阻及基準電丨 壓’利用只有電晶體之構成即可檢測出電壓的降低之電壓 檢測電路。 '

〔解決課題之手段〕 :V 用以解決前述課題之主要的發明，係具備有：定電流 電路，藉由前述定電流電路而動作之電流鏡電路；設在前 述電流鏡電路的輸出與被檢測電壓之間之至少一個連接成： 一極體之第一電晶體；以及在前述被檢測電壓在預定電壓 _以上時按照前述第一電晶體之導通（0州而輸出一邏輯電 壓，在别述被檢測電壓未滿預定電壓時按照前述第一電晶 體之不導通（OFF)而輸出另一邏輯電壓之輸出電路。 本發明之其他特徵可從添附圖式及本說明書之記載而y 清楚得知。 〔發明效果〕 依據本發明’可不使用電阻及基準電壓而檢測出被檢 測電壓之降低。 【實施方式】 317402 10 1267643 ’從本說明書及添附圖式之記載可清楚得知至少以下事 項。 電壓檢測電路之構成=== 第1圖係顯示本發明一實施形態之電壓檢測電路之構 成的一例之電路圖。 ’ 第1圖所示之電壓檢測電路係檢測電壓VDD(『被檢 ，測電壓』）未滿17V時之電壓檢測電路，具有P通道型 MOSFET(以下稱為 pm〇S)M1，M2，M3，M8，M9、N 通道型 MOSFET(以下稱為 NMOS)M4，M5，M6，M7，M10、以及定電 流電路I。 此外，第1圖所示之電壓檢測電路係與以電壓VDD 作為電源電壓之邏輯電路一起，例如集積在同一晶片内。 另外，PMOS M1，M2，M3 以及 NMOS M4，M5 的 W(閘 極寬度）與L(閘極長度）之電晶體尺寸比（W/L)係做成相 等，做成例如W/L = 20/1。NMOS M7之電晶體的尺寸比 籲以及NMOS M10之尺寸比亦做成例如W/L = 20/1。 PMOS M8之電晶體的尺寸比係做成例如W/L = 20/2，PMOS M9之電晶體的尺寸比係做成較PMOS M8之 尺寸比為大之值，例如W/L = 100/2。此外，NMOS M6之 尺寸比係做成例如10/1。 對PMOS Μ 1，M 2，M 3的源極（source)施加電壓 VCC，且將PMOS Μ 1，M 2，M 3的閘極（gate)相互連接。另 外，將連接成二極體之PMOS Μ 1的汲極（drain)連接至定 電流電路I。因而，由於PMOS Μ 1與PMOS Μ 2，M 3構 11 317402 1267643 成電流鏡電路，而且PMOS Μ 1，M 2，M 3之電晶體的尺寸 比相等，因此與流至PMOS Ml之電流I相同之定電流流 至PMOS M2及PMOS M3。其中，電壓VCC為一定的電 壓。 PMOS M2的汲極與NMOS M4的汲極連接，PMOS M3 的汲極與檢測結果輸出端子連接。 NMOS M4，M5，M6 的源極接地，NMOS M4，M5，M6 的 閘極相互連接，而且NMOS M4連接成二極體。因此，NMOS M4與NMOS M5，M6構成電流鏡電路，NMOS M5(『一個 輸出』）以及NMOS M6(『另一個輸出』）成為電流鏡電路 的輸出。由於NMOS M4的没極與PMOS M2的沒極相連 接，因此與流至PMOS M2之電流I相同之定電流流至 NMOS M4。因而，NMOS M5，M6也會讓定電流I流通。此 外，NMOS M5的汲極與NMOS M7的源極連接，NMOS M6 的没極與NMOS Μ10的閘極連接。 對PMOS Μ8, Μ9的源極施加電壓VDD，且將連接成 二極體之PMOS M8的閘極與PMOS M9(『第二電晶體』） 的閘極連接。如此，就源極相連接之MOSFET，將一方的 閘極與汲極短路並且與另一方的閘極連接，使與流至一方 之汲極的電流對應之電流也流至另一方之汲極，即連接成 電流鏡。此在雙載子電晶體亦同，將射極（emitter)共同相 連接，且將一方的基極（base)與集極（collector)短路並且與 另一方的基極連接，即連接成電流鏡。PMOS M9的汲極與 NMOS M10的閘極以及NMOS M6的汲極連接。 12 317402 1267643 此外，連接成二極體之NMOS M7的汲極與PMOS M8 的汲極連接。 NMOS M10(『第三電晶體』）的源極接地，且NMOS Ml 0的汲極與檢測結果輸出端子相連接。 此處，PMOS M9及NMOS M10構成輸出電路。 • 另外，使PMOS M8與NMOS M7(『第一電晶體』）的 ，臨界值電壓（threshold voltage)分別為0.8V，以及使作為電 流鏡電路的輸出之NMOS M5能動作以使電流流通所需之 ® NMOS M5之源極-汲極間的最低電壓為0.1 V。 本實施形態中將和PMOS Ml連接成電流鏡之PMOS M3設在電壓VCC與檢測結果輸出端子之間，但不設置 PMOS M3而將電壓VCC經由電阻施加至檢測結果輸出端 子亦可。 ===電壓檢測電路的動作=== 接著說明本發明之電壓檢測電路的動作。 參 定電流電路I所產生之電流I經常地流至連接成電流 鏡之 PMOS Ml、PMOS M2 以及 NMOS M4。 《電壓VDD > 1.7伏特的情況》 由於電壓VDD變成比串聯連接之PMOS Μ8與NMOS M7的臨界值以及NMOS M5能動作之源極-汲極間的最低 電壓之和電壓高，因此PMOS M8與NMOS M7導通（ON)， 電流I開始流至NMOS M5。此外，由於PMOS M8導通 (ON)，使和PMOS M8連接成電流鏡之PMOS M9亦導通 (ON)，電流即開始流至PMOS M9。 13 317402 1267643 PMOS M9與PMOS M8之電晶體的尺寸比（W/L)為5 : 1，因此PMOS M9會讓比流至PMOS M8之電流I大之電 流5x1流通。此外，一般而言，相同尺寸比的MOSFET， PMOS的導通（ON)電阻會比NMOS的導通電阻高（以下， 假設PMOS的導通電阻為NMOS的導通電阻的例如2.5 •倍）。因而，由於PMOS M9與NMOS M6之尺寸比為100/2: • 10/1，因此PMOS M9的導通電阻與NMOS M6的導通電阻 的比為 2.5/50 : 1/10 = 1 : 2。 • 因此，NMOS M10的閘極電壓為（2/3)xVDD，較電壓 VDD /2(0.85伏特）為高。NMOS M10因閘極電壓比0.85伏 特高而導通（ON)，使I以上的電流流通於汲極-源極間。假 設流至NMOS M10的電流為I，則即使是此一情況，亦由 於NMOS Ml0與PMOS M3之電晶體的尺寸比皆為20/1， 因此如前所述NMOS M10的導通電阻會比PMOS M3的導 通電阻低。因此，從檢測結果輸出端子輸出「L」之電壓。 •《電壓VDD < 1.7伏特的情況》 由於電壓VDD比串聯連接之PMOS M8與NMOS M7 的臨界值以及NMOS M5能動作之源極·汲極間的最低電壓 之和電壓低，因此PMOS M8與NMOS M7不導通（OFF)。 和PMOS M8連接成電流鏡之PMOS M9亦不導通（OFF)。

作為電流鏡電路的輸出之NMOS M6會讓電流I流 通。另一方面，PMOS M9不導通（OFF)，PMOS M9之汲極 -源極間的電阻值會為比NMOS M6之汲極-源極間的電阻 值大很多之值，因此NMOS M10之閘極電壓會變低，NMOS 14 317402 1267643 ‘ M10因而不導通（OFF)。因此檢測結果輸出端子之電壓會 因流至PMOS M3之電流I而變高，因而從檢測結果輸出 端子輸出「H」之電壓。 因此，可從檢測結果輸出端子的輸出從「L」變為「Η」 的情形檢測出電源電壓VDD變為較1.7V為低的情形。 • 在檢測出電壓VDD變為較1.7V為低時，電壓檢測電 路即例如強制地使以電壓VDD作為電源電壓之邏輯電路 的邏輯動作停止。 ® 此外，亦可形成為不在第1圖所示的電壓檢測電路中 設置NMOS Μ7而將PMOS Μ8的汲極連接至NMOS Μ5 的汲極之構成。此時，形成為可檢測出電壓VDD降低至 低於0.9V(0.8V + 0.1V)的情形之電路。 另外，在PMOS Μ8的汲極與NMOS Μ5的汲極之間 串聯連接兩個與NMOS M7相同的NMOS的情況，則形成 為可檢測出電壓VDD降低至低於2.5V(0.8V x3+ 0.1V)的 φ情形之電路。 如此，利用連接於電壓VDD與作為電流鏡電路的輸 出之NMOS M5之間的MOS電晶體的臨界值電壓，即可不 使用分壓電阻及基準電壓而檢測出電壓VDD變為預定電 壓（例如1.7V)的情形。 另一實施形態 第2圖係顯示本發明另一實施形態之電壓檢測電路之 構成的一例之電路圖。第2圖所示之電壓檢測電路係使用 雙載子電晶體（bipolar transistor)而非MOSFET的一個例 15 317402 1267643 子0

第2圖所示之電壓檢測電路係檢測電壓VDD(『被檢 測電壓』）未滿1.5 V的情形之電壓檢測電路，具有PNP型 雙載子電晶體（以下稱為PNP電晶體）B1，B2，B3，B4，B9, Bll、NPN型雙載子電晶體（以下稱為 NPN電晶 體）3536，：87，：6831〇312、定電流電路1、以及電阻11。此 外，第2圖所示之電壓檢測電路係與以電壓VDD作為電 源電壓之邏輯電路一起，例如集積在同一晶片内。 另外，PNP電晶體B1，B2，B3,B4之電晶體的尺寸比係 做成相等。NPN電晶體B5，B6之電晶體的尺寸比係做成相 等，B7，B8之電晶體的尺寸比係做成相等。此外，PNP電 晶體B11之電晶體的尺寸比係做得較PNP電晶體B9之電 晶體的尺寸比為大（例如PNP電晶體B9與PNP電晶體B11 之尺寸比為1 : 5)。 對PNP電晶體B1,B2，B3，B4的射極施加電壓VCC，且 將PNP電晶體B1,B2，B3，B4的基極相互連接。另外，將連 接成二極體之PNP電晶體B1的集極連接至定電流電路I。 因此，PNP電晶體B1,B2，B3,B4構成電流鏡電路。而且， 由於PNP電晶體B1，B2，B3，B4之電晶體的尺寸比相等，因 此PNP電晶體B2，B3，B4會讓與流至PNP電晶體B1之電 流I相同之定電流流通。其中，電壓VCC為一定的電壓。 PNP電晶體B2的集極與NPN電晶體B7的集極連接， PNP電晶體B3的集極與NPN電晶體B5的集極連接。此 外，PNP電晶體B4的集極與檢測結果輸出端子連接。 16 317402 1267643 1 NPN電晶體B5，B6的射極接地，且連接成二極體的 ’ NPN電晶體B5的基極與NPN電晶體B6的基極連接。因 此，NPN電晶體B5，B6連接成電流鏡。由於NPN電晶體 B5的集極與PNP電晶體B3的集極相連接，因此與流至 PNP電晶體B3之電流I相同之定電流流至NPN電晶體B5。 • 另外，NPN電晶體B7，B8的射極接地，且連接成二極 -體的NPN電晶體B7的基極與NPN電晶體B8的基極連 接。因此，NPN電晶體B7，B8連接成電流鏡。由於NPN *電晶體B7的集極與PNP電晶體B2的集極相連接，因此 與流至PNP電晶體B2之電流I相同之定電流流至NPN電 晶體B7。 對PNP電晶體B9，B11的射極施加電壓VDD。而且， 將連接成二極體之PNP電晶體B9的基極與PNP電晶體 B11的基極連接。因此，PNP電晶體B9，B11連接成電流鏡。 此外，PNP電晶體B9的集極與NPN電晶體B10的集極連 #接，PNP電晶體B11的集極與NPN電晶體B8的集極連接。 電阻R係連接於PNP電晶體B9的射極-基極之間。 NPN電晶體B10係連接咸二極體。而且，NPN電晶體 B10的射極與PNP電晶體B6的集極連接。 NPN電晶體B12的基極與NPN電晶體B8的集極連 接，NPN電晶體B12的射極接地。另外，NPN電晶體B12 的集極與檢測結果輸出端子連接。 另外，使PNP電晶體B9與NPN電晶體B10的基極-射極間電壓VBE為0.7V，以及使作為電流鏡電路的輸出 17 317402 1267643 ’ 之NPN電晶體B6能動作以使電流流通所需之NPN電晶體 _ B6之基極-集極間的最低電壓為0.1V。並且使電阻R的電 阻值為較（PNP電晶體B9的基極-射極間電壓VBE)/電流I 為大之值。 接著說明本發明另一實施形態之電壓檢測電路的動 作。 * 定電流電路I所產生之電流I經常地流至構成電流鏡 電路之PNP電晶體B1，B2, B4以及NPN電晶體B5，B7。 《電壓VDD > 1.5V的情況》 由於電壓VDD比串聯連接之PNP電晶體B9與NPN 電晶體B10的基極_射極間電壓VBE以及NPN電晶體B6 能動作之基極-集極間的最低電壓之和電壓（1.5V)高，因此 PNP電晶體B9與NPN電晶體B10導通（ON)，電流I開始 流至NPN電晶體B6。此外，PNP電晶體B9導通（ON)， 使和PNP電晶體B9連接成電流鏡之PNP電晶體B11亦導 #通（0州，電流即開始流至PNP電晶體B11。 PNP電晶體B11與和它連接成電流鏡之PNP電晶體 B9之電晶體的尺寸比為5 : 1，因此PNP電晶體B11會讓 比流至PNP電晶體B9之電流I大之電流（5x1)流通。因此， NPN電晶體B12的基極電流成為4x1 ’集極電位因而下降 很多且NPN電晶體B12因而飽和。因此，從檢測結果輸 出端子輸出「L」之電壓。 《電壓VDD < 1.5V的情況》

由於電壓VDD比串聯連接之PNP電晶體B9與NPN 18 317402 1267643 電晶體ΒΙΟ的基極·射極間電壓VBE以及NPN電晶體B6 能動作之基極-集極間的最低電壓之和電壓（1.5V)低，因此 PNP電晶體B9與NPN電晶體B10不導通（OFF)。此外， 和PNP電晶體B9連接成電流鏡之PNP電晶體B11亦不導 通（OFF)。

• 作為電流鏡電路的輸出之NPN電晶體B8會讓電流I 声流通。然而，由於PNP電晶體B11不導通（OFF)，PNP電 晶體B11之集極-射極間的電阻值為比NPN電晶體B8之 I集極-射極間的電阻值大很多的值，因此電流無法供給至 NPN電晶體B12的基極，於是NPN電晶體B12不導通 (OFF)。因此，檢測結果輸出端子的電壓因流經PNP電晶 體B4之電流I而變高，故從檢測結果輸出端子輸出「H」 之電壓。 此外，電阻R係用以防止下述之情形，亦即電壓VDD 低於1.5V(例如1·0V)時比電流I小的電流i作為NPN電晶 ❿體B11之基極電流而流動，因此ixhFE(hFE為NPN電晶 體B11的電流放大率）之集極電流流至NPN電晶體B11的 集極，且變得比PNP電晶體B8之集極電流大之情形。 因此，可從檢測結果輸出端子的輸出從「L」變為「Η」 的情形檢測出電源電壓VDD變為較1.5V為低的情形。 如同以上以使用MOSFET以及雙載子電晶體之例子 所做的說明，本發明之電壓檢測裝置不需要須藉由設在外 部的基準電壓產生電路才能獲得之基準電壓VREF，而且 也不需要用來將被檢測電壓加以分壓之分壓電阻R1，R2。 19 317402 1267643 •由於不需要基準電壓VREF，因此相較於將基準電壓產生 ，電路集積在同一晶片内之情況的習知電壓檢測裝置’可縮 小晶片面積。而且，不用使電流流經分壓電阻R1，R2 ’因 此能夠低消耗電力化。 此外，如第1圖所示在電壓檢測電路使用M0SFET •時，電壓VDD在2xVT以上的情況PMOS M9導通（ON)， '且其導通電阻比NMOS M6的導通電阻低，NMOS M10的 閘極電壓於是在VDD/2(0.85伏特）以上。因此NMOS M10 春導通（ON)而從檢測結果輸出端子輸出「L」之電壓。另一 方面，電壓VDD低於2xVT的情況PMOS M9不導通 (OFF)，NMOS M10因閘極電壓變低而不導通（OFF)於是從 檢測結果輸出端子輸出「Η」之電壓。如此藉由使用 MOSFET之構成即可簡易地進行電壓VDD低於2xVT之情 形的檢出。再者，本發明之電壓檢測電路亦可如第2圖所 示使用雙載子電晶體。此情況亦與MOSFET之情況一樣， 籲可依據NPN電晶體B12之導通（ON)不導通（OFF)而檢測出 電壓VDD低於2xVBE之情形。 另外，在PMOS M8與NMOS M5之間串聯η個（ng 0) 與NMOSM7相同構成的NMOS，可構成（n+l)xVT檢測電 路。而在使用雙載子電晶體的情況，在PNP電晶體B9與 NPN電晶體B6之間串聯η個（ng 0)與NPN電晶體B10相 同構成的NPN電晶體，可構成（n+l)xVBE檢測電路。 本發明之電壓檢測電路適於使用來檢測出用作為 CMOS反相器電路的電源之電壓VDD的降低。而在檢測出 20 317402 1267643 電壓VDD低於2xVT(1.7V)的情況，藉由使CMOS反相器 電路的輸出停止（shutdown)，可防止CMOS反相器電路所 輸出的電壓VOUT成為「HI_Z」。 另外，在將邏輯電路與電壓檢測電路集積在同一晶片 上的情況，可使構成邏輯電路之MOSFET之VT的溫度特 >性與電壓檢測電路的溫度特性相等。 ' 以上，根據本發明之實施形態將本發明做了具體的說 明，但本發明並非限定於以上所述者，而是涵蓋在不脫離 *其要旨之範圍内所做的各種變更。 【圖式簡單說明】 第1圖係本發明一實施形態之電壓檢測電路的電路 圖。 第2圖係本發明另一實施形態之電壓檢測電路的電路 圖。 第3圖係顯示監視電壓的降低之構成的方塊圖。 φ 第4圖係顯示CMOS反相器電路之構成的方塊圖。 第5圖係用以說明電壓VDD < 2xVT時之CMOS反相 器電路的動作之圖。 第6圖係顯示習知的電壓檢測電路之構成的電路圖。 【主要元件符號說明】 100 邏輯電路 102 電壓檢測電路 B1，B2，B3，B4，B9，B11 PNP型雙載子電晶體（PNP電晶體） B5，B6，B7，B8，B10，B12 NPN型雙載子電晶體（NPN電晶體） M1，M2，M3，M8，M9 P 通道型 MOSFET(PMOS) 21 317402 1267643 • M4，M5，M6,M7，M10 -MP，T1，T2，T3，T4，T5 MN, T6，T7，T8 I 定電流電路 R1，R2分壓電阻 N 通道型 MOSFET(NMOS) P 通道型 MOSFET(PMOS) N 通道型 MOSFET(NMOS) R 電阻 VT 臨界值電壓

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Claims (1)

1267643 申請專利範圍： 種電壓檢測電路，具備有·· 十 定電流電路 流電路而動作之電流鏡電路； 〇又在刖述電流鏡電路的 至少一個連接成二極體之第—電曰體破心測電髮之間之 一在前述被檢測電壓在預定電I以H 一電晶體之導通（ON)而輪出f 才於耵述第 檢測電壓未滿預定電壓時由於二 ，在前述被 通（OFF)而輸出另、羅鉍$、述弟一電晶體之不導 叻輪出另一邏軏電壓之 个V 2·如申請專利範圍第 包 _ 乐貝之電壓撿测電路，JL中 則述電流鏡電路具有兩個輸出，十、 -個輸出與前述第一電晶體連接，則…固輪出尹的 前述輸出電路具備有·· 和前述第一電晶體之_ .晶體；以及 連接成電流鏡之第二電 具有控制電極連接於前述第二 、、 鏡電路的另：個輸出的連接部之第三電：體、，逑電流 而輸:述第三電晶體之導通(〇N)、不導通(OFF) 3·如申:二:邏輯㈣或前述另-邏輯電壓。 一公專利乾圍第2項之電壓檢測電路 一“曰體導通（0N)時之前 則述弟 係比流5铪、+、中★ 乐一电日日體的輸出電流 4· “ 述電流鏡電路的另-個輪出之電流大。 D申睛專利範圍第2項或第3 + 貝之％壓檢測電路，其中， 317402 23 1267643 和前述第二電晶體連接成電流鏡之前述第一電晶 體係將閘極-汲極間短路之P型MOSFET， 前述P型MOSFET以外的前述第一電晶體係將閘 極-汲極間短路之N型MOSFET，且串聯連接於前述P 型MOSFET與前述電流鏡電路的一方之輸出之間。

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