CN100428468C - 半导体集成电路 - Google Patents

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Abstract

根据本发明的半导体集成电路包括：MOS基底，具有相互分开的基底区域(MOS)和源极区域；伪MOS电路，与该MOS电路基底分离，并具有相互分开的基底区域(伪)和源极区域(伪)；基底电压产生电路，用于产生要施加到该基底区域(MOS)和基底区域(伪)上的基底电压；比较电路，用于测量该伪MOS基底中产生的电流，其中基底区域(伪)与源极区域(伪)的面积比基本上等于基底区域(MOS)与源极区域(MOS)的面积比。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，更具体地讲，涉及一种用于控制施加于金属氧化物半导体(MOS)晶体管上的基底电压的技术，其中源极与基底彼此分开。
背景技术
在CMOS晶体管中，当在沿正向施加基底偏压(正向偏压)的状态下施加噪声时，可能发生闭锁现象。为了描述闭锁现象，寄生双极晶体管(可控硅整流器结构)保持为在供电端子和接地端子之间恒定地产生大电流的导通状态。闭锁现象的产生会导致大规模集成电路(LSI)发生故障并且操作失效。
如图10所示，作为用于防止产生闭锁现象的惯用方法，提供二极管元件来控制基底电压的上限。在所示的结构中，该二极管元件中产生的二极管电流被转换为电压，该电压与预定的阈值进行比较，以便将产生的基底偏压控制在预定的阈值之下例如，这种构造在日本未审专利申请公开2001-156261中有所叙述(第4-6、19页，图9和图77)。
但是，该二极管中产生的电流根据其形状而变化。因此，该二极管不是必定能提供适合于准确测量构成半导体集成电路的物理结构中所产生的电压的结构。此外，因为闭锁现象是由于双极晶体管的可控硅整流器结构所放大的电流而产生的，所以闭锁现象会根据PMOS基底电压和NMOS基底电压的值而在不同情况下产生。换句话说，存在正向偏压仅产生在NMOS基底中的情况，以及正向偏压同时产生在NMOS和PMOS基底中的情况。因此，很难精确控制使用二极管的惯用技术中的闭锁现象。
发明内容
因此，本发明的主要目的是防止在MOS晶体管基底受到正向偏压时产生闭锁现象，以获得更高的操作频率。根据本发明的一种半导体集成电路包括：MOS基底，具有相互分开的基底区域(MOS)和源极区域；伪(dummy)MOS电路，与该MOS电路基底分离，并具有相互分开的基底区域(伪)和源极区域(伪)；基底电压产生电路，用于产生要施加到该基底区域(MOS)和基底区域(伪)上的基底电压；比较电路，用于测量该伪MOS基底中产生的电流。该基底区域(伪)与源极区域(伪)的面积比基本上等于基底区域(MOS)与源极区域(MOS)的面积比。
根据前述结构，寄生双极晶体管的特性，即例如闭锁现象产生的概率，可以被容易而精确地观测，这是因为伪MOS电路也准确地模拟了该要被控制的MOS电路的寄生双极晶体管。以前面方式，可以预测并因此防止要控制的逻辑电路的MOS电路中的闭锁现象等。
在如上构造的半导体集成电路中，该比较电路优选计算基底区域(伪)中产生的电流与源极区域(伪)中产生的电流之间的比率，并将计算得到的电流比与预定基准阈值进行比较。
如上构造的半导体集成电路优选包括用于将噪声施加到基底区域(伪)和源极区域(伪)中的至少一个的噪声发生器。
根据前面构造，噪声被积极地施加到基底区域(伪)和源极区域(伪)中的至少一个，从而可以以更高的精确性检测逻辑电路的MOS电路中的闭锁现象等。
此外，根据本发明的一种半导体集成电路包括：MOS基底，具有相互分开的基底区域(MOS)和源极区域；伪MOS电路，与该MOS电路基底分离，并具有相互分开的基底区域(伪)和源极区域(伪)；基底电压产生电路，用于产生要施加到该基底区域(MOS)和基底区域(伪)上的基底电压；比较电路，用于测量该伪MOS基底中产生的电流，其中面积比(源极区域(伪)面积/基底区域(伪)面积)大于面积比(源极区域(MOS)面积/基底区域(MOS)面积)。
根据前述构造，可以得到增加基极电流和集电极电流之间比率的物理结构。结果，可以显著提高伪MOS电路中到闭锁现象的转换，并且可以以更高的精确度检测到逻辑电路的MOS电路中的闭锁现象。因此，可以进一步提高检测闭锁现象的精确性。
如上构造的半导体集成电路，还包括极限电压产生电路，其中该极限电压产生电路优选根据该电流比与基准阈值的比较结果，限制由该基底电压产生电路产生的基底电压。
结果，可以在闭锁现象等可能发生的时间点预测并因此防止闭锁现象等。
根据本发明，可以准确地模拟要控制的逻辑电路的MOS电路中的寄生双极晶体管，从而可以容易和精确地观测其中产生的任何现象。结果，可以预测并因此防止MOS电路中产生的闭锁现象等。
当极限电压产生电路适于根据源极电流和基底电流之间的比率限制基底电压时，可以进一步确信能够达到前述效果。
此外，该半导体集成电路适于如下方式：使得相对于MOS电路中布置形状的面积比是适当的，或者将噪声显著地施加于伪MOS电路，这样可以更精确地检测到MOS电路中的闭锁现象。
附图说明
通过如下优选实施例的描述，本发明的这些及其它目的和优点将变得清楚，并且在本发明所附带的权利要求中将变得明显。本说明书中没有提到的本发明的许多其它优点，在本领域技术人员实施本发明时将会被意识到。
图1是图示根据本发明优选实施例的半导体集成电路构造的结构图。
图2是图示根据该优选实施例的闭锁监测电路的详细构造的电路图。
图3是根据该优选实施例的伪MOS电路的图示。
图4是根据该优选实施例的伪MOS电路的布置形状(layout-shape)元件的图示。
图5是根据该优选实施例的伪MOS电路的另一实例的图示。
图6显示了根据该优选实施例的SRAM电路的布置。
图7是图示根据该优选实施例的极限电压产生电路(下限电压产生电路)的构造的电路图。
图8是图示根据该优选实施例的基底电压产生电路的构造的电路图。
图9是PMOS晶体管和NMOS晶体管的基底偏压-阈值电压的曲线图。
图10是根据惯用技术的电流/电压转换电路的图示。
具体实施方式
下面参照附图描述本发明的优选实施例。图1是图示根据该优选实施例的半导体集成电路10的构造的结构图。
半导体集成电路10包括用于实现某项功能的逻辑电路11、基底电压产生电路12、闭锁监测电路13和极限电压产生电路14。
基底电压产生电路12提供基底电压到MOS电路中PMOS晶体管或NMOS晶体管的基底，以便在逻辑电路11中进行控制。闭锁监测电路13监测从基底电压产生电路12提供到逻辑电路11的MOS电路的基准电压。极限电压产生电路14控制基底电压产生电路12的正向偏压的极限值。
极限电压产生电路14在逻辑电路11控制的MOS晶体管是PMOS晶体管的情况下，产生用于控制施加于PMOS晶体管的基底电压的下限，同时在逻辑电路11控制的MOS晶体管是NMOS晶体管的情况下，产生用于控制施加于NMOS晶体管的基底电压的上限。
图2是图示闭锁监测电路13的详细构造的实例的电路图。闭锁监测电路13包括作为逻辑电路11的MOS晶体管的操作状态准确模拟的伪MOS电路21、第一电压控制电路22、第二电压控制电路23、电流/电压转换电路24、噪声发生器25和26，以及用于从差动放大器等输出微分值的比较器27。
参照图3A-3C和图4及图5，说明伪MOS电路21的详细构造的实例。图3A是伪MOS电路21的截面图，图3B是伪MOS电路21的平面图，图3C是仅寄生双极晶体管的水平元件被取出的等效电路图。
伪MOS电路21的剖视结构是三阱结构，其中提供有四个寄生双极晶体管P1-P4。伪MOS电路21的最低部件是由硅形成的P基底。沿水平方向(该基底的平面方向)设置的两个元件P2和P3是触发闭锁现象的双极元件。这些元件P2和P3的结构如图3C所示。当其电流增益超过“1”产生闭锁现象时，这两个双极元件P2和P3进入可控硅整流器状态。此外，在图3B中，N阱上的源极-漏极区域是P+扩散层，而其上的基底区域是作为P+扩散层的反转扩散层的N+扩散层。P阱上的源极-漏极区域是N+扩散层，而其上的基底区域是P+扩散层。
图4显示逻辑电路11中普通MOS电路11a和伪MOS电路21的物理结构。伪MOS电路21的基底区域的大小表示为宽(L)×长(W)，而普通MOS电路11a基底区域的大小表示为宽(L)×长(2.5W)，这表明伪MOS电路21基底区域(伪)的尺寸小于普通MOS电路11a基底区域的尺寸。此外，普通MOS电路11a的源极-漏极区域(MOS)的宽度为D，而伪MOS电路21的源极-漏极区域(伪)的宽度为1.2D，这表明伪MOS电路21的源极-漏极区域(伪)的尺寸大于普通MOS电路11a的源极-漏极区域(MOS)的尺寸。更具体地讲，就寄生双极晶体管而言，伪MOS电路21的基极面积小于普通MOS电路11a的基极面积，而其发射极和集电极面积大于普通MOS电路11a的发射极和集电极面积。因此，由伪MOS电路21的这种物理结构产生的寄生双极晶体管获得的电流增益大于由普通MOS电路11a的这种物理结构产生的寄生双极晶体管获得的电流增益。在伪MOS电路21的布置形状元件中，基底区域与源极区域的面积比(源极区域(伪)面积/基底区域(伪)面积)设定为大于普通MOS电路11a中的基底区域与源极区域的面积比(源极区域(MOS)面积/基底区域(MOS)面积)，以便以更高的频率和更高的精度监测普通MOS电路11a中的闭锁现象。
但是，对应的面积比可以设置为相等，使得能够以同样方式监测普通MOS电路11a中的闭锁现象。图5显示的是伪MOS电路21b的物理布置，其中伪MOS电路21b具有与图6中所示的SRAM电路布置中存储单元阵列的存储器阵列相同的形状。在图5的情况下，在存储单元阵列和伪MOS电路中，源极-漏极区域和基底区域分别具有相同的形状和相同的尺寸。
再次参照图2，详细描述闭锁监测电路13的构造。
第一电压控制电路22包括用于输出微分值的比较器22b和Nch的MOS晶体管Q1。基准电压22a被施加于比较器22b的非反转输入端子(+)。基准电压22a对应于用于操作逻辑电路11的MOS晶体管的供电电压。晶体管Q1的源极反馈连接到比较器22b的反转输入端子(-)。因此，第一电压控制电路22具有使电源供电线路22c的电压值保持在恒定电平的反馈结构。第一电压控制电路22的电源供电线路22c被连接到伪MOS电路21的PNP晶体管。
第二电压控制电路23包括用于输出微分值的比较器23b和Nch的MOS晶体管Q2。基准电压23a被施加于比较器23b的非反转输入端子(+)。基准电压23a对应于用于逻辑电路11的MOS晶体管的基底电势。晶体管Q2的源极反馈连接到比较器23b的反转输入端子(-)。因此，第二电压控制电路23具有使基底供电线路23c的电压值保持在恒定电平的反馈结构。第二电压控制电路23的基底供电线路23c被连接到伪MOS电路21的NPN晶体管
噪声发生器25相对于电源供电线路22c电容耦合，噪声发生器26相对于基底供电线路23c电容耦合。当提供噪声发生器25和26时，噪声积极地施加于伪MOS电路21上，以便可以更精确地检测到逻辑电路11的MOS电路中的闭锁现象。在上述情况下，噪声发生器25和26的信号波形如希望的那样彼此相反。更理想的是，可控硅整流器时间参数与噪声发生器25和26是同步的。
电流/电压转换电路24包括Nch的MOS晶体管Q3、Q4、Q5和Q6。第一电压控制电路22中的比较器22b的输出端子被连接到晶体管Q1和Q3的栅极。晶体管Q3的漏极被连接到晶体管Q4，还被连接到微分输出比较器27的非反转输入端子(+)。晶体管Q4形成为二极管结构，从而导致电压下降。
第二电压控制电路23中比较器23b的输出端子被连接到晶体管Q2和Q5的栅极。晶体管Q5的漏极被连接到晶体管Q6，还被连接到比较器27的反转输入端子(-)。晶体管Q6形成为二极管结构，从而导致电压下降。
比较器27的输出端子27a被连接到极限电压产生电路14，从而将电流比检测信号传递到极限电压产生电路14。晶体管Q1和Q3的源极被连接到与晶体管Q2和Q5的源极电势共同的电势。晶体管Q4和Q6的源极接地。晶体管Q1和Q3的源极以及晶体管Q2和Q5的源极不必连接到共同的电势，可以分别连接到不同的电势。
作为用于控制元件偏差的对策，晶体管Q1、Q2、Q3和Q5具有相同的尺寸。此外，晶体管Q4和Q6也优选具有相同的尺寸。但是，当允许一定程度的偏差时，上述部件可以不必具有相同的尺寸。
逻辑电路11中MOS晶体管的源极电流表示反映伪MOS电路21的供电电流的值。伪MOS电路21的源极电流由电流/电压转换电路24的晶体管Q3和Q4根据其电流量转换为电压值。
逻辑电路11中MOS晶体管的基底电流表示反映伪MOS电路21的基底电流的值。伪MOS电路21的基底电流由电流/电压转换电路24的晶体管Q5和Q6根据其电流量转换为电压值。
由电流/电压转换电路24进行电流/电压转换而得到的两个电压值被输入比较器27中，以进行比率(基底电流/供电电流)的运算。由于在该运算中得到的这两个电压值(分别对应于伪MOS电路21的源极电流和基底电流)的比率(基底电流/供电电流)更大，因此比较器27增加从输出端子27a输出的电流比检测信号。
当其电流增益如前所述超过“1”时，构成伪MOS电路21的双极元件P2和P3进入可控硅整流器状态，就会产生闭锁现象。基于该特性，可以根据从比较器27输出的电流比检测信号，估计在伪MOS电路21中产生闭锁现象的概率和在MOS电路11a中产生闭锁现象的概率。下面给出具体描述。
比较器27计算伪MOS电路21中供电电流和基底电流(供电电流-基底电流)之间的比率(基底电流/供电电流)，以便监测双极元件P2和P3的电流增益。只要该比率(基底电流/供电电流)等于或者低于预定值，那么双极元件P2和P3的电流增益就不会超过“1”，也就不会在伪MOS电路21(MOS电路11a)中产生闭锁现象。
当该比率(基底电流/供电电流)等于或者大于该预定值时，双极元件P2和P3的电流增益等于或者大于“1”，并且在伪MOS电路21(MOS电路11a)中产生闭锁现象。随着比率(基底电流/供电电流)的值增加，闭锁现象就更有可能产生。
如所描述的那样，当监测比较器27的输出(电流比检测信号)时，可以间接地监测到MOS电路11a中产生闭锁现象的概率。在比较器27中，比率(基底电流/供电电流)的预定值用作为基准阈值。
图7是极限电压产生电路14的电路图。极限电压产生电路14包括A/D转换器31、解码器32、梯形电阻器、开关元件S1、S2、...、Sn。A/D转换器31具有“n”阶量化级，并提供有数据保持功能。A/D转换器31对比较器27的输出(电流比检测信号)进行A/D转换。此外，A/D转换器31随着所输入的电流比检测信号变小而使输出数据数值减小，而随着所输入的电流比检测信号变大而使该输出数据数值增大。
结果，随着闭锁现象产生的概率变高，电流比检测信号被A/D转换为更大的值。
解码器32包括n位的解码器，并对A/D转换器31的输出进行解码。梯形电阻器包括多个具有相同电阻值、且相互串联连接的电阻元件R1、R2、...、Rn。多个开关元件S1、S2、...、Sn的一端被连接到相应电阻元件R1、R2、...、Rn的连接点，而它们的另一端被共同连接到极限电压输出端子14a。开关元件S1、S2、...、Sn根据解码器32的输出开或关，并且随着A/D转换器31输出的增加而被供给更大的电压。
梯形电阻器的两个端部电压分别是最大电压(1V)和最小电压(0V)。但是，这两个端部电压都可以使用任选的值，由梯形电阻器进行电压调节的最大电压(供电电压)1V优选对应于用于操作逻辑电路11的MOS电路的供电电压值。
基底电压产生电路12提供基底电压到逻辑电路11的MOS晶体管和闭锁监测电路13。此外，极限电压指令信号从极限电压产生电路14的极限电压输出端子14a被输入到基底电压产生电路12，并且被提供到逻辑电路11的基底电压的极限电压基于极限电压指令信号而被控制。
当逻辑电路11中的控制对象是PMOS晶体管时，极限电压产生电路14产生下限电压指令信号，而当逻辑电路11中的控制对象是NMOS晶体管时，极限电压产生电路14产生上限电压指令信号。
图8显示基底电压产生电路12的特定构造的实例。基底电压产生电路12将监测器单元41的监测器输出与VREF基准电压彼此进行比较，从而根据电源42的电流值产生基底电压BN。基底电压产生电路12将产生的基底电压BN提供到逻辑电路11的MOS晶体管的基底和闭锁监测电路13。此时，基底电压产生电路12根据从极限电压产生电路14输入的极限电压指令信号，限制基底电压BN的值。
接着描述根据如前所述构造的本实施例的半导体集成电路的操作。该描述是基于如下假设进行的：逻辑电路11中要控制的MOS电路是PMOS晶体管。
图9A和9B是基底偏压-阈值电压曲线。如图9A所示，在PMOS晶体管中，PN结沿正向方向偏压，阈值电压降低，并且当基底电势低于源极电势时，操作加速。另一方面，在NMOS晶体管中，PN结沿正向方向偏压，阈值电压降低，并且如图9B所示，当基底电势高于源极电势时，操作加速。在PMOS和NMOS晶体管中，闭锁现象更有可能发生在阈值电压降低的正向偏压的时候。
基底电压从基底电压产生电路12被提供到逻辑电路11的PMOS晶体管的基底。基底电压也被提供到闭锁监测电路13。闭锁监测电路13监测伪MOS电路21的操作，从而监测逻辑电路11中闭锁现象的产生状态。下面给出详细描述。
流过伪MOS电路21的PNP晶体管的电流对应于逻辑电路11中PMOS晶体管的供电电压VDD。根据这种对应关系，流过伪MOS电路21的PNP晶体管的电流由第一电压控制电路22的晶体管Q1进行检测，并且由电流/电压转换电路24的晶体管Q3和Q4将检测的电流值转换为电压。由此转换的电压对应于逻辑电路11中PMOS晶体管的供电电压VDD。
流过伪MOS电路21的NPN晶体管的电流对应于逻辑电路11中PMOS晶体管的基底电压。根据这种对应关系，流过伪MOS电路21的NPN晶体管的电流由第二电压控制电路23的晶体管Q2进行检测，并且由电流/电压转换电路24的晶体管Q5和Q6将检测的电流值转换为电压。由此转换的电压对应于逻辑电路11中PMOS晶体管的基底电压。
从晶体管Q3和Q4输出的电压(＝供电电压VDD)被施加于比较器27的非反转输入端子(+)。从晶体管Q5和Q6输出的电压(＝基底电压BN)被施加于比较器27的反转输入端子(-)。
比较器27计算所输入的两个电压之间的比率(基底电流/供电电流)，并将计算结果作为电流比检测信号输出到极限电压产生电路14。极限电压产生电路14随着输入的电流比检测信号值的变小，降低A/D转换器31的输出数据值，而随着电流比检测信号值的变大，增加A/D转换器31的输出数据值。
结果，解码器32移位控制被ON控制的开关元件Si(i＝1、2、...、n)的ON/OFF转向点(梯形电阻器有效处的电阻设定点)。因此，随着电流比检测信号的值变小，A/D转换器31的输出数据值也减小。相应地，开关元件Si的ON/OFF转向点被移位为更接近最小电压(0V)。
随着梯形电阻器的电阻分界点越来越接近最小电压(0V)，从极限电压输出端子14a输出的极限电压(下限电压)降低。因此极限电压(下限电压)被反馈控制并被提供到基底电压产生电路12。
极限电压(下限电压)表示提供到逻辑电路11的PMOS晶体管的正向偏压基底电压的下限调整值。基底电压产生电路12根据所提供的极限电压(下限电压)设置正向偏压基底电压的下限调整值。由于极限电压(下限电压)降低，因而基底电压产生电路12将正向偏压基底电压的下限调整值转换得更低。因此，所提供的基底电压被转换的允许电平范围向更低侧延伸。结果，所提供的基底电压被进一步向下变换，从而进一步提高操作PMOS晶体管的频率。在这种情况下，就没有产生闭锁现象的风险。
相反，A/D转换器31的输出数据值随着电流比检测信号的值变大而变小。结果，开关元件Si的ON/OFF转向点被移为更接近最大电压(1V)。
随着梯形电阻器的电阻分界点越来越接近最大电压(1V)，从极限电压输出端子14a输出的极限电压(下限电压)增加。因此极限电压(下限电压)被反馈控制并被提供到基底电压产生电路12。
由于极限电压(下限电压)变高，因而基底电压产生电路12将正向偏压基底电压的下限调整值移到更高侧。因此，所提供的基底电压被转换的范围的允许电平向更高侧延伸。于是，所提供的基底电压向下移动的范围(允许电平)变窄，这样，当PMOS晶体管以更高频率操作时，所提供的基底电压的向下移动受到限制。
当施加到比较器43的反转输入端子(-)的下限电压超过施加到它的非反转输入端子(+)的基底电压BN时，比较器43的输出接近“L”电平，响应于此，NMOS晶体管Q7的电流值减小。于是，基底电压BN的值不再降低。结果，可以避免逻辑电路11中要被控制的PMOS晶体管中的闭锁现象。以上述方式，正向偏压提供的基底电压尽可能低向下移动，以便以更高频率操作PMOS晶体管，同时由于可靠地防止了闭锁现象，因此也可以确保稳定操作。
当两个噪声发生器25和26被适配成产生彼此反相的电压时，可以更有效地防止闭锁现象的产生。
前述操作是基于PMOS晶体管是控制对象进行的，但是，也可以使用NMOS晶体管作为控制对象，在这种情况下，操作逻辑是相反的，是以极限电压产生电路14适于产生上限电压而不是下限电压的方式进行的。在这种构造情况下，基底电压产生电路12缩小了提供到NMOS晶体管的基底电压向上移动的范围(允许电平)，从而可以有效地防止闭锁现象。更具体地讲，正向偏压提供的基底电压尽可能地向上移动，以便以更高频率操作NMOS晶体管，同时由于可以可靠地防止闭锁现象，因此也可以确保稳定操作。
根据本发明的半导体集成电路作为一种用于在正向偏压被提供到MOS电路的基底时防止闭锁现象的技术是非常有效的，其中MOS电路中基底和源极彼此分开，以得到更高的操作频率，此外，该半导体集成电路可以应用于使用半导体芯片的芯片设备。
例如，本发明的说明书描述了其中使用伪MOS基底来监测闭锁现象产生可能性的构造，但是可以不必使用伪MOS电路。作为可替换的结构，可以使用用于执行实际操作的MOS晶体管在操作没有执行期间监测闭锁现象产生的可能性。
此外，本发明并不局限于用于防止闭锁现象，还可以有效地使用于其它用途。例如，当较大的基底电压过多地施加于正向侧(MOS晶体管以更高频率操作的一侧的电压)时，整个电流消耗呈指数地开始增加并超过一电压值。因此，当基底区域的电流值与源极区域的电流值之间的比率被控制在预定范围内时，MOS晶体管的操作可以在规定电流消耗范围内达到更高频率。
虽然所描述的是目前认为的本发明优选实施例，但是应该理解，可以对其进行各种修改，并且认为所有这种落入本发明本质精神和范围内的修改均涵盖在所附带的权利要求内。

Claims (12)

1、一种半导体集成电路，包括：
MOS电路，具有相互分开的MOS基底区域和MOS源极区域；
基底电压产生电路，用于产生基底电压；
极限电压产生电路，限制由该基底电压产生电路产生的基底电压；和
闭锁监测电路，其包括：
伪MOS电路，其具有相互分开的伪基底区域和伪源极区域，并且伪基底区域与该MOS电路的MOS基底区域分离，
比较电路，用于比较从电流/电压转换电路输出的、分别对应于所述伪MOS电路的源极电流和基底电流的两个电压值，并输出比较结果作为电流比检测信号，
第一电压控制电路，其被施加有对应于操作所述MOS电路的供电电压的第一基准电压，并包括第一比较器和第一晶体管，所述第一基准电压施加到该第一比较器的非反转输入端子，该第一晶体管的源极反馈连接到所述第一比较器的反转输入端子，并连接到伪MOS电路，
第二电压控制电路，其被施加有对应于所述MOS电路的基底电势的第二基准电压，并包括第二比较器和第二晶体管，所述第二基准电压施加到该第二比较器的非反转输入端子，第二晶体管的源极反馈连接到所述第二比较器的反转输入端子，并连接到伪MOS电路，
所述电流/电压转换电路包括第三晶体管和第四晶体管，第三晶体管的漏极连接到所述比较电路的非反转输入端子，并且第三晶体管的栅极连接到第一电压控制电路的第一比较器的输出端子，而第四晶体管的漏极连接到所述比较电路的反转输入端子，并且第四晶体管的栅极连接到第二电压控制电路的第二比较器的输出端子，其中
伪基底区域与伪源极区域之间的面积比等于MOS基底区域与MOS源极区域之间的面积比；并且
所述基底电压施加到所述MOS基底区域和所述伪基底区域，
所述极限电压产生电路从所述比较电路接收电流比检测信号，并向基底电压产生电路输出用于表示基底电压的极限值的极限电压指令信号。
2、如权利要求1所述的半导体集成电路，其中
该比较电路计算伪基底区域中产生的电流与伪源极区域中产生的电流之间的比率，并将计算得到的电流比与预定基准阈值进行比较。
3、如权利要求1所述的半导体集成电路，还包括用于将噪声施加到伪基底区域和伪源极区域中的至少一个的噪声发生器。
4、如权利要求2所述的半导体集成电路，其中该极限电压产生电路根据该电流比与预定基准阈值的比较结果，限制由该基底电压产生电路产生的基底电压。
5、如权利要求4所述的半导体集成电路，其中
该MOS电路包括PMOS晶体管，和
该极限电压产生电路根据该电流比限制该PMOS晶体管基底电压的下限电压。
6、如权利要求4所述的半导体集成电路，其中
该MOS电路包括NMOS晶体管，和
该极限电压产生电路限制该NMOS晶体管基底电压的上限电压。
7、如权利要求4所述的半导体集成电路，其中
该MOS电路是包含PMOS晶体管和NMOS晶体管的电路，和
该极限电压产生电路限制该PMOS晶体管基底电压的下限电压，并限制该NMOS晶体管基底电压的上限电压。
8、如权利要求1所述的半导体集成电路，其中该MOS电路是存储单元。
9、一种半导体集成电路，包括：
MOS电路，具有相互分开的MOS基底区域和MOS源极区域；
基底电压产生电路，用于产生基底电压；
极限电压产生电路，限制由该基底电压产生电路产生的基底电压；和
闭锁监测电路，其包括：
伪MOS电路，其具有相互分开的伪基底区域和伪源极区域，并且伪基底区域与该MOS电路的MOS基底区域分离，
比较电路，用于比较从电流/电压转换电路输出的、分别对应于所述伪MOS电路的源极电流和基底电流的两个电压值，并输出比较结果作为电流比检测信号，
第一电压控制电路，其被施加有对应于操作所述MOS电路的供电电压的第一基准电压，并包括第一比较器和第一晶体管，所述第一基准电压施加到该第一比较器的非反转输入端子，该第一晶体管的源极反馈连接到所述第一比较器的反转输入端子，并连接到伪MOS电路，
第二电压控制电路，其被施加有对应于所述MOS电路的基底电势的第二基准电压，并包括第二比较器和第二晶体管，所述第二基准电压施加到该第二比较器的非反转输入端子，第二晶体管的源极反馈连接到所述第二比较器的反转输入端子，并连接到伪MOS电路，
所述电流/电压转换电路包括第三晶体管和第四晶体管，第三晶体管的漏极连接到所述比较电路的非反转输入端子，并且第三晶体管的栅极连接到第一电压控制电路的第一比较器的输出端子，而第四晶体管的漏极连接到所述比较电路的反转输入端子，并且第四晶体管的栅极连接到第二电压控制电路的第二比较器的输出端子，其中
伪源极区域与伪基底区域之间的面积比大于MOS源极区域与MOS基底区域之间的面积比；并且
所述基底电压施加到所述MOS基底区域和所述伪基底区域，
所述极限电压产生电路从所述比较电路接收电流比检测信号，并向基底电压产生电路输出用于表示基底电压的极限值的极限电压指令信号。
10、如权利要求9所述的半导体集成电路，其中
该比较电路计算伪基底区域中产生的电流与伪源极区域中产生的电流之间的比率，并将计算得到的电流比与预定基准阈值进行比较。
11、如权利要求9所述的半导体集成电路，还包括用于将噪声施加到伪基底区域和伪源极区域中的至少一个的噪声发生器。
12、如权利要求10所述的半导体集成电路，其中该极限电压产生电路根据该电流比与预定基准阈值的比较结果，限制由该基底电压产生电路产生的基底电压。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4309369B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体装置
FR2890239B1 (fr) * 2005-08-31 2008-02-01 St Microelectronics Crolles 2 Compensation des derives electriques de transistors mos
US8912014B1 (en) * 2006-01-18 2014-12-16 Spansion Llc Controlling the latchup effect
JP5341426B2 (ja) * 2008-08-12 2013-11-13 パナソニック株式会社 半導体集積回路
JP5695439B2 (ja) * 2011-02-18 2015-04-08 ルネサスエレクトロニクス株式会社 半導体装置
US8487691B1 (en) * 2012-06-12 2013-07-16 Lsi Corporation AC noise suppression from a bias signal in high voltage supply/low voltage device
CN107111085B (zh) * 2014-11-13 2019-07-26 康宁光电通信有限责任公司 绝热光学耦合系统
CN107121575A (zh) * 2016-02-24 2017-09-01 中兴通讯股份有限公司 电子设备测试用噪声发生器及利用其测试电子设备的方法
CN108417536B (zh) * 2017-02-10 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、工作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4647956A (en) * 1985-02-12 1987-03-03 Cypress Semiconductor Corp. Back biased CMOS device with means for eliminating latchup
US5212616A (en) * 1991-10-23 1993-05-18 International Business Machines Corporation Voltage regulation and latch-up protection circuits
CN1185629A (zh) * 1996-12-19 1998-06-24 三菱电机株式会社 半导体存储器
US20020164848A1 (en) * 2000-02-22 2002-11-07 Jian-Hsing Lee Highly latchup-immune CMOS I/O structures
US20040026743A1 (en) * 2000-11-16 2004-02-12 Akihide Shibata Semiconductor device and portable electronic apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159204A (en) * 1987-11-18 1992-10-27 Bernacchi Jerald R Structure and method for preventing latch-up in integrated circuits
US5461338A (en) * 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
JP3110262B2 (ja) * 1993-11-15 2000-11-20 松下電器産業株式会社 半導体装置及び半導体装置のオペレーティング方法
US5706226A (en) * 1996-12-31 1998-01-06 Sgs-Thomson Microelectronics, Inc. Low voltage CMOS SRAM
JP3928837B2 (ja) * 1999-09-13 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路装置
JP4221274B2 (ja) * 2003-10-31 2009-02-12 株式会社東芝 半導体集積回路および電源電圧・基板バイアス制御回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4647956A (en) * 1985-02-12 1987-03-03 Cypress Semiconductor Corp. Back biased CMOS device with means for eliminating latchup
US5212616A (en) * 1991-10-23 1993-05-18 International Business Machines Corporation Voltage regulation and latch-up protection circuits
CN1185629A (zh) * 1996-12-19 1998-06-24 三菱电机株式会社 半导体存储器
US20020164848A1 (en) * 2000-02-22 2002-11-07 Jian-Hsing Lee Highly latchup-immune CMOS I/O structures
US20040026743A1 (en) * 2000-11-16 2004-02-12 Akihide Shibata Semiconductor device and portable electronic apparatus

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