JP2006041149A - 半導体集積回路 - Google Patents

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Abstract

【課題】高速動作化のためＭＯＳトランジスタの基板がフォワードバイアスされたときのラッチアップ現象を防止する必要があるが、実デバイスでは、他の寄生バイポーラトランジスタが存在し、必ずしも最適な防止対策ではなかった。
【解決手段】基板とソースとが分離されたＭＯＳ回路を含む論理回路１１と、ＭＯＳ回路に印加する基板電圧を生成する基板電圧生成回路１２と、ＭＯＳ回路の基板とソースとの面積比が保存された別に基板分離されたレイアウト形状のダミーＭＯＳ回路２１を含み、ダミーＭＯＳ回路のソースおよび基板の電流測定を通じてＭＯＳ回路のラッチアップ状況を監視するラッチアップモニター回路１３と、ラッチアップモニター回路による電流比検出信号が示す電流比に応じた限界電圧を指示する限界電圧指示信号を生成し、基板電圧生成回路１２による基板電圧を制限する限界電圧生成回路１４を備える。
【選択図】図１

Description

本発明は、半導体集積回路にかかわり、特には、基板分離された構造のＭＯＳ（MetalOxide Semiconductor）トランジスタの基板電圧印加の制御技術に関する。
ＣＭＯＳトランジスタにおいて、基板バイアス電圧を正方向に印加（フォワードバイアス）した状態でノイズが印加されると、寄生バイポーラトランジスタ（サイリスタ構造）が導通しっぱなしとなり、電源端子と接地端子との間に大きな電流が流れ続けるラッチアップ現象を起こす可能性がある。ラッチアップが起きると、ＬＳＩの破壊、動作不能に陥る。ラッチアップを防止するため、従来、基板電圧の上限を制御する機構として、図９のようなダイオード素子を設け、そのダイオード電流を電圧に変換し、ある決められた値と比較し、それ以上で基板バイアス電圧を使用しないようにしていた（例えば、特許文献１参照）。
特開２００１−１５６２６１号公報（第４‐６，１９頁、第９，７７図）
しかしながら、ダイオードの形状によって電流は異なり、半導体集積回路を構成する物理構造に必ずしも適した方法ではなかった。また、ラッチアップはバイポーラトランジスタのサイリスタ構造によって電流が増幅するために発生するので、ＰＭＯＳの基板電圧、ＮＭＯＳの基板電圧の値によってラッチアップが起きる状況は異なる。つまり、基板へのフォワードバイアスがＮＭＯＳだけの場合と、ＰＭＯＳとＮＭＯＳの両方の場合とでは異なる。その結果、ラッチアップを精度良く抑止することがむずかしいものとなっていた。
本発明による半導体集積回路は、
基板とソースとが分離されたＭＯＳ回路を含む論理回路と、
前記ＭＯＳ回路の基板に印加する基板電圧を生成する基板電圧生成回路と、
前記ＭＯＳ回路中の前記基板と前記ソースとの面積比が保存された別に基板分離されたレイアウト形状のダミーＭＯＳ回路を含み、前記ダミーＭＯＳ回路のソースおよび基板の電流測定を通じて前記ＭＯＳ回路のラッチアップ状況を監視するラッチアップモニター回路と
を備えた構成とされている。
これによれば、ラッチアップモニター回路における面積比保存のダミーＭＯＳ回路において、制御対象のＭＯＳ回路の寄生バイポーラトランジスタを正確に模擬しており、寄生バイポーラトランジスタの特性すなわちラッチアップ可能性を簡易かつ正確に観測することができる。そして、このことに基づいて、論理回路における制御対象のＭＯＳ回路のラッチアップ可能性を未然に抑止することが可能となる。
上記構成の半導体集積回路において、前記ラッチアップモニター回路としては、前記ダミーＭＯＳ回路のソース電流と基板電流を比較し、前記ソース電流に対する前記基板電流の電流比が所定値以上のときにラッチアップ進行方向と判断するものが好ましい。
また、上記の構成の半導体集積回路において、前記ラッチアップモニター回路としては、前記ダミーＭＯＳ回路の前記ソースと前記基板との少なくともいずれか一方にノイズを印加するノイズジェネレータを備えているものが好ましい。
これによれば、ダミーＭＯＳ回路に対してノイズを積極的に印加することにより、論理回路のＭＯＳ回路におけるラッチアップの検出の精度を上げることができる。したがって、ラッチアップ可能性の未然抑止の効果をさらに促進することができる。
そして、上記構成の半導体集積回路において、さらに、次のような限界電圧生成回路を備えていることが好ましい。それは、前記ラッチアップモニター回路による電流比検出信号を受けて、前記電流比検出信号が示す電流比に応じた限界電圧を指示する限界電圧指示信号を生成し、前記基板電圧生成回路の生成する基板電圧を制限する限界電圧生成回路である。
これによれば、ラッチアップモニター回路からダミーＭＯＳ回路でのソース電流と基板電流との電流比を限界電圧生成回路に伝え、基板電圧生成回路が生成すべき基板電圧の限界電圧として前記電流比に応じた限界電圧を指示することにより、ラッチアップが生じそうになっているとき、それを未然に確実に防止することができる。
また、上記の構成の半導体集積回路において、前記ダミーＭＯＳ回路での前記面積比が前記ＭＯＳ回路での前記面積比よりも大きく設定されていることが好ましい。このことにより、ダミーＭＯＳ回路でラッチアップ進行方向への遷移をより積極的に進め、論理回路のＭＯＳ回路におけるラッチアップの検出の精度をさらに上げることができる。したがって、ラッチアップ可能性の未然抑止の効果を一層促進することができる。
上記構成の半導体集積回路において、前記ＭＯＳ回路がＰＭＯＳトランジスタを含む回路である場合には、前記限界電圧生成回路が前記限界電圧指示信号として前記ＰＭＯＳトランジスタの基板電圧の下限電圧を指示する下限電圧指示信号を生成し、基板電圧生成回路に与えるようにする。ＰＭＯＳトランジスタに対する供給基板電圧を下方シフトして動作高速化したときに、ラッチアップが発生しそうなときは、供給基板電圧の下方シフトの下限電圧を制限することにより、ラッチアップを未然に防止する。
また、上記の構成の半導体集積回路において、前記ＭＯＳ回路がＮＭＯＳトランジスタを含む回路である場合には、前記限界電圧生成回路が前記限界電圧指示信号として前記ＮＭＯＳトランジスタの基板電圧の上限電圧を指示する上限電圧指示信号を生成し、基板電圧生成回路に与えるようにする。ＮＭＯＳトランジスタに対する供給基板電圧を上方シフトして動作高速化したときに、ラッチアップが発生しそうなときは、供給基板電圧の上方シフトの上限電圧を制限することにより、ラッチアップを未然に防止する。
あるいは、前記ＭＯＳ回路がＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む回路である場合には、前記限界電圧生成回路が前記限界電圧指示信号として前記ＰＭＯＳトランジスタの基板電圧の下限電圧を指示し、前記ＮＭＯＳトランジスタの基板電圧の上限電圧を指示するように構成する。
また、前記ＭＯＳ回路がメモリセルとなっている半導体集積回路も有用である。この場合、半導体集積回路のメモリ部のラッチアップ可能性を未然に抑止することができる。
本発明によれば、ラッチアップモニター回路のダミーＭＯＳ回路において、論理回路における制御対象のＭＯＳ回路の寄生バイポーラトランジスタを正確に模擬し、そのラッチアップ可能性を簡易かつ正確に観測することを通じて、制御対象のＭＯＳ回路のラッチアップ可能性を未然に抑止することができる。
そして、ラッチアップモニター回路で検出したソース電流と基板電流の電流比に応じて基板電圧を制限するように構成すれば、ラッチアップの未然防止を確実化することができる。
また、ダミーＭＯＳ回路の素子レイアウト形状の面積比を適正にしたり、積極的にダミーＭＯＳ回路にノイズを印加するように構成すれば、制御対象のＭＯＳ回路におけるラッチアップ検出の精度が向上する。
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明の実施の形態における半導体集積回路１０の構成を示すブロック図である。
この半導体集積回路１０は、ある機能を実現する論理回路１１と、論理回路１１における制御対象のＭＯＳ回路のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの基板に対して基板電圧を供給する基板電圧生成回路１２と、基板電圧生成回路１２から論理回路１１のＭＯＳトランジスタに供給される基準電圧をモニターするラッチアップモニター回路１３と、基板電圧生成回路１２のフォワードバイアスの限界値を制御する限界電圧生成回路１４とを備えている。
限界電圧生成回路１４については、論理回路１１における制御対象のＭＯＳトランジスタがＰＭＯＳであるときは、ＰＭＯＳトランジスタに対して印加する基板電圧の下限を制御するための下限電圧を生成するものとする。また、制御対象のＭＯＳトランジスタがＮＭＯＳであるときは、ＮＭＯＳトランジスタに対して印加する基板電圧の上限を制御するための上限電圧を生成するものとする。
図２はラッチアップモニター回路１３の詳細な構成を示す回路図である。
このラッチアップモニター回路１３は、論理回路１１におけるＭＯＳトランジスタを動作的に正確に模擬したダミーＭＯＳ回路２１と、第１の電圧制御回路２２および第２の電圧制御回路２３と、電流電圧変換回路２４と、ノイズジェネレータ２５，２６と、差動増幅器などの差分出力をする比較器２７とを備えている。
ダミーＭＯＳ回路２１の詳細を図３、図４、図５に従って説明する。
図３（ａ）はダミーＭＯＳ回路２１の断面図、図３（ｂ）はダミーＭＯＳ回路２１の平面図、図３（ｃ）は寄生バイポーラトランジスタの横方向素子のみを抽出した等価回路図である。
ダミーＭＯＳ回路２１の断面構造はトリプルウェル構造となっており、その中に寄生バイポーラトランジスタが４つ存在する。最下位部はＰ基板であり、シリコンからなる。ラッチアップを引き起こすバイポーラ素子は横方向の２つの素子である。この部分が図３（ｃ）に示したような回路構成となり、その２つのバイポーラ素子の電流利得が１を超えるとサイリスタ状態となり、ラッチアップが起きる。
図４（ａ）は、論理回路１１における通常のＭＯＳ回路１１ａの物理配置を示す。図４（ｂ）は、ダミーＭＯＳ回路２１の物理配置を示す。ダミーＭＯＳ回路２１の基板エリアは、通常のＭＯＳ回路１１ａの基板エリアよりも小さく形成されている。また、ダミーＭＯＳ回路２１のソースドレインエリアは、通常のＭＯＳ回路１１ａのソースドレインエリアよりも大きく形成されている。つまり、寄生バイポーラトランジスタを考えると、ベース面積が小さく、エミッタ、コレクタ面積が大きな構成となっている。その結果、通常のＭＯＳ回路１１ａの物理配置による寄生バイポーラトランジスタよりも電流利得が大きな寄生バイポーラトランジスタとなっている。すなわち、このダミーＭＯＳ回路２１のレイアウト形状素子では、基板領域とソースドレイン領域との面積比が、通常のＭＯＳ回路１１ａでの基板領域とソースドレイン領域との面積比よりも大きくなるように設定されている。このようにするのは、通常のＭＯＳ回路１１ａのラッチアップをモニターする精度を高めるためである。もっとも、面積比を両者で同じにしてもよい。
また、図５は、図６のＳＲＡＭレイアウト図のメモリセルアレイＡ中のメモリアレイと同形状のダミーＭＯＳ回路２１ｂの物理レイアウトである。この場合、ソースドレイン形状、基板エリアは、メモリセルアレイとダミーＭＯＳ回路とで同形状であり、寸法も同じである。
図２に戻って、ラッチアップモニター回路１３の構成を詳しく説明する。
第１の電圧制御回路２２は、差分出力する比較器２２ｂとＮchのＭＯＳトランジスタＱ１から構成されている。比較器２２ｂの非反転入力端子（＋）には、論理回路１１におけるＭＯＳトランジスタを動作させるための電源電圧に対応する基準電圧２２ａが印加されている。トランジスタＱ１のソースが比較器２２ｂの反転入力端子（−）に帰還接続され、供給電源線２２ｃの電圧値が一定に保たれるようなフィードバック構成になっている。第１の電圧制御回路２２の供給電源線２２ｃがダミーＭＯＳ回路２１のＰＮＰトランジスタに接続されている。
一方、第２の電圧制御回路２３は、差分出力する比較器２３ｂとＮchのＭＯＳトランジスタＱ２から構成されている。比較器２３ｂの非反転入力端子（＋）には、論理回路１１におけるＭＯＳトランジスタの基板電位に対応する基準電圧２３ａが印加されている。トランジスタＱ２のソースが比較器２３ｂの反転入力端子（−）に帰還接続され、供給基板線２３ｃの電圧値が一定に保たれるようなフィードバック構成になっている。第２の電圧制御回路２３の供給基板線２３ｃがダミーＭＯＳ回路２１のＮＰＮトランジスタに接続されている。
そして、供給電源線２２ｃにはノイズジェネレータ２５が容量結合されており、供給基板線２３ｃにはノイズジェネレータ２６が容量結合されている。すなわち、ダミーＭＯＳ回路２１に対してノイズを積極的に印加することにより、論理回路１１におけるＭＯＳ回路のラッチアップの検出の精度を上げている。これにより、ラッチアップ可能性の未然抑止の効果をさらに促進する。
電流電圧変換回路２４は、ＮchのＭＯＳトランジスタＱ３，Ｑ４，Ｑ５，Ｑ６を備えている。第１の電圧制御回路２２における比較器２２ｂの出力端子はトランジスタＱ１のゲートとともにトランジスタＱ３のゲートにも接続されている。トランジスタＱ３のドレインはダイオード構造にされて電圧降下を生じるトランジスタＱ４に接続されるとともに、差分出力する比較器２７の非反転入力端子（＋）に接続されている。また、第２の電圧制御回路２３における比較器２３ｂの出力端子はトランジスタＱ２のゲートとともにトランジスタＱ５のゲートにも接続されている。トランジスタＱ５のドレインはダイオード構造にされて電圧降下を生じるトランジスタＱ６に接続されるとともに、比較器２７の反転入力端子（−）に接続されている。比較器２７の出力端子２７ａは限界電圧生成回路１４に接続され、電流比検出信号を送出するようになっている。なお、トランジスタＱ１，Ｑ３のソースは、トランジスタＱ２，Ｑ５のソースと共通な電位に接続され、トランジスタＱ４，Ｑ６のソースは接地されている。
なお、素子ばらつきの対策上のトランジスタサイズについてであるが、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ５が互いに同サイズに構成され、また、トランジスタＱ４，Ｑ６が互いに同サイズに構成されるのが好ましい。ただし、多少のばらつきを許容できる場合には、必ずしもそのような構成でなくてもよい。
論理回路１１におけるＭＯＳトランジスタのソース電流はダミーＭＯＳ回路２１の電源電流に反映され、ダミーＭＯＳ回路２１のソース電流は電流電圧変換回路２４のトランジスタＱ３，Ｑ４によって電流量に応じた電圧値に変換される。また、論理回路１１におけるＭＯＳトランジスタの基板電流はダミーＭＯＳ回路２１の基板電流に反映され、ダミーＭＯＳ回路２１の基板電流は電流電圧変換回路２４のトランジスタＱ５，Ｑ６によって電流量に応じた電圧値に変換される。これらの変換で得られた２つの電圧値の差分が比較器２７で演算され、ダミーＭＯＳ回路２１の電源電流と基板電流との差分が大きいほど出力端子２７ａからの電流比検出信号の値は大きくなる。
図７は、限界電圧生成回路１４の回路構成を示す。
この限界電圧生成回路１４は、ラッチアップモニター回路１３における比較器２７の出力端子２７ａからの電流比検出信号をＡ／Ｄ変換する量子化ステップがｎのデータ保持機能付きのＡ／Ｄ変換器３１と、Ａ／Ｄ変換器３１の出力をデコードするｎビットのデコーダ３２と、同一抵抗値の複数の抵抗素子Ｒ1，Ｒ2，…Ｒnからなるラダー抵抗と、各抵抗素子の接続点に一端が接続され、他端が限界電圧出力端子１４ａに共通接続され、それぞれがデコーダ３２の出力に応じてオン／オフ制御される複数のスイッチ素子Ｓ1，Ｓ2，…Ｓnとを備えている。ラダー抵抗の両端の電圧は１Ｖと０Ｖとなっている。なお、電源値１Ｖについては、できるならば、論理回路１１におけるＭＯＳ回路の動作電源電圧であることが望ましい。
基板電圧生成回路１２は、論理回路１１のＭＯＳトランジスタに対して基板電圧を供給するとともに、論理回路１１のＭＯＳトランジスタのラッチアップをモニターするためにラッチアップモニター回路１３にも基板電圧を供給するが、併せて、限界電圧生成回路１４の限界電圧出力端子１４ａからの限界電圧を指示する限界電圧指示信号を入力して、論理回路１１に対して供給する基板電圧の限界電圧を制御するように構成されている。
ここで、論理回路１１における制御対象がＰＭＯＳトランジスタであるときは、限界電圧生成回路１４は下限電圧指示信号を生成するものであり、論理回路１１における制御対象がＮＭＯＳトランジスタであるときは、限界電圧生成回路１４は上限電圧指示信号を生成するものである。
なお、基板電圧生成回路１２の具体的な回路構成を図８に示す。モニター部４１のモニター出力とＶＲＥＦの基準電圧を比較し、電流源４２の電流値に応じた基板電圧ＢＮを生成し、論理回路１１のＭＯＳトランジスタの基板およびラッチアップモニター回路１３に供給する。この場合に、限界電圧生成回路１４からの限界電圧指示信号によって基板電圧ＢＮの値に制限を与えるようになっている。
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。ここでは、論理回路１１における制御対象のＭＯＳ回路がＰＭＯＳトランジスタであるとする。
図９は閾値電圧の基板バイアス電圧特性図である。
ＰＭＯＳトランジスタでは、基板電位がソース電位よりも低いとき、ＰＮ接合が順方向バイアスされ、閾値電圧が低くなり、動作が高速化される。ＮＭＯＳトランジスタでは、逆に、基板電位がソース電位よりも高いとき、ＰＮ接合が順方向バイアスされ、閾値電圧が低くなり、動作が高速化される。ＰＭＯＳ、ＮＭＯＳいずれの場合も、ラッチアップを起こしやすいのは、閾値電圧が小さくなる順方向バイアス（フォワードバイアス）時である。
論理回路１１のＰＭＯＳトランジスタの基板に対して基板電圧生成回路１２からの基板電圧が供給され、同時にラッチアップモニター回路１３にも供給される。ラッチアップモニター回路１３は、内部のダミーＭＯＳ回路２１の動作を監視することを通じて論理回路１１においてラッチアップの発生状況をモニターする。論理回路１１におけるＰＭＯＳトランジスタの電源電圧ＶＤＤは、第１の電圧制御回路２２のトランジスタＱ１によりダミーＭＯＳ回路２１のＰＮＰトランジスタを流れる電流に相当するものとして検出され、電流電圧変換回路２４のトランジスタＱ３，Ｑ４によって電圧に変換され、比較器２７の非反転入力端子（＋）に印加される。一方、論理回路１１におけるＰＭＯＳトランジスタの基板電圧は、第２の電圧制御回路２３のトランジスタＱ２によりダミーＭＯＳ回路２１のＮＰＮトランジスタを流れる電流に相当するものとして検出され、電流電圧変換回路２４のトランジスタＱ５，Ｑ６によって電圧に変換され、比較器２７の反転入力端子（−）に印加される。前記両電圧の差分が比較器２７で演算され、その結果の電流比検出信号が限界電圧生成回路１４に供給される。
電流比検出信号の値が小さくなるほどＡ／Ｄ変換器３１の出力データ値が大きくなり、デコーダ３２がＯＮ制御するスイッチ素子Ｓｉ（ｉ＝１，２…ｎ）はより下側のものにシフトする。ラダー抵抗の抵抗分割点が下側にシフトし、限界電圧出力端子１４ａから出力される限界電圧（下限電圧）はより低いものとなる。このより低くされた限界電圧（下限電圧）はフィードバック的に基板電圧生成回路１２に与えられ、基板電圧生成回路１２において、論理回路１１のＰＭＯＳトランジスタに供給するフォワードバイアスの基板電圧に対する下限規制値がより低い側にシフトされる。これは、供給基板電圧の下方シフトの許容レベルを広げることにつながり、供給基板電圧をより下方シフトさせてＰＭＯＳトランジスタの動作高速化を促すことができる。この場合、ラッチアップのおそれはない。
一方、上記とは逆に、電流比検出信号の値が大きくなるほどＡ／Ｄ変換器３１の出力データ値が小さくなり、デコーダ３２がＯＮ制御するスイッチ素子Ｓｉ（ｉ＝１，２…ｎ）はより上側のものにシフトする。ラダー抵抗の抵抗分割点が上側にシフトし、限界電圧出力端子１４ａから出力される限界電圧（下限電圧）はより高いものとなる。このより高くされた限界電圧（下限電圧）はフィードバック的に基板電圧生成回路１２に与えられ、基板電圧生成回路１２において、論理回路１１のＰＭＯＳトランジスタに供給するフォワードバイアスの基板電圧に対する下限規制値がより高い側にシフトされる。これは、供給基板電圧の下方シフトの許容レベルを狭めることにつながり、ＰＭＯＳトランジスタの動作高速化の際の供給基板電圧の下方シフトを制限する。差分出力する比較器４３の反転入力端子（−）に下限電圧指示信号が印加され、それが非反転入力端子（＋）に印加の基板電圧ＢＮを上回ると、比較器４３の出力は“Ｌ”レベルに近づき、ＮＭＯＳトランジスタＱ７の電流値が減少するため、基板電圧ＢＮの値はもはや低下しなくなる。これにより、論理回路１１における制御対象のＰＭＯＳトランジスタのラッチアップを抑止する。すなわち、フォワードバイアスの供給基板電圧をできるだけ下方シフトしてＰＭＯＳトランジスタの高速動作を図りながら、ラッチアップは確実に防止し安定動作を確保することができるのである。
なお、２つのノイズジェネレータ２５，２６については、互いに逆位相の電圧を生成するように構成することが、ラッチアップの事前防止により有効である。
なお、上記の動作説明では、制御対象をＰＭＯＳトランジスタとしたが、ＮＭＯＳトランジスタを制御対象としてもよく、その場合は、動作論理を反対にして、限界電圧生成回路１４の構成を下限電圧生成に代えて上限電圧生成の構成にすればよい。その場合、基板電圧生成回路１２は、ＮＭＯＳトランジスタに対する供給基板電圧の上方シフトの許容レベルを狭めることを通じてラッチアップを抑止することになる。すなわち、フォワードバイアスの供給基板電圧をできるだけ上方シフトしてＮＭＯＳトランジスタの高速動作を図りながら、ラッチアップは確実に防止し安定動作を確保する。
本発明にかかる半導体集積回路は、基板とソースとが分離されたＭＯＳ回路の基板に高速動作のためにフォワードバイアスを印加した場合のラッチアップ抑止の技術として非常に有用である。また、その半導体チップを使用したチップセットなどでも適応できる。
本発明の実施の形態における半導体集積回路の構成を示すブロック図 本発明の実施の形態におけるラッチアップモニター回路の詳細な構成を示す回路図 本発明の実施の形態におけるダミーＭＯＳ回路の説明図 本発明の実施の形態におけるダミーＭＯＳ回路のレイアウト形状素子の説明図 本発明の実施の形態におけるダミーＭＯＳ回路の別の例の説明図 本発明の実施の形態におけるＳＲＡＭ回路のレイアウト図 本発明の実施の形態における限界電圧生成回路（下限電圧生成回路）の構成を示す回路図 本発明の実施の形態における基板電圧生成回路の構成を示す回路図 ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの基板バイアス電圧‐閾値電圧特性図 従来の技術における電流電圧変換回路の説明図
符号の説明
１０ 半導体集積回路
１１ 論理回路
１２ 基板電圧生成回路
１３ ラッチアップモニター回路
１４ 限界電圧生成回路（下限電圧生成回路）
２１ ダミーＭＯＳ回路
２５，２６ ノイズジェネレータ

Claims (9)

  1. 基板とソースとが分離されたＭＯＳ回路を含む論理回路と、
    前記ＭＯＳ回路の基板に印加する基板電圧を生成する基板電圧生成回路と、
    前記ＭＯＳ回路中の前記基板と前記ソースとの面積比が保存された別に基板分離されたレイアウト形状のダミーＭＯＳ回路を含み、前記ダミーＭＯＳ回路のソースおよび基板の電流測定を通じて前記ＭＯＳ回路のラッチアップ状況を監視するラッチアップモニター回路と
    を備えた半導体集積回路。
  2. 前記ラッチアップモニター回路は、前記ダミーＭＯＳ回路のソース電流と基板電流を比較し、前記ソース電流に対する前記基板電流の電流比が所定値以上のときにラッチアップ進行方向と判断する請求項１に記載の半導体集積回路。
  3. 前記ラッチアップモニター回路は、前記ダミーＭＯＳ回路の前記ソースと前記基板との少なくともいずれか一方にノイズを印加するノイズジェネレータを備えている請求項１または請求項２に記載の半導体集積回路。
  4. さらに、前記ラッチアップモニター回路による電流比検出信号を受けて、前記電流比検出信号が示す電流比に応じた限界電圧を指示する限界電圧指示信号を生成し、前記基板電圧生成回路の生成する基板電圧を制限する限界電圧生成回路を備えている請求項１から請求項３までのいずれかに記載の半導体集積回路。
  5. 前記ダミーＭＯＳ回路での前記面積比が前記ＭＯＳ回路での前記面積比よりも大きく設定されている請求項１から請求項４までのいずれかに記載の半導体集積回路。
  6. 前記ＭＯＳ回路がＰＭＯＳトランジスタを含む回路であり、前記限界電圧生成回路が前記限界電圧指示信号として前記ＰＭＯＳトランジスタの基板電圧の下限電圧を指示する請求項４に記載の半導体集積回路。
  7. 前記ＭＯＳ回路がＮＭＯＳトランジスタを含む回路であり、前記限界電圧生成回路が前記限界電圧指示信号として前記ＮＭＯＳトランジスタの基板電圧の上限電圧を指示する請求項４に記載の半導体集積回路。
  8. 前記ＭＯＳ回路がＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む回路であり、前記限界電圧生成回路が前記限界電圧指示信号として前記ＰＭＯＳトランジスタの基板電圧の下限電圧を指示し、前記ＮＭＯＳトランジスタの基板電圧の上限電圧を指示する請求項４に記載の半導体集積回路。
  9. 前記ＭＯＳ回路がメモリセルである請求項１から請求項５までのいずれかに記載の半導体集積回路。
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