JPH10178108A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10178108A JPH10178108A JP8339344A JP33934496A JPH10178108A JP H10178108 A JPH10178108 A JP H10178108A JP 8339344 A JP8339344 A JP 8339344A JP 33934496 A JP33934496 A JP 33934496A JP H10178108 A JPH10178108 A JP H10178108A
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- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Abstract
(57)【要約】
【課題】 リフレッシュの必要なＤＲＡＭ等において、
プロセスパラメータのバラツキ等によりリフレッシュの
実力が小さいデバイスを使えるようにする。 【解決手段】 半導体記憶装置の中に、半導体基板に形
成されたメモリセルと同様に形成されたダミーメモリセ
ルのリークを検知してそのリーク量に応じた出力信号を
発生するリーク検知手段と、このリーク検知手段の出力
信号によって半導体基板の基板電圧を制御する基板電圧
発生手段とを備える。
プロセスパラメータのバラツキ等によりリフレッシュの
実力が小さいデバイスを使えるようにする。 【解決手段】 半導体記憶装置の中に、半導体基板に形
成されたメモリセルと同様に形成されたダミーメモリセ
ルのリークを検知してそのリーク量に応じた出力信号を
発生するリーク検知手段と、このリーク検知手段の出力
信号によって半導体基板の基板電圧を制御する基板電圧
発生手段とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するものであり、特にメモリのリフレッシュを必要
とするダイナミック・ランダム・アクセス・メモリ装置
（ＤＲＡＭ）に適用して効果大なるものである。
に関するものであり、特にメモリのリフレッシュを必要
とするダイナミック・ランダム・アクセス・メモリ装置
（ＤＲＡＭ）に適用して効果大なるものである。
【０００２】
【従来の技術】半導体記憶装置としてのＤＲＡＭでは、
メモリセルとなるＭＯＳトランジスタの一方の電極に蓄
えられた信号電荷が、時間とともにリークするので、そ
の信号電荷の再生、すなわちリフレッシュが必要であ
る。このリフレッシュのための時間には、信号の書き込
み、読み出し動作ができないので、必要なリフレッシュ
の間隔が長いことがのぞましい。すなわち、蓄積された
信号電荷のリークが小さいことが望ましい。
メモリセルとなるＭＯＳトランジスタの一方の電極に蓄
えられた信号電荷が、時間とともにリークするので、そ
の信号電荷の再生、すなわちリフレッシュが必要であ
る。このリフレッシュのための時間には、信号の書き込
み、読み出し動作ができないので、必要なリフレッシュ
の間隔が長いことがのぞましい。すなわち、蓄積された
信号電荷のリークが小さいことが望ましい。
【０００３】従来から、リフレッシュの必要なＤＲＡＭ
等において、プロセスパラメータのバラツキ等により、
信号電荷の保持時間がばらつく。すなわち、規定された
時間、信号電荷が保持されず、リフレッシュの実力がな
いデバイスとなった場合、不良品とされてしまう。また
このような場合は、ロット全体でリフレッシュの実力が
ない場合がほとんどであり、ロットごと不良品となり、
歩留まりを低下させる原因になっていた。
等において、プロセスパラメータのバラツキ等により、
信号電荷の保持時間がばらつく。すなわち、規定された
時間、信号電荷が保持されず、リフレッシュの実力がな
いデバイスとなった場合、不良品とされてしまう。また
このような場合は、ロット全体でリフレッシュの実力が
ない場合がほとんどであり、ロットごと不良品となり、
歩留まりを低下させる原因になっていた。
【０００４】図１１は、ＤＲＡＭのメモリセルを構成す
るＭＯＳトランジスタの構造を示す断面図であり、あわ
せてメモリセルからの電荷のリーク先を表したものであ
る。図１１において、１はｐ型半導体基板、２〜５は、
ソースまたはドレイン領域となるｎ＋領域、６はＬＯＣ
ＯＳなどによる素子間分離絶縁膜（酸化膜）、７はゲー
ト絶縁膜（酸化膜）、８〜１０はゲート電極かつワード
線、１１および１２は信号電荷を蓄積する容量の一方の
電極であるストレージノード、１３は層間酸化膜であ
る。なお、この例では、メモリセルが半導体基板１に形
成されるとしたが、基板の中のウェル領域などに形成さ
れていてもよい。ここでは、これらを含めて半導体基板
１で代表させる。なおまた、メモリセルの図示以外の構
造部分は、この説明に直接関係しないので複雑さを避け
るため省略している。
るＭＯＳトランジスタの構造を示す断面図であり、あわ
せてメモリセルからの電荷のリーク先を表したものであ
る。図１１において、１はｐ型半導体基板、２〜５は、
ソースまたはドレイン領域となるｎ＋領域、６はＬＯＣ
ＯＳなどによる素子間分離絶縁膜（酸化膜）、７はゲー
ト絶縁膜（酸化膜）、８〜１０はゲート電極かつワード
線、１１および１２は信号電荷を蓄積する容量の一方の
電極であるストレージノード、１３は層間酸化膜であ
る。なお、この例では、メモリセルが半導体基板１に形
成されるとしたが、基板の中のウェル領域などに形成さ
れていてもよい。ここでは、これらを含めて半導体基板
１で代表させる。なおまた、メモリセルの図示以外の構
造部分は、この説明に直接関係しないので複雑さを避け
るため省略している。
【０００５】このような構成のメモリセルにおいて、情
報としての電荷はｎ＋領域３、４とこれらにそれぞれ接
続されたストレージノード１１、１２に蓄積されるが、
この電荷は時間とともにリークする。この電荷のリーク
のうち、いまｎ＋領域３に蓄積された電荷のリークにつ
いて考察する。ｎ＋領域３からは、先ず基板電圧ＶＢＢ
が印加されたｐ型基板１に対して図示のようなリーク
が生じる。また、ｎ＋領域３からゲート電極８の下を通
って対向するｎ＋領域２への図示のリークが考えられ
る。さらに、ｎ＋領域３からＬＯＣＯＳ分離酸化膜６の
下を通って隣のｎ＋領域４に流れる図示のリークが考
えられる。これらの３種類のリークモードのリークによ
って、蓄積された電荷が失われるため、必要なリフレッ
シュの間隔が短くなり、リフレッシュの実力が低下す
る。
報としての電荷はｎ＋領域３、４とこれらにそれぞれ接
続されたストレージノード１１、１２に蓄積されるが、
この電荷は時間とともにリークする。この電荷のリーク
のうち、いまｎ＋領域３に蓄積された電荷のリークにつ
いて考察する。ｎ＋領域３からは、先ず基板電圧ＶＢＢ
が印加されたｐ型基板１に対して図示のようなリーク
が生じる。また、ｎ＋領域３からゲート電極８の下を通
って対向するｎ＋領域２への図示のリークが考えられ
る。さらに、ｎ＋領域３からＬＯＣＯＳ分離酸化膜６の
下を通って隣のｎ＋領域４に流れる図示のリークが考
えられる。これらの３種類のリークモードのリークによ
って、蓄積された電荷が失われるため、必要なリフレッ
シュの間隔が短くなり、リフレッシュの実力が低下す
る。
【０００６】
【発明が解決しようとする課題】この発明は、このよう
な従来の問題に対し、基板電圧ＶＢＢのレベルによって
メモリセルからのリークが変化し、リフレッシュの実力
が変化することに着目し、本来リフレッシュの実力がな
く不良となるデバイスを、基板電圧ＶＢＢのレベルを制
御することにより救済し、歩留まり向上を達成できる半
導体記憶装置を提供しようとするものである。
な従来の問題に対し、基板電圧ＶＢＢのレベルによって
メモリセルからのリークが変化し、リフレッシュの実力
が変化することに着目し、本来リフレッシュの実力がな
く不良となるデバイスを、基板電圧ＶＢＢのレベルを制
御することにより救済し、歩留まり向上を達成できる半
導体記憶装置を提供しようとするものである。
【０００７】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体基板に形成されたメモリセルと同様に形成
されたダミーメモリセルと、前記ダミーメモリセルのリ
ークを検知して前記リーク量に応じた出力信号を発生す
るリーク検知手段と、前記リーク検知手段の前記出力信
号が印加され前記メモリセルのリーク量を減少させるよ
うに前記半導体基板の基板電圧を制御する基板電圧発生
手段とを備えたことを特徴とするものである。
置は、半導体基板に形成されたメモリセルと同様に形成
されたダミーメモリセルと、前記ダミーメモリセルのリ
ークを検知して前記リーク量に応じた出力信号を発生す
るリーク検知手段と、前記リーク検知手段の前記出力信
号が印加され前記メモリセルのリーク量を減少させるよ
うに前記半導体基板の基板電圧を制御する基板電圧発生
手段とを備えたことを特徴とするものである。
【０００８】また、この発明の半導体記憶装置は、前記
リーク検知手段の前記出力信号により、前記基板電圧が
浅くなるように制御することを特徴とするものである。
また、この発明の半導体記憶装置は、前記ダミーメモリ
セルがダミーセル用基板にＭＯＳトランジスタで構成さ
れ、このＭＯＳトランジスタの主としてドレインと前記
ダミーセル用基板との間のリークを検知するようにした
ことを特徴とするものである。
リーク検知手段の前記出力信号により、前記基板電圧が
浅くなるように制御することを特徴とするものである。
また、この発明の半導体記憶装置は、前記ダミーメモリ
セルがダミーセル用基板にＭＯＳトランジスタで構成さ
れ、このＭＯＳトランジスタの主としてドレインと前記
ダミーセル用基板との間のリークを検知するようにした
ことを特徴とするものである。
【０００９】また、この発明の半導体記憶装置は、前記
リーク検知手段の前記出力信号により、前記基板電圧が
深くなるように制御することを特徴とするものである。
また、この発明の半導体記憶装置は、前記ダミーメモリ
セルがダミーセル用基板にＭＯＳトランジスタで構成さ
れ、このＭＯＳトランジスタの主としてソースとドレイ
ン間のリークを検知するようにしたことを特徴とするも
のである。また、この発明の半導体記憶装置は、前記ダ
ミーメモリセルのゲート絶縁膜が前記メモリセルの素子
間分離絶縁膜と同様に形成されていることを特徴とする
ものである。
リーク検知手段の前記出力信号により、前記基板電圧が
深くなるように制御することを特徴とするものである。
また、この発明の半導体記憶装置は、前記ダミーメモリ
セルがダミーセル用基板にＭＯＳトランジスタで構成さ
れ、このＭＯＳトランジスタの主としてソースとドレイ
ン間のリークを検知するようにしたことを特徴とするも
のである。また、この発明の半導体記憶装置は、前記ダ
ミーメモリセルのゲート絶縁膜が前記メモリセルの素子
間分離絶縁膜と同様に形成されていることを特徴とする
ものである。
【００１０】さらにまた、この発明の半導体記憶装置
は、メモリセルが形成された半導体基板に前記メモリセ
ルと同様に形成された少なくとも２組みのダミーメモリ
セルと、前記少なくとも２組のダミーメモリセルのリー
クをそれぞれ検知して前記リーク量に応じた出力信号を
発生する少なくとも２組のリーク検知手段と、前記少な
くとも２組みのリーク検知手段の前記出力信号を比較し
て出力信号を発生する比較手段と、前記比較手段の出力
信号が印可され前記メモリセルのリーク量を減少させる
ように前記半導体基板の基板電圧を制御する基板電圧発
生手段とを備えたことを特徴とするものである。
は、メモリセルが形成された半導体基板に前記メモリセ
ルと同様に形成された少なくとも２組みのダミーメモリ
セルと、前記少なくとも２組のダミーメモリセルのリー
クをそれぞれ検知して前記リーク量に応じた出力信号を
発生する少なくとも２組のリーク検知手段と、前記少な
くとも２組みのリーク検知手段の前記出力信号を比較し
て出力信号を発生する比較手段と、前記比較手段の出力
信号が印可され前記メモリセルのリーク量を減少させる
ように前記半導体基板の基板電圧を制御する基板電圧発
生手段とを備えたことを特徴とするものである。
【００１１】また、この発明の半導体記憶装置は、前記
ダミーメモリセルがダミーセル用基板にＭＯＳトランジ
スタで構成され、前記リーク検知手段の一方により、こ
のＭＯＳトランジスタの主としてドレインと前記ダミー
セル用基板との間のリークを検知し、前記リーク検知手
段の他方により、このＭＯＳトランジスタの主としてソ
ースとドレイン間のリークを検知するようにしたことを
特徴とするものである。
ダミーメモリセルがダミーセル用基板にＭＯＳトランジ
スタで構成され、前記リーク検知手段の一方により、こ
のＭＯＳトランジスタの主としてドレインと前記ダミー
セル用基板との間のリークを検知し、前記リーク検知手
段の他方により、このＭＯＳトランジスタの主としてソ
ースとドレイン間のリークを検知するようにしたことを
特徴とするものである。
【００１２】
実施の形態１．以下、この発明の一実施の形態による半
導体記憶装置を図について説明する。図１は、この発明
の半導体記憶装置においてメモリセルのリークを検知す
るリーク検知手段（メモリセルリークモニター）の構成
を示す図である。図２は、図１の回路中のダミーメモリ
セルの接続を示す断面図、図３は、図１のメモリセルリ
ークモニターの出力信号を受けて基板電圧を発生する基
板電圧発生回路（基板電圧発生回路）の構成を示す図で
ある。この発明の半導体記憶装置は、半導体基板に形成
されるメモリセルとともに、これらの回路を形成して、
半導体基板の電位を制御し、もってメモリセルのリーク
を減少させようとするものである。
導体記憶装置を図について説明する。図１は、この発明
の半導体記憶装置においてメモリセルのリークを検知す
るリーク検知手段（メモリセルリークモニター）の構成
を示す図である。図２は、図１の回路中のダミーメモリ
セルの接続を示す断面図、図３は、図１のメモリセルリ
ークモニターの出力信号を受けて基板電圧を発生する基
板電圧発生回路（基板電圧発生回路）の構成を示す図で
ある。この発明の半導体記憶装置は、半導体基板に形成
されるメモリセルとともに、これらの回路を形成して、
半導体基板の電位を制御し、もってメモリセルのリーク
を減少させようとするものである。
【００１３】先ず、図１のメモリセルリークモニター１
００の構成を示す図において、Ａ１０はメモリセルモニ
ター用のダミーメモリセル、Ｎ１０はそのＭＯＳトラン
ジスタであり、メモリセルと同じ構造に形成されてい
る。また、Ｎ２及びＮ３は、ｎ型ＭＯＳトランジスタ、
Ｐ１〜Ｐ５はｐ型ＭＯＳトランジスタ、Ｒは負荷抵抗、
ＭＣは出力信号である。また、ＶＣＣは電源電圧で、通
常、３．３Ｖが印加されている。ＧＮＤは接地電位を示
す。なお、図示されていないが、半導体基板には、基板
電圧ＶＢＢが印加されており、通常−２Ｖとされる。こ
のような回路構成によって、出力信号ＭＣは、ダミーメ
モリセルＡ１０のリークを検知してそのレベルが変動す
る信号となる。なお、ダミーメモリセルＡ１０のＭＯＳ
トランジスタＮ１０のリークは小さいので、検出精度を
上げるために数キロビットのＭＯＳトランジスタを並列
に接続したものを用いるが、図では簡単のためＭＯＳト
ランジスタ１個で代表させている。
００の構成を示す図において、Ａ１０はメモリセルモニ
ター用のダミーメモリセル、Ｎ１０はそのＭＯＳトラン
ジスタであり、メモリセルと同じ構造に形成されてい
る。また、Ｎ２及びＮ３は、ｎ型ＭＯＳトランジスタ、
Ｐ１〜Ｐ５はｐ型ＭＯＳトランジスタ、Ｒは負荷抵抗、
ＭＣは出力信号である。また、ＶＣＣは電源電圧で、通
常、３．３Ｖが印加されている。ＧＮＤは接地電位を示
す。なお、図示されていないが、半導体基板には、基板
電圧ＶＢＢが印加されており、通常−２Ｖとされる。こ
のような回路構成によって、出力信号ＭＣは、ダミーメ
モリセルＡ１０のリークを検知してそのレベルが変動す
る信号となる。なお、ダミーメモリセルＡ１０のＭＯＳ
トランジスタＮ１０のリークは小さいので、検出精度を
上げるために数キロビットのＭＯＳトランジスタを並列
に接続したものを用いるが、図では簡単のためＭＯＳト
ランジスタ１個で代表させている。
【００１４】次に、図２は、図１中のダミーメモリセル
Ａ１０のＭＯＳトランジスタＮ１０の断面構造とその接
続状態を示す図である。このＭＯＳトランジスタＮ１０
は、メモリセルを模擬してメモリセルと同様に形成され
ている。図２において、１ａはダミーセル用の基板（ｐ
型半導体基板）、２〜４は、ソースまたはドレイン領域
となるｎ＋領域、６はＬＯＣＯＳなどによる素子間分離
絶縁膜（酸化膜）、７はゲート絶縁膜（酸化膜）、８、
９はゲート電極かつワード線、１１および１２は信号電
荷を蓄積する容量の一方の電極であるストレージノー
ド、１３は層間酸化膜である。なお、この例では、ダミ
ーメモリセルがダミーセル用の基板１ａに形成されると
したが、基板の中のウェル領域などに形成されていても
よい。ここでは、これらを含めてダミーセル用の基板１
ａで代表させる。なおまた、ダミーメモリセルの図示以
外の構造部分は、この説明に直接関係しないので複雑さ
を避けるため省略している。図２に示すように、このダ
ミーのＭＯＳトランジスタでは、ｎ＋領域（ソース）２
とゲート８が接地され、ダミーセル用の基板１ａには基
板電圧ＶＢＢが印可されている。このとき、ドレイン３
からは図示のリーク、およびが発生する可能性が
ある。
Ａ１０のＭＯＳトランジスタＮ１０の断面構造とその接
続状態を示す図である。このＭＯＳトランジスタＮ１０
は、メモリセルを模擬してメモリセルと同様に形成され
ている。図２において、１ａはダミーセル用の基板（ｐ
型半導体基板）、２〜４は、ソースまたはドレイン領域
となるｎ＋領域、６はＬＯＣＯＳなどによる素子間分離
絶縁膜（酸化膜）、７はゲート絶縁膜（酸化膜）、８、
９はゲート電極かつワード線、１１および１２は信号電
荷を蓄積する容量の一方の電極であるストレージノー
ド、１３は層間酸化膜である。なお、この例では、ダミ
ーメモリセルがダミーセル用の基板１ａに形成されると
したが、基板の中のウェル領域などに形成されていても
よい。ここでは、これらを含めてダミーセル用の基板１
ａで代表させる。なおまた、ダミーメモリセルの図示以
外の構造部分は、この説明に直接関係しないので複雑さ
を避けるため省略している。図２に示すように、このダ
ミーのＭＯＳトランジスタでは、ｎ＋領域（ソース）２
とゲート８が接地され、ダミーセル用の基板１ａには基
板電圧ＶＢＢが印可されている。このとき、ドレイン３
からは図示のリーク、およびが発生する可能性が
ある。
【００１５】次に、図１のメモリセルリークモニターの
動作について説明する。図１のダミーメモリセルＡ１０
のｎチャンネル型ＭＯＳトランジスタＮ１０は、ゲート
８がＧＮＤに接続されているためＯＮすることがない。
この時、もし電荷蓄積電極としてのドレイン３からのリ
ークがないと仮定すると、Ａ１０のｎチャンネル型トラ
ンジスタＮ１０には電流が流れないため、ノードＢはｐ
チャンネル型ＭＯＳトランジスタＰ１のしきい値電圧Ｖ
ｔＰ１で安定する。
動作について説明する。図１のダミーメモリセルＡ１０
のｎチャンネル型ＭＯＳトランジスタＮ１０は、ゲート
８がＧＮＤに接続されているためＯＮすることがない。
この時、もし電荷蓄積電極としてのドレイン３からのリ
ークがないと仮定すると、Ａ１０のｎチャンネル型トラ
ンジスタＮ１０には電流が流れないため、ノードＢはｐ
チャンネル型ＭＯＳトランジスタＰ１のしきい値電圧Ｖ
ｔＰ１で安定する。
【００１６】また、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１とＰ２とは同じしきい値電圧とすると、トランジス
タＰ２もＯＦＦ状態になっているので、ノードＣへの供
給源がなくなるため、ｎチャンネル型トランジスタＮ
２、Ｎ３ともＯＦＦとなる。また、Ｎ３がＯＦＦとなっ
ているので、ノードＤはｐチャンネル型ＭＯＳトランジ
スタＰ３のしきい値電圧ＶｔＰ３で安定し、ｐチャンネ
ル型ＭＯＳトランジスタＰ３とＰ４のしきい値電圧が同
じとすると、トランジスタＰ４もＯＦＦ状態となり、ノ
ードＥは接地電位となる。したがって、ｐチャンネル型
ＭＯＳトランジスタＰ５はＯＮとなり、トランジスタＰ
５から一定電位の信号ＭＣを出力する。
Ｐ１とＰ２とは同じしきい値電圧とすると、トランジス
タＰ２もＯＦＦ状態になっているので、ノードＣへの供
給源がなくなるため、ｎチャンネル型トランジスタＮ
２、Ｎ３ともＯＦＦとなる。また、Ｎ３がＯＦＦとなっ
ているので、ノードＤはｐチャンネル型ＭＯＳトランジ
スタＰ３のしきい値電圧ＶｔＰ３で安定し、ｐチャンネ
ル型ＭＯＳトランジスタＰ３とＰ４のしきい値電圧が同
じとすると、トランジスタＰ４もＯＦＦ状態となり、ノ
ードＥは接地電位となる。したがって、ｐチャンネル型
ＭＯＳトランジスタＰ５はＯＮとなり、トランジスタＰ
５から一定電位の信号ＭＣを出力する。
【００１７】次に、図１のダミーメモリセルＡ１０で、
リークがある場合、図１の回路はカレントミラー構造と
なっているので、トランジスタＮ２にも同様の電流が流
れる。また、トランジスタＮ３にも電流がながれるの
で、ノードＤのレベルが下降し、トランジスタＰ４がＯ
Ｎ状態となり、ノードＥのレベルが上昇する。このため
トランジスタＰ５が、強いＯＮ状態から弱いＯＮ状態と
なるので、結果として出力信号ＭＣのレベルが若干下降
する。このようにして、ダミーメモリセルＡ１０でのリ
ーク量に依存した出力信号ＭＣが得られる。
リークがある場合、図１の回路はカレントミラー構造と
なっているので、トランジスタＮ２にも同様の電流が流
れる。また、トランジスタＮ３にも電流がながれるの
で、ノードＤのレベルが下降し、トランジスタＰ４がＯ
Ｎ状態となり、ノードＥのレベルが上昇する。このため
トランジスタＰ５が、強いＯＮ状態から弱いＯＮ状態と
なるので、結果として出力信号ＭＣのレベルが若干下降
する。このようにして、ダミーメモリセルＡ１０でのリ
ーク量に依存した出力信号ＭＣが得られる。
【００１８】図３は、基板電圧発生回路２００の構成を
示す図である。図３において、２１はインバータＩ１〜
Ｉ２からなるリングオッシレータ部、２２は容量Ｃ及び
トランジスタＴ１、Ｔ２からなる平滑部である。リング
オッシレータ部２１には、パルス入力信号φが入力され
ている。また、リングオッシレータ部２１の電源電圧と
して、図２のメモリセルリークモニター１００からの出
力電圧ＭＣが印可されている。出力電圧ＶＢＢは、メモ
リセルを含む半導体基板１に印可される基板電圧とな
る。
示す図である。図３において、２１はインバータＩ１〜
Ｉ２からなるリングオッシレータ部、２２は容量Ｃ及び
トランジスタＴ１、Ｔ２からなる平滑部である。リング
オッシレータ部２１には、パルス入力信号φが入力され
ている。また、リングオッシレータ部２１の電源電圧と
して、図２のメモリセルリークモニター１００からの出
力電圧ＭＣが印可されている。出力電圧ＶＢＢは、メモ
リセルを含む半導体基板１に印可される基板電圧とな
る。
【００１９】図１のメモリセルリークモニター１００に
おいて、ダミーメモリセルＡ１０におけるｎチャンネル
型ＭＯＳトランジスタＮ１０のドレイン３からのリーク
がないと仮定すると、トランジスタＮ１０には電流が流
れないため、先に説明したように、出力信号ＭＣのレベ
ルは一定である。この信号ＭＣが基板電圧発生回路２０
０のリングオッシレータ２１の電源となっているので、
この信号ＭＣのレベルが一定であれば、基板電圧発生回
路２００の出力である基板電位ＶＢＢのレベルも一定と
なっている。
おいて、ダミーメモリセルＡ１０におけるｎチャンネル
型ＭＯＳトランジスタＮ１０のドレイン３からのリーク
がないと仮定すると、トランジスタＮ１０には電流が流
れないため、先に説明したように、出力信号ＭＣのレベ
ルは一定である。この信号ＭＣが基板電圧発生回路２０
０のリングオッシレータ２１の電源となっているので、
この信号ＭＣのレベルが一定であれば、基板電圧発生回
路２００の出力である基板電位ＶＢＢのレベルも一定と
なっている。
【００２０】つぎに、図１のメモリセルリークモニター
１００において、ダミーメモリセルＡ１０のトランジス
タＮ１０のドレイン３からのリークがあると、トランジ
スタＮ１０には電流が流れるため、先に説明したとお
り、出力信号ＭＣのレベルが下降する。図３の基板電圧
発生回路２００において、入力信号ＭＣのレベルが下降
すると、リングオッシレータ２１の周期が長くなるの
で、出力である基板電位ＶＢＢのレベルが浅くなる。つ
まり、負の電位が若干正の方向へシフトして浅くなる。
このように、上述したような手段と方法により、メモリ
セルのリフレッシュの実力に合わせて基板電位ＶＢＢの
レベルを制御することができる。
１００において、ダミーメモリセルＡ１０のトランジス
タＮ１０のドレイン３からのリークがあると、トランジ
スタＮ１０には電流が流れるため、先に説明したとお
り、出力信号ＭＣのレベルが下降する。図３の基板電圧
発生回路２００において、入力信号ＭＣのレベルが下降
すると、リングオッシレータ２１の周期が長くなるの
で、出力である基板電位ＶＢＢのレベルが浅くなる。つ
まり、負の電位が若干正の方向へシフトして浅くなる。
このように、上述したような手段と方法により、メモリ
セルのリフレッシュの実力に合わせて基板電位ＶＢＢの
レベルを制御することができる。
【００２１】一般的にメモリセルにおいて、基板電位Ｖ
ＢＢのレベルが深い（負の方向へ）ほど、リークが増大
し、必要なリフレッシュ動作の間隔が短くなる。すなわ
ち、リフレッシュはきびしくなる。また、基板電位ＶＢ
Ｂのレベルが浅い（正の方向へ）ほど、リークが減少
し、必要なリフレッシュ動作の間隔が長くなる。すなわ
ち、リフレッシュは緩くなる。従って、基板電位ＶＢＢ
のレベルを浅く（正の方向へ）すれば、プロセスパラメ
ータのバラツキにより、ｎ＋領域３からのリークが大き
いという原因によってリフレッシュの実力がないロット
を、救済することができ、歩留まり向上を実現すること
ができる。
ＢＢのレベルが深い（負の方向へ）ほど、リークが増大
し、必要なリフレッシュ動作の間隔が短くなる。すなわ
ち、リフレッシュはきびしくなる。また、基板電位ＶＢ
Ｂのレベルが浅い（正の方向へ）ほど、リークが減少
し、必要なリフレッシュ動作の間隔が長くなる。すなわ
ち、リフレッシュは緩くなる。従って、基板電位ＶＢＢ
のレベルを浅く（正の方向へ）すれば、プロセスパラメ
ータのバラツキにより、ｎ＋領域３からのリークが大き
いという原因によってリフレッシュの実力がないロット
を、救済することができ、歩留まり向上を実現すること
ができる。
【００２２】実施の形態２．前述の実施の形態１では、
メモリセルのリークを全体として捉えて基板電圧の制御
を考えた。以下に述べる実施の形態においては、メモリ
セルのリークのモード（種類）を区別して基板電圧を制
御する形態について述べる。メモリセルのリークは、図
１１に示したように、及びのリーク先別に分かれ
る。これを個別に捉えて半導体基板の基板電圧ＶＢＢの
レベルを制御することが可能である。先ず、ｎ＋領域３
（ドレイン３）からｐ型基板１に対して流れる図示の
リークに注目する。
メモリセルのリークを全体として捉えて基板電圧の制御
を考えた。以下に述べる実施の形態においては、メモリ
セルのリークのモード（種類）を区別して基板電圧を制
御する形態について述べる。メモリセルのリークは、図
１１に示したように、及びのリーク先別に分かれ
る。これを個別に捉えて半導体基板の基板電圧ＶＢＢの
レベルを制御することが可能である。先ず、ｎ＋領域３
（ドレイン３）からｐ型基板１に対して流れる図示の
リークに注目する。
【００２３】図４は、ｎ＋領域３（ドレイン３）からｐ
型基板１に対して流れる、図１１のモードのリークを
検知するためのダミーメモリセルＡ１１の回路構成を示
す。図４に示すように、ＭＯＳトランジスタＮ１１のソ
ース２とドレイン３を短絡し、かつゲート電極８を接地
する。この図４に示すダミーメモリセルＡ１１を、図１
の回路中に示すダミーメモリセルＡ１０と置き換えてメ
モリセルリークモニター１０１を構成する。
型基板１に対して流れる、図１１のモードのリークを
検知するためのダミーメモリセルＡ１１の回路構成を示
す。図４に示すように、ＭＯＳトランジスタＮ１１のソ
ース２とドレイン３を短絡し、かつゲート電極８を接地
する。この図４に示すダミーメモリセルＡ１１を、図１
の回路中に示すダミーメモリセルＡ１０と置き換えてメ
モリセルリークモニター１０１を構成する。
【００２４】図５は、このときのダミーメモリセルＡ１
１のＭＯＳトランジスタＮ１１の断面図とその接続の様
子を示す。この図５から解るように、ｎ＋領域（ソー
ス）２とｎ＋領域（ドレイン）３の間は短絡されてリー
クは無くなるので、図示のリークが支配的となる。こ
のリークは、ｎ＋領域（ドレイン）３に電荷を蓄積した
あと、特に書き込み、読み出し動作のない期間でのリフ
レッシュを要するポーズリフレッシュの周期に影響を与
えるリークである。
１のＭＯＳトランジスタＮ１１の断面図とその接続の様
子を示す。この図５から解るように、ｎ＋領域（ソー
ス）２とｎ＋領域（ドレイン）３の間は短絡されてリー
クは無くなるので、図示のリークが支配的となる。こ
のリークは、ｎ＋領域（ドレイン）３に電荷を蓄積した
あと、特に書き込み、読み出し動作のない期間でのリフ
レッシュを要するポーズリフレッシュの周期に影響を与
えるリークである。
【００２５】図４に示したダミーメモリセルＡ１１にお
いて、リークが無いときと、在るときのメモリセルリ
ークモニター１０１の動作は、前述の実施の形態１で説
明したことと同じであるから、詳細な説明は省略する。
このように、図４のようなリークモニタ用メモリセルＡ
１１を使うことにより、リークのみに注目して、基板
電圧ＶＢＢのレベルを制御することができる。従って、
ｎ＋領域３から基板１へのリークが大きいことが原因で
リフレッシュの実力がないロットを救済することがで
き、歩留まり向上を実現することができる。
いて、リークが無いときと、在るときのメモリセルリ
ークモニター１０１の動作は、前述の実施の形態１で説
明したことと同じであるから、詳細な説明は省略する。
このように、図４のようなリークモニタ用メモリセルＡ
１１を使うことにより、リークのみに注目して、基板
電圧ＶＢＢのレベルを制御することができる。従って、
ｎ＋領域３から基板１へのリークが大きいことが原因で
リフレッシュの実力がないロットを救済することがで
き、歩留まり向上を実現することができる。
【００２６】実施の形態３．次に、メモリセルのリーク
のうち、ｎ＋領域３からゲート電極８の下を通って対向
するｎ＋領域２へ流れる図１１中のモードのリークに
注目する。図６は、この場合のメモリセルリークモニタ
ーの構成を示す図である。図６において、Ａ１２はメモ
リセルモニター用のダミーメモリセル、Ｎ１１はそのＭ
ＯＳトランジスタであり、メモリセルと同じ構造に形成
されているが、図に示すように、ドレイン３、ゲート電
極８及びダミーセル用の基板１ａが接地されている。
のうち、ｎ＋領域３からゲート電極８の下を通って対向
するｎ＋領域２へ流れる図１１中のモードのリークに
注目する。図６は、この場合のメモリセルリークモニタ
ーの構成を示す図である。図６において、Ａ１２はメモ
リセルモニター用のダミーメモリセル、Ｎ１１はそのＭ
ＯＳトランジスタであり、メモリセルと同じ構造に形成
されているが、図に示すように、ドレイン３、ゲート電
極８及びダミーセル用の基板１ａが接地されている。
【００２７】また、図６のメモリセルリークモニターに
おいて、Ｎ２〜Ｎ３は、ｎ型ＭＯＳトランジスタ、Ｐ１
〜Ｐ４はｐ型ＭＯＳトランジスタ、ＭＣバー（図中、バ
ーの付いたＭＣ。以下同じ）は出力信号である。また、
ＶＣＣは電源電圧である。出力信号ＭＣバーは、ダミー
メモリセルＡ１２のリークを検知してレベルが変動する
信号である。この回路は、図２に示した回路のＭＯＳト
ランジスタＰ４のノードＥより後の部分を除いた形にな
っており、その外は同様であるので、詳細な説明は省略
する。なお、図１のメモリセルリークモニタ１００の出
力信号ＭＣと図６のメモリセルリークモニター１０２の
出力信号ＭＣバーとは、反転した関係になる。
おいて、Ｎ２〜Ｎ３は、ｎ型ＭＯＳトランジスタ、Ｐ１
〜Ｐ４はｐ型ＭＯＳトランジスタ、ＭＣバー（図中、バ
ーの付いたＭＣ。以下同じ）は出力信号である。また、
ＶＣＣは電源電圧である。出力信号ＭＣバーは、ダミー
メモリセルＡ１２のリークを検知してレベルが変動する
信号である。この回路は、図２に示した回路のＭＯＳト
ランジスタＰ４のノードＥより後の部分を除いた形にな
っており、その外は同様であるので、詳細な説明は省略
する。なお、図１のメモリセルリークモニタ１００の出
力信号ＭＣと図６のメモリセルリークモニター１０２の
出力信号ＭＣバーとは、反転した関係になる。
【００２８】図７はこのときのダミーメモリセルＡ１２
のＭＯＳトランジスタＮ１２の断面図とその接続の様子
を示す。この図から解るように、ダミーセル用の基板１
ａが接地され、ｎ＋領域（ドレイン）３と基板１ａとの
間の電圧が小さくなるので、基板１ａへのリークは小さ
くなり、図示のリークが支配的となる。このように、
図６に示したリークモニタ用メモリセルＡ１２を使うこ
とにより、リークのみに注目したリークを検知するこ
とができる。このリークは、メモリセルの書き込み、読
み出し動作時に近接した信号線の影響を受けている期間
における、いわゆるディスターブリフレッシュの周期に
影響するリークである。
のＭＯＳトランジスタＮ１２の断面図とその接続の様子
を示す。この図から解るように、ダミーセル用の基板１
ａが接地され、ｎ＋領域（ドレイン）３と基板１ａとの
間の電圧が小さくなるので、基板１ａへのリークは小さ
くなり、図示のリークが支配的となる。このように、
図６に示したリークモニタ用メモリセルＡ１２を使うこ
とにより、リークのみに注目したリークを検知するこ
とができる。このリークは、メモリセルの書き込み、読
み出し動作時に近接した信号線の影響を受けている期間
における、いわゆるディスターブリフレッシュの周期に
影響するリークである。
【００２９】このようにして、図６のメモリセルリーク
モニター１０２の出力信号ＭＣバーを図２の基板電圧発
生回路２００のリングオッシレータ部２１の電源とす
る。このように構成すると、リークの電流が多けれ
ば、出力信号ＭＣバーのレベルが上昇し、リングオッシ
レータの周期が短くなるため半導体基板１への基板電圧
ＶＢＢが深くなる。すなわち、負の電位がさらに若干負
の側に深くなる。基板電圧ＶＢＢが負の方向に深くなる
と、メモリセルのＭＯＳトランジスタのしきい値が上が
り、ソースからドレインへリークしにくくなる。
モニター１０２の出力信号ＭＣバーを図２の基板電圧発
生回路２００のリングオッシレータ部２１の電源とす
る。このように構成すると、リークの電流が多けれ
ば、出力信号ＭＣバーのレベルが上昇し、リングオッシ
レータの周期が短くなるため半導体基板１への基板電圧
ＶＢＢが深くなる。すなわち、負の電位がさらに若干負
の側に深くなる。基板電圧ＶＢＢが負の方向に深くなる
と、メモリセルのＭＯＳトランジスタのしきい値が上が
り、ソースからドレインへリークしにくくなる。
【００３０】この方法により、リークに注目した基板
電圧ＶＢＢのレベルを制御することができる。従って、
プロセスパラメータのバラツキにより、ｎ＋領域３から
ゲート電極８の下を通って対向するｎ＋領域２への図示
のリークが大きいという原因によってリフレッシュの
実力がないロットを、救済することができ、歩留まり向
上を実現することができる。
電圧ＶＢＢのレベルを制御することができる。従って、
プロセスパラメータのバラツキにより、ｎ＋領域３から
ゲート電極８の下を通って対向するｎ＋領域２への図示
のリークが大きいという原因によってリフレッシュの
実力がないロットを、救済することができ、歩留まり向
上を実現することができる。
【００３１】実施の形態４．次に、メモリセルのリーク
のうち、ｎ＋領域３からＬＯＣＯＳ分離酸化膜６の下を
通って隣のｎ＋領域４に流れる図１１で示したモード
のリークに注目する。図８は、この場合のメモリセルモ
ニター用のダミーメモリセルＡ1３の構成を示す。図８
に示すように、ソース２及びゲート電極８が接地されて
いる。また、ダミーセル用の基板１ａが接地されてい
る。さらに、後述するように、ゲート酸化膜が厚く形成
されている。このダミーメモリセルＡ１３を図６のメモ
リセルモニターのダミーメモリセルＡ１２と取り替えて
接続し、この場合のメモリセルモニター１０３として構
成する。
のうち、ｎ＋領域３からＬＯＣＯＳ分離酸化膜６の下を
通って隣のｎ＋領域４に流れる図１１で示したモード
のリークに注目する。図８は、この場合のメモリセルモ
ニター用のダミーメモリセルＡ1３の構成を示す。図８
に示すように、ソース２及びゲート電極８が接地されて
いる。また、ダミーセル用の基板１ａが接地されてい
る。さらに、後述するように、ゲート酸化膜が厚く形成
されている。このダミーメモリセルＡ１３を図６のメモ
リセルモニターのダミーメモリセルＡ１２と取り替えて
接続し、この場合のメモリセルモニター１０３として構
成する。
【００３２】図９はこのときのダミーメモリセルＡ１３
のＭＯＳトランジスタＮ１３の断面図とその接続の様子
を示す。ｎ＋領域（ソース）２、ゲート電極８及びダミ
ーセル用の基板１ａが接地されている。また、ゲート酸
化膜７を厚く形成し、素子間分離酸化膜６と同様な状態
にされている。これにより、ｎ＋領域（ドレイン）３か
らＬＯＣＯＳ分離酸化膜６の下を通って隣のｎ＋領域４
に流れる、図１１に示したモードのリークを模擬す
る。この図９から解るように、基板１ａが接地されｎ＋
領域３と基板１ａとの間の電圧が小さくなるので、基板
１ａへのリークは小さくなり、図示のリークが支配的
となる。このように、図８および図９のようなリークモ
ニタ用メモリセルＡ１３を使うことにより、リークの
みに注目したリーク検知をすることができる。なお、こ
のリークは、メモリセルの書き込み、読み出し動作時
に、近接した信号線の影響を受けている期間における、
いわゆるディスターブリフレッシュの周期に影響するリ
ークである。
のＭＯＳトランジスタＮ１３の断面図とその接続の様子
を示す。ｎ＋領域（ソース）２、ゲート電極８及びダミ
ーセル用の基板１ａが接地されている。また、ゲート酸
化膜７を厚く形成し、素子間分離酸化膜６と同様な状態
にされている。これにより、ｎ＋領域（ドレイン）３か
らＬＯＣＯＳ分離酸化膜６の下を通って隣のｎ＋領域４
に流れる、図１１に示したモードのリークを模擬す
る。この図９から解るように、基板１ａが接地されｎ＋
領域３と基板１ａとの間の電圧が小さくなるので、基板
１ａへのリークは小さくなり、図示のリークが支配的
となる。このように、図８および図９のようなリークモ
ニタ用メモリセルＡ１３を使うことにより、リークの
みに注目したリーク検知をすることができる。なお、こ
のリークは、メモリセルの書き込み、読み出し動作時
に、近接した信号線の影響を受けている期間における、
いわゆるディスターブリフレッシュの周期に影響するリ
ークである。
【００３３】このようにして、図６のメモリセルリーク
モニター１０３の出力信号ＭＣバーを図２の基板電圧発
生回路２００のリングオッシレータ部２１の電源とす
る。このように構成すると、リークの電流が多けれ
ば、出力信号ＭＣバーのレベルが上昇し、リングオッシ
レータの周期が短くなるため半導体基板１への基板電圧
ＶＢＢが深くなる。すなわち、負の電位がさらに若干負
の側に深くなる。基板電圧ＶＢＢが負の方向に深くなる
と、ｎ＋領域３からＬＯＣＯＳ分離酸化膜６の下を通っ
て隣のｎ＋領域４に流れる図１１のモードのリークも
しにくくなる。この方法により、リークに注目した基
板電圧ＶＢＢのレベルを制御することができる。従っ
て、同様に、プロセスパラメータのバラツキにより、ｎ
＋領域３からＬＯＣＯＳ分離酸化膜６の下を通って隣の
ｎ＋領域４に流れる図１１のモードのリークが大きい
という原因によってリフレッシュの実力がないロット
を、救済することができ、歩留まり向上を実現すること
ができる。
モニター１０３の出力信号ＭＣバーを図２の基板電圧発
生回路２００のリングオッシレータ部２１の電源とす
る。このように構成すると、リークの電流が多けれ
ば、出力信号ＭＣバーのレベルが上昇し、リングオッシ
レータの周期が短くなるため半導体基板１への基板電圧
ＶＢＢが深くなる。すなわち、負の電位がさらに若干負
の側に深くなる。基板電圧ＶＢＢが負の方向に深くなる
と、ｎ＋領域３からＬＯＣＯＳ分離酸化膜６の下を通っ
て隣のｎ＋領域４に流れる図１１のモードのリークも
しにくくなる。この方法により、リークに注目した基
板電圧ＶＢＢのレベルを制御することができる。従っ
て、同様に、プロセスパラメータのバラツキにより、ｎ
＋領域３からＬＯＣＯＳ分離酸化膜６の下を通って隣の
ｎ＋領域４に流れる図１１のモードのリークが大きい
という原因によってリフレッシュの実力がないロット
を、救済することができ、歩留まり向上を実現すること
ができる。
【００３４】実施の形態５．図１０は、この発明のさら
に他の実施の形態の半導体記憶装置におけるメモリセル
リークモニターを示す図である。上述の実施の形態の説
明から明らかなように、ｎ＋領域３から半導体基板１へ
の図１１中のモードのようなリークに対しては、基板
電圧を浅くする方向で制御し、逆にｎ＋領域３からゲー
ト電極８の下を通って対向するｎ＋領域２への図示の
ようなリーク、並びに、ｎ＋領域３からＬＯＣＯＳ分離
酸化膜６の下を通って隣のｎ＋領域４に流れる図示の
ようなリークに対しては、基板電圧を深くする方向で制
御する。このように基板電圧の制御は、リークのモード
によって逆方向になるので、リークのうちどのモードの
リークが主要なものかを検知して対策を施すことが効果
的である。この実施の形態は、このような対策を施した
半導体記憶装置に関するものである。
に他の実施の形態の半導体記憶装置におけるメモリセル
リークモニターを示す図である。上述の実施の形態の説
明から明らかなように、ｎ＋領域３から半導体基板１へ
の図１１中のモードのようなリークに対しては、基板
電圧を浅くする方向で制御し、逆にｎ＋領域３からゲー
ト電極８の下を通って対向するｎ＋領域２への図示の
ようなリーク、並びに、ｎ＋領域３からＬＯＣＯＳ分離
酸化膜６の下を通って隣のｎ＋領域４に流れる図示の
ようなリークに対しては、基板電圧を深くする方向で制
御する。このように基板電圧の制御は、リークのモード
によって逆方向になるので、リークのうちどのモードの
リークが主要なものかを検知して対策を施すことが効果
的である。この実施の形態は、このような対策を施した
半導体記憶装置に関するものである。
【００３５】図１０において、１０１は、図１で示した
メモリセルリークモニターのダミーメモリセルＡ１０を
図４に示したダミーメモリセルＡ１１で置き換えたメモ
リセルリークモニターであり、出力信号ＭＣを出力す
る。また、１０４は図１で示したメモリセルリークモニ
ターのダミーメモリセルＡ１０を図６（または図８）に
示したダミーメモリセルＡ１２（またはＡ１３）で置き
換えたメモリセルリークモニターであり、出力信号Ｍ
Ｃ’を出力する。３００は、リークモニター１０１の出
力ＭＣと、リークモニター１０４の出力ＭＣ’を比較し
て出力ＭＣ”を出力する比較手段（コンパレータ）であ
る。そして、このコンパレータ３００の出力ＭＣ”を、
図３に示した基板電圧発生回路２００に、電源電圧ＭＣ
に代えて電源電圧として印加する。
メモリセルリークモニターのダミーメモリセルＡ１０を
図４に示したダミーメモリセルＡ１１で置き換えたメモ
リセルリークモニターであり、出力信号ＭＣを出力す
る。また、１０４は図１で示したメモリセルリークモニ
ターのダミーメモリセルＡ１０を図６（または図８）に
示したダミーメモリセルＡ１２（またはＡ１３）で置き
換えたメモリセルリークモニターであり、出力信号Ｍ
Ｃ’を出力する。３００は、リークモニター１０１の出
力ＭＣと、リークモニター１０４の出力ＭＣ’を比較し
て出力ＭＣ”を出力する比較手段（コンパレータ）であ
る。そして、このコンパレータ３００の出力ＭＣ”を、
図３に示した基板電圧発生回路２００に、電源電圧ＭＣ
に代えて電源電圧として印加する。
【００３６】図１０のようにコンパレータ３００を使用
することにより、出力ＭＣとＭＣ’を比較し、例えば出
力ＭＣが大きい、すなわちリークの量が多ければ、コ
ンパレータ３００の出力ＭＣ”は下降し、基板電圧発生
回路２００により半導体基板１の基板電圧ＶＢＢを浅く
する。一方、出力ＭＣ’が大きい、すなわちリーク
（または）の方がリーク量が多ければ、コンパレータ
３００の出力ＭＣ”は上昇し、基板電圧発生回路２００
により基板電圧ＶＢＢを深くする。このようにすると、
リークとリーク（または）のリーク量を比較し
て、大きい方のリークを減らすように基板電圧ＶＢＢの
レベルを決めることができる。従って、リークのうちど
のモードのリークが主要なものかを検知して基板電圧Ｖ
ＢＢのレベルを最も効果的に制御することができる。言
い換えれば、二つのリークモニタとコンパレータの組み
合わせによりリーク量ワーストのリークモードを優先し
て基板電圧ＶＢＢを制御することができる。従って、プ
ロセスパラメータのバラツキにより、いくつかのモード
のリークが存在するという原因に対してもっとも効果的
にリークを抑制し、リフレッシュの実力がないロットを
救済することができ、歩留まり向上を実現することがで
きる。なお、上述の各実施の形態では、ｎチャンネルＭ
ＯＳトランジスタをメモリセルに用いた例について説明
した。しかし、この発明はこれに限られるものではな
く、メモリトランジスタの変形に応じて、適宜変形して
適用されるものである。
することにより、出力ＭＣとＭＣ’を比較し、例えば出
力ＭＣが大きい、すなわちリークの量が多ければ、コ
ンパレータ３００の出力ＭＣ”は下降し、基板電圧発生
回路２００により半導体基板１の基板電圧ＶＢＢを浅く
する。一方、出力ＭＣ’が大きい、すなわちリーク
（または）の方がリーク量が多ければ、コンパレータ
３００の出力ＭＣ”は上昇し、基板電圧発生回路２００
により基板電圧ＶＢＢを深くする。このようにすると、
リークとリーク（または）のリーク量を比較し
て、大きい方のリークを減らすように基板電圧ＶＢＢの
レベルを決めることができる。従って、リークのうちど
のモードのリークが主要なものかを検知して基板電圧Ｖ
ＢＢのレベルを最も効果的に制御することができる。言
い換えれば、二つのリークモニタとコンパレータの組み
合わせによりリーク量ワーストのリークモードを優先し
て基板電圧ＶＢＢを制御することができる。従って、プ
ロセスパラメータのバラツキにより、いくつかのモード
のリークが存在するという原因に対してもっとも効果的
にリークを抑制し、リフレッシュの実力がないロットを
救済することができ、歩留まり向上を実現することがで
きる。なお、上述の各実施の形態では、ｎチャンネルＭ
ＯＳトランジスタをメモリセルに用いた例について説明
した。しかし、この発明はこれに限られるものではな
く、メモリトランジスタの変形に応じて、適宜変形して
適用されるものである。
【００３７】
【発明の効果】この発明によれば、半導体基板に形成さ
れたメモリセルと同様なダミーメモリセルを形成して、
そのリーク量を検知し、それによりメモリセルのリーク
量を減少させるように半導体基板の基板電圧を制御する
ようにしたので、メモリセルのリフレッシュの実力に合
わせて基板電位ＶＢＢのレベルを制御し、もってリフレ
ッシュの間隔が規定の要件を満たすようにすることがで
きる。従って、プロセスパラメータのバラツキによるリ
フレッシュの実力がないロットを救済することができ、
歩留まり向上を実現することができる。
れたメモリセルと同様なダミーメモリセルを形成して、
そのリーク量を検知し、それによりメモリセルのリーク
量を減少させるように半導体基板の基板電圧を制御する
ようにしたので、メモリセルのリフレッシュの実力に合
わせて基板電位ＶＢＢのレベルを制御し、もってリフレ
ッシュの間隔が規定の要件を満たすようにすることがで
きる。従って、プロセスパラメータのバラツキによるリ
フレッシュの実力がないロットを救済することができ、
歩留まり向上を実現することができる。
【００３８】また、この発明によれば、前記リーク検知
手段の出力信号により、基板電圧が浅くなるように制御
し、メモリセルのリフレッシュの実力に合わせて基板電
位ＶＢＢのレベルを制御する。これにより、リフレッシ
ュの間隔が規定の要件を満たすようにすることができ、
リフレッシュの実力がないロットを救済することがで
き、歩留まり向上を実現することができる。
手段の出力信号により、基板電圧が浅くなるように制御
し、メモリセルのリフレッシュの実力に合わせて基板電
位ＶＢＢのレベルを制御する。これにより、リフレッシ
ュの間隔が規定の要件を満たすようにすることができ、
リフレッシュの実力がないロットを救済することがで
き、歩留まり向上を実現することができる。
【００３９】また、この発明によれば、ダミーメモリセ
ルがダミーセル用の基板にＭＯＳトランジスタで構成さ
れ、このＭＯＳトランジスタの主としてソースと前記ダ
ミーセル用の基板との間のリークを検知するようにした
ので、ｎ＋領域から半導体基板へのリークが大きいとい
う原因によってリフレッシュの実力がないロットを、救
済することができ、歩留まり向上を実現することができ
る。また、この発明によれば、前記リーク検知手段の出
力信号により、基板電圧が深くなるように制御する。こ
れにより、リフレッシュの間隔が規定の要件を満たすよ
うにすることができ、リフレッシュの実力がないロット
を救済することができ、歩留まり向上を実現することが
できる。
ルがダミーセル用の基板にＭＯＳトランジスタで構成さ
れ、このＭＯＳトランジスタの主としてソースと前記ダ
ミーセル用の基板との間のリークを検知するようにした
ので、ｎ＋領域から半導体基板へのリークが大きいとい
う原因によってリフレッシュの実力がないロットを、救
済することができ、歩留まり向上を実現することができ
る。また、この発明によれば、前記リーク検知手段の出
力信号により、基板電圧が深くなるように制御する。こ
れにより、リフレッシュの間隔が規定の要件を満たすよ
うにすることができ、リフレッシュの実力がないロット
を救済することができ、歩留まり向上を実現することが
できる。
【００４０】また、この発明によれば、ダミーメモリセ
ルがダミーセル用の基板にＭＯＳトランジスタで構成さ
れ、このＭＯＳトランジスタの主としてソースとドレイ
ン間のリークを検知するようにしたので、プロセスパラ
メータのバラツキにより、ｎ＋領域からゲート電極の下
を通って対向するｎ＋領域へのリークが大きいという原
因によってリフレッシュの実力がないロットを、救済す
ることができ、歩留まり向上を実現することができる。
ルがダミーセル用の基板にＭＯＳトランジスタで構成さ
れ、このＭＯＳトランジスタの主としてソースとドレイ
ン間のリークを検知するようにしたので、プロセスパラ
メータのバラツキにより、ｎ＋領域からゲート電極の下
を通って対向するｎ＋領域へのリークが大きいという原
因によってリフレッシュの実力がないロットを、救済す
ることができ、歩留まり向上を実現することができる。
【００４１】また、この発明によれば、ダミーメモリセ
ルのゲート絶縁膜がメモリセルの素子間分離絶縁膜と同
様に形成され、ＭＯＳトランジスタの主としてｎ＋領域
からＬＯＣＯＳ分離酸化膜の下を通って隣のｎ＋領域に
流れるリークを検知するようにしたので、プロセスパラ
メータのバラツキにより、ｎ＋領域からＬＯＣＯＳ分離
酸化膜の下を通って隣のｎ＋領域に流れるリークが大き
いという原因によってリフレッシュの実力がないロット
を、救済することができ、歩留まり向上を実現すること
ができる。
ルのゲート絶縁膜がメモリセルの素子間分離絶縁膜と同
様に形成され、ＭＯＳトランジスタの主としてｎ＋領域
からＬＯＣＯＳ分離酸化膜の下を通って隣のｎ＋領域に
流れるリークを検知するようにしたので、プロセスパラ
メータのバラツキにより、ｎ＋領域からＬＯＣＯＳ分離
酸化膜の下を通って隣のｎ＋領域に流れるリークが大き
いという原因によってリフレッシュの実力がないロット
を、救済することができ、歩留まり向上を実現すること
ができる。
【００４２】また、この発明によれば、半導体基板に形
成されたメモリセルと同様に形成された少なくとも２組
のダミーメモリセルを備え、モードの異なるリークをそ
れぞれ検知してかつ比較し、ワーストモードのリークを
抑制するように半導体基板の基板電圧を制御するので、
プロセスパラメータのバラツキにより、いくつかのモー
ドのリークが存在するという原因に対してもっとも効果
的にリークを抑制し、リフレッシュの実力がないロット
を救済することができ、歩留まり向上を実現することが
できる。
成されたメモリセルと同様に形成された少なくとも２組
のダミーメモリセルを備え、モードの異なるリークをそ
れぞれ検知してかつ比較し、ワーストモードのリークを
抑制するように半導体基板の基板電圧を制御するので、
プロセスパラメータのバラツキにより、いくつかのモー
ドのリークが存在するという原因に対してもっとも効果
的にリークを抑制し、リフレッシュの実力がないロット
を救済することができ、歩留まり向上を実現することが
できる。
【００４３】また、この発明によれば、少なくとも２組
のダミーメモリセルがダミーセル用の基板にＭＯＳトラ
ンジスタで構成され、少なくとも２組の検知手段の一方
により、このＭＯＳトランジスタの主としてソースと前
記ダミーセル用の基板との間のリークを検知し、少なく
とも２組の検知手段の他方により、このＭＯＳトランジ
スタの主としてソースとドレイン間のリークを検知する
ようにし、かつ比較し、ワーストモードのリークを抑制
するように半導体基板の基板電圧を制御するので、プロ
セスパラメータのバラツキにより、いくつかのモードの
リークが存在するという原因に対してもっとも効果的に
リークを抑制し、リフレッシュの実力がないロットを救
済することができ、歩留まり向上を実現することができ
る。
のダミーメモリセルがダミーセル用の基板にＭＯＳトラ
ンジスタで構成され、少なくとも２組の検知手段の一方
により、このＭＯＳトランジスタの主としてソースと前
記ダミーセル用の基板との間のリークを検知し、少なく
とも２組の検知手段の他方により、このＭＯＳトランジ
スタの主としてソースとドレイン間のリークを検知する
ようにし、かつ比較し、ワーストモードのリークを抑制
するように半導体基板の基板電圧を制御するので、プロ
セスパラメータのバラツキにより、いくつかのモードの
リークが存在するという原因に対してもっとも効果的に
リークを抑制し、リフレッシュの実力がないロットを救
済することができ、歩留まり向上を実現することができ
る。
【図１】 この発明の実施の形態１によるリーク検知手
段（メモリセルリークモニター）の構成を示す回路図。
段（メモリセルリークモニター）の構成を示す回路図。
【図２】 この発明の実施の形態１によるダミーメモリ
セルの構成を示す断面図。
セルの構成を示す断面図。
【図３】 この発明の実施の形態１による基板電圧発生
回路を示す図。
回路を示す図。
【図４】 この発明の実施の形態２によるリークモニタ
用のダミーメモリセルの構成を示す図。
用のダミーメモリセルの構成を示す図。
【図５】 この発明の実施の形態２によるダミーメモリ
セルの構成を示す断面図。
セルの構成を示す断面図。
【図６】 この発明の実施の形態３よるよるメモリセル
モニターの構成を示す回路図。
モニターの構成を示す回路図。
【図７】 この発明の実施の形態３によるダミーメモリ
セルの構成を示す断面図。
セルの構成を示す断面図。
【図８】 この発明の実施の形態４よるリークモニタ用
のダミーメモリセルの構成を示す図。
のダミーメモリセルの構成を示す図。
【図９】 この発明の実施の形態４によるダミーメモリ
セルの構成を示す断面図。
セルの構成を示す断面図。
【図１０】 この発明の実施の形態５によるメモリセル
リークモニターの構成を示す図。
リークモニターの構成を示す図。
【図１１】 メモリセルのリークモード示す断面図。
１ 半導体基板、 １ａ ダミーセル用基板、 ２ ｎ
＋領域（ソース）、３ ｎ＋領域（ドレイン）、 ６
素子間分離絶縁膜（酸化膜）、 ７ ゲート絶縁膜（酸
化膜）、 ８ ゲート電極、 Ａ１０〜Ａ１３ ダミー
メモリセル、Ｎ１０〜Ｎ１３ ＭＯＳトランジスタ、
１００〜１０３ リーク検知手段（メモリセルリークモ
ニター）、 ２００ 基板電圧発生手段（回路基板電圧
発生回路）、 ３００ 比較手段（コンパレータ）。
＋領域（ソース）、３ ｎ＋領域（ドレイン）、 ６
素子間分離絶縁膜（酸化膜）、 ７ ゲート絶縁膜（酸
化膜）、 ８ ゲート電極、 Ａ１０〜Ａ１３ ダミー
メモリセル、Ｎ１０〜Ｎ１３ ＭＯＳトランジスタ、
１００〜１０３ リーク検知手段（メモリセルリークモ
ニター）、 ２００ 基板電圧発生手段（回路基板電圧
発生回路）、 ３００ 比較手段（コンパレータ）。
Claims (8)
- 【請求項１】 半導体基板に形成されたメモリセルと同
様に形成されたダミーメモリセル、前記ダミーメモリセ
ルのリークを検知して前記リーク量に応じた出力信号を
発生するリーク検知手段、前記リーク検知手段の前記出
力信号が印加され前記メモリセルのリーク量を減少させ
るように前記半導体基板の基板電圧を制御する基板電圧
発生手段を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記リーク検知手段の前記出力信号によ
り、前記基板電圧が浅くなるように制御することを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ダミーメモリセルがダミーセル用基
板にＭＯＳトランジスタで構成され、このＭＯＳトラン
ジスタの主としてドレインと前記ダミーセル用基板との
間のリークを検知するようにしたことを特徴とする請求
項２に記載の半導体記憶装置。 - 【請求項４】 前記リーク検知手段の前記出力信号によ
り、前記基板電圧が深くなるように制御することを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項５】 前記ダミーメモリセルがダミーセル用基
板にＭＯＳトランジスタで構成され、このＭＯＳトラン
ジスタの主としてソースとドレイン間のリークを検知す
るようにしたことを特徴とする請求項４に記載の半導体
記憶装置。 - 【請求項６】 前記ダミーメモリセルのゲート絶縁膜が
前記メモリセルの素子間分離絶縁膜と同様に形成されて
いることを特徴とする請求項５に記載の半導体記憶装
置。 - 【請求項７】 メモリセルが形成された半導体基板に前
記メモリセルと同様に形成された少なくとも２組のダミ
ーメモリセル、前記少なくとも２組のダミーメモリセル
のリークをそれぞれ検知して前記リーク量に応じた出力
信号を発生する少なくとも２組のリーク検知手段、前記
少なくとも２組のリーク検知手段の前記出力信号を比較
して出力信号を発生する比較手段、前記比較手段の出力
信号が印可され前記メモリセルのリーク量を減少させる
ように前記半導体基板の基板電圧を制御する基板電圧発
生手段を備えたことを特徴とする半導体記憶装置。 - 【請求項８】 前記ダミーメモリセルがダミーセル用基
板にＭＯＳトランジスタで構成され、前記リーク検知手
段の一方により、このＭＯＳトランジスタの主としてド
レインと前記ダミーセル用基板との間のリークを検知
し、前記リーク検知手段の他方により、このＭＯＳトラ
ンジスタの主としてソースとドレイン間のリークを検知
するようにしたことを特徴とする請求項７に記載の半導
体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8339344A JPH10178108A (ja) | 1996-12-19 | 1996-12-19 | 半導体記憶装置 |
| US08/862,642 US5761143A (en) | 1996-12-19 | 1997-05-23 | Using an output of a leak detector which detects leakage from a dummy memory cell to control a subtrate voltage in a semi conductor memory device |
| TW086107130A TW367496B (en) | 1996-12-19 | 1997-05-27 | Semiconductor memory device |
| DE19727262A DE19727262B4 (de) | 1996-12-19 | 1997-06-26 | Halbleiterspeichervorrichtung mit über Leckdetektionsmittel gesteuerter Substratspannungserzeugungsschaltung |
| CN97115435A CN1185629A (zh) | 1996-12-19 | 1997-07-23 | 半导体存储器 |
| KR1019970034397A KR100263529B1 (ko) | 1996-12-19 | 1997-07-23 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8339344A JPH10178108A (ja) | 1996-12-19 | 1996-12-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178108A true JPH10178108A (ja) | 1998-06-30 |
Family
ID=18326568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8339344A Withdrawn JPH10178108A (ja) | 1996-12-19 | 1996-12-19 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5761143A (ja) |
| JP (1) | JPH10178108A (ja) |
| KR (1) | KR100263529B1 (ja) |
| CN (1) | CN1185629A (ja) |
| DE (1) | DE19727262B4 (ja) |
| TW (1) | TW367496B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641912B1 (ko) * | 1998-12-24 | 2007-07-12 | 주식회사 하이닉스반도체 | 셀 누설전류 감지장치 |
| US6181626B1 (en) | 2000-04-03 | 2001-01-30 | Lsi Logic Corporation | Self-timing circuit for semiconductor memory devices |
| JP2002056671A (ja) * | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置 |
| WO2002032231A1 (en) * | 2000-10-19 | 2002-04-25 | Edens, Luppo | Protein hydrolysates |
| JP2002197867A (ja) * | 2000-12-28 | 2002-07-12 | Nec Corp | 半導体装置 |
| CN100352059C (zh) * | 2002-10-21 | 2007-11-28 | 松下电器产业株式会社 | 半导体集成电路装置 |
| JP4578878B2 (ja) * | 2004-07-27 | 2010-11-10 | パナソニック株式会社 | 半導体集積回路 |
| JP4764086B2 (ja) * | 2005-07-27 | 2011-08-31 | パナソニック株式会社 | 半導体集積回路装置 |
| KR100990144B1 (ko) | 2007-03-05 | 2010-10-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 동작방법 |
| CN101901632B (zh) * | 2010-08-11 | 2015-12-02 | 上海华虹宏力半导体制造有限公司 | 监控位线电压的监控电路及监控方法 |
| US8537625B2 (en) * | 2011-03-10 | 2013-09-17 | Freescale Semiconductor, Inc. | Memory voltage regulator with leakage current voltage control |
| FR3014266B1 (fr) | 2013-12-03 | 2017-07-21 | Stmicroelectronics Rousset | Procede et dispositif de commande d'un echantillonneur bloqueur. |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4307307A (en) * | 1979-08-09 | 1981-12-22 | Parekh Rajesh H | Bias control for transistor circuits incorporating substrate bias generators |
| JPS63121197A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
| US5272676A (en) * | 1990-11-20 | 1993-12-21 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH05205465A (ja) * | 1992-01-20 | 1993-08-13 | Sharp Corp | 半導体メモリ装置 |
| JPH05225777A (ja) * | 1992-02-13 | 1993-09-03 | Sharp Corp | 半導体メモリ装置 |
| JP3583482B2 (ja) * | 1994-10-04 | 2004-11-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5680357A (en) * | 1996-09-09 | 1997-10-21 | Hewlett Packard Company | High speed, low noise, low power, electronic memory sensing scheme |
-
1996
- 1996-12-19 JP JP8339344A patent/JPH10178108A/ja not_active Withdrawn
-
1997
- 1997-05-23 US US08/862,642 patent/US5761143A/en not_active Expired - Fee Related
- 1997-05-27 TW TW086107130A patent/TW367496B/zh active
- 1997-06-26 DE DE19727262A patent/DE19727262B4/de not_active Expired - Fee Related
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- 1997-07-23 KR KR1019970034397A patent/KR100263529B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19727262B4 (de) | 2004-10-21 |
| US5761143A (en) | 1998-06-02 |
| KR19980063380A (ko) | 1998-10-07 |
| DE19727262A1 (de) | 1998-06-25 |
| KR100263529B1 (ko) | 2000-08-01 |
| CN1185629A (zh) | 1998-06-24 |
| TW367496B (en) | 1999-08-21 |
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|---|---|---|---|
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