JP4764086B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、ＭＩＳ（Metal Insulated Semiconductor）トランジスタの閾値電圧を制御する半導体集積回路装置に関し、特に、微細化されたＭＩＳトランジスタに対する低電源電圧動作における基板電圧制御が可能な半導体集積回路装置に関する。
近年、半導体集積回路の低消費電力化の有力な方法として、電源電圧を下げる方法が知られている。しかし、電源電圧を下げることにより、ＭＩＳトランジスタ又はＭＯＳ（Metal Oxide Semiconductor）トランジスタの閾値電圧変動が半導体集積回路の動作速度に与える影響が大きくなってきた。
この問題に対し、従来、閾値電圧のばらつきを小さくする回路技術が開発されている。例えば、図１２に示すように、サブスレッシュホールド領域で動作させた２つのＮｃｈＭＯＳトランジスタＭ１ｎとＭ２ｎにより生成された安定電位をリーク電流検出用ＮｃｈＭＯＳトランジスタＭＬｎのゲートに印加し、前記トランジスタＭＬｎのドレインに定電流源を接続したリーク電流検出回路と、基板バイアス回路を使って以下の動作を行う。まず、閾値電圧が目標値より低い時は、リーク電流が目標値より増えるので、検出したリーク電流が設定値より大きくなる。その結果、基板バイアス回路が作動して、基板バイアスが深くなり、閾値電圧は高く修正される。逆に、閾値電圧が目標値より高い時は、リーク電流が目標値より減るので、検出したリーク電流が設定値より小さくなる。その結果、基板バイアス回路が基板バイアスを浅くし、閾値電圧は低く修正される（特許文献１参照）。
また、図１３に示すように、半導体基板上に、集積回路本体１６Ｂと、複数のＮｃｈＭＯＳトランジスタのうちの少なくとも一つのドレイン電流をモニタするモニタ手段１５Ｂと、ドレイン電流が一定になるように、半導体基板の基板電圧ＢＮを制御する基板電圧調整手段１４Ｂを具備し、ＮｃｈＭＯＳトランジスタ１１Ｂのドレインは定電流源１２Ｂに接続され、ソースは接地電位ＶＳＳ端子に接続され、ゲートは任意の電圧１７Ｂに設定され、比較部１３Ｂの基準入力ＩＮ１の電圧値は電源電圧値に設定される。比較部１３Ｂの被測定側入力ＩＮ２は前記ＭＯＳトランジスタ１１Ｂのドレインに接続されている（特許文献２参照）。
さらに、特許文献２には、図１４に示すように、半導体基板上に集積回路本体１６Ａと、複数のＰｃｈＭＯＳトランジスタのうちの少なくとも一つのドレイン電流をモニタするモニタ手段１５Ａと、ドレイン電流が一定になるように、半導体基板の基板電圧ＢＰを制御する基板電圧調整手段１４Ａを具備し、モニタ手段は、定電流源１２Ａと、前記複数のＰｃｈＭＯＳトランジスタと同一基板上に形成されたモニタ用ＰｃｈＭＯＳトランジスタ１１Ａのドレインと、集積回路本体の複数のＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタのドレインと、を接地電位ＶＳＳ端子に接続した状態で、モニタ用ＰｃｈＭＯＳトランジスタのソース電位と、あらかじめ決められた基準電位と、を比較する比較手段１３Ａを具備し、比較結果をモニタ用ＰｃｈＭＯＳトランジスタの基板電圧にフィードバックしている（特許文献２参照）。
また、図１５に示すように、ゲートとドレインを定電流源に接続したＮｃｈＭＯＳトランジスタのドレイン電位をモニタするモニタ手段と、ドレイン電位が一定になるように、半導体基板の基板電圧Ｖbnを制御する基板電圧調整手段を具備し、ＮｃｈＭＯＳトランジスタのドレインを比較部の一方に接続し、他方を基準電位Ｖgsn（一定電位）に接続する。そして、比較部の出力が基板電圧調整手段に入力され、基板電圧調整手段から基板電圧Ｖbnを発生する（非特許文献１参照）。
特開平９−１３０２３２号公報 特開２００４−１６５６４９号公報 Sumita, M. etc., "Mixed Body Bias Techniques With Fixed Vt and Ids Generation Circuits" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO.1,JANUARY 2005
しかしながら、このような従来の半導体集積回路装置にあっては、以下のような３つの課題が存在する。まず、第１の課題としては、特許文献１及び特許文献２の方法においては、共にリーク電流検出ＮｃｈＭＯＳトランジスタのドレイン電位の変動を検出する方法であるため、初期電位からドレイン電位の変動を検出するための基準電位を超えるまでのドレイン電位変動がないとリーク電流の変化を検出できないという問題がある。このため、リーク電流検出の検出感度とレスポンスの向上に限界がある。
また、第２の課題としては、特許文献２に開示されているＰｃｈＭＯＳトランジスタの基板電圧制御においては、モニタ用ＰｃｈＭＯＳＦＥＴのドレインと、集積回路本体の複数のＰｃｈＭＯＳＦＥＴ又はＮｃｈＭＯＳＦＥＴのドレインと、を接地電位ＶＳＳ端子に接続するという制限が存在する。このため、回路接続制限などの回路設計上の制約があるという欠点がある。
さらに、第３の課題としては、特許文献２と非特許文献１の方法においては、コンパレータ又はオペアンプを用いた比較器を用いているため、比較器のＤＣオフセット誤差が閾値電圧設定値誤差となることである。
本発明は、かかる点に鑑みてなされたものであり、リーク電流検出回路の検出感度を向上させることができ、レスポンスを改善することができる半導体集積回路装置を提供することを目的とする。
また、本発明は、比較器のＤＣオフセット誤差をキャンセルすることができ、基板電圧を制御する精度を向上させることができる半導体集積回路装置を提供することを別の目的とする。
（１）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路のＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ドレインに任意の電位の電源電圧を供給し、ソースが定電流源に接続され、ゲートには任意の安定電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出ＭＩＳトランジスタと、前記リーク電流検出ＭＩＳトランジスタのソース電位と、あらかじめ決められた基準電位とを比較する比較器とからなるリーク電流検出回路とを備え、前記基板電圧制御ブロックは、前記比較器の比較結果を基に基板電圧を発生し、発生した基板電圧を前記リーク電流検出ＭＩＳトランジスタの基板及び前記内部回路のＭＩＳトランジスタの基板に印加する構成を採る。
（２）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路のＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ドレインに高電位側電源電圧ＶＤＤを供給し、ソースが定電流源に接続され、ゲートには任意の安定電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出ＮｃｈＭＩＳトランジスタと、前記リーク電流検出ＮｃｈＭＩＳトランジスタのソース電位と、あらかじめ決められた基準電位とを比較する比較器とからなるリーク電流検出回路とを備え、前記基板電圧制御ブロックは、前記比較器の比較結果を基に基板電圧を発生し、発生した基板電圧を前記リーク電流検出ＮｃｈＭＩＳトランジスタの基板及び前記内部回路のＮｃｈＭＩＳトランジスタの基板に印加する構成を採る。
（３）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路のＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ドレインに低電位側電源電圧ＶＳＳを供給し、ソースが定電流源に接続され、ゲートには任意の安定電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出ＰｃｈＭＩＳトランジスタと、前記リーク電流検出ＰｃｈＭＩＳトランジスタのソース電位と、あらかじめ決められた基準電位とを比較する比較器とからなるリーク電流検出回路とを備え、前記基板電圧制御ブロックは、前記比較器の比較結果を基に基板電圧を発生し、発生した基板電圧を前記リーク電流検出ＰｃｈＭＩＳトランジスタの基板及び前記内部回路のＰｃｈＭＩＳトランジスタの基板に印加し、前記内部回路の複数のＰｃｈＭＯＳトランジスタのソースが高電位側電源電圧ＶＤＤ端子に接続される構成を採る。
（４）さらに、前記比較器の第１及び第２入力端子と、前記リーク電流検出ＭＩＳトランジスタのソース及び基準電位端子間に設置されたスイッチと、前記内部回路が動作していない時に、前記リーク電流検出ＭＩＳトランジスタのソース及び基準電位端子と前記比較器の各入力端子間を前記スイッチで切り替えることにより、基板電圧調整を２度行い、それぞれの基板電圧設定値の平均をとり、前記内部回路の通常動作時に、前記平均をとった基板電圧設定値を基に基板電圧を発生することにより前記比較器のＤＣオフセットを補正する入力データ補正手段とを備えることがより好ましい。
（５）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路のＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ソースに低電位側電源電圧ＶＳＳを供給し、ゲートとドレインを結線し且つ定電流源に接続され、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出ＮｃｈＭＩＳトランジスタと、前記リーク電流検出ＮｃｈＭＩＳトランジスタのドレイン電位と、あらかじめ決められた基準電位とを比較する比較器とからなるリーク電流検出回路とを備え、前記基板電圧制御ブロックは、前記比較器の比較結果を基に基板電圧を発生し、発生した基板電圧を前記リーク電流検出ＮｃｈＭＩＳトランジスタの基板及び前記内部回路のＮｃｈＭＩＳトランジスタの基板に印加し、前記比較器の第１及び第２入力端子と、前記リーク電流検出ＮｃｈＭＩＳトランジスタのドレイン及び基準電位端子間に設置されたスイッチと、前記内部回路が動作していない時に、前記リーク電流検出ＮｃｈＭＩＳトランジスタのドレイン及び基準電位端子と前記比較器の各入力端子間を前記スイッチで切り替えることにより、基板電圧調整を２度行い、それぞれの基板電圧設定値の平均をとり、前記内部回路の通常動作時に、前記平均をとった基板電圧設定値を基に基板電圧を発生することにより前記比較器のＤＣオフセットを補正する入力データ補正手段とを備える構成を採る。
（６）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路のＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ソースに高電位側電源電圧ＶＤＤを供給し、ゲートとドレインを結線し且つ定電流源に接続され、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出ＰｃｈＭＩＳトランジスタと、前記リーク電流検出ＰｃｈＭＩＳトランジスタのドレイン電位と、あらかじめ決められた基準電位とを比較する比較器とからなるリーク電流検出回路とを備え、前記基板電圧制御ブロックは、前記比較器の比較結果を基に基板電圧を発生し、発生した基板電圧を前記リーク電流検出ＰｃｈＭＩＳトランジスタの基板及び前記内部回路のＰｃｈＭＩＳトランジスタの基板に印加し、前記比較器の第１及び第２入力端子と、前記リーク電流検出ＰｃｈＭＩＳトランジスタのドレイン及び基準電位端子間に設置されたスイッチと、前記内部回路が動作していない時に、前記リーク電流検出ＰｃｈＭＩＳトランジスタのドレイン及び基準電位端子と前記比較器の各入力端子間を前記スイッチで切り替えることにより、基板電圧調整を２度行い、それぞれの基板電圧設定値の平均をとり、前記内部回路の通常動作時に、前記平均をとった基板電圧設定値を基に基板電圧を発生することにより前記比較器のＤＣオフセットを補正する入力データ補正手段とを備える構成を採る。
本発明によれば、トランジスタの閾値電圧を制御する半導体集積回路装置のリーク電流検出回路において、リーク電流検出ＭＩＳトランジスタの検出電位の検出感度の向上及びレスポンスの向上を図ることができる。また、リーク電流検出ＭＩＳトランジスタの電位検出ノード及び基準電位端子と比較器の入力端子との間にスイッチを入れることにより、比較器のＤＣオフセットをキャンセルすることができる。
以下、ＭＩＳトランジスタの代表例であるＭＯＳトランジスタを用いた本発明の実施の形態について図面を参照して詳細に説明する。
（原理説明）
まず、本発明の基本原理について説明する。
本発明のＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置は、リーク電流検出回路と基板電圧制御ブロックと内部回路により構成され、前記リーク電流検出回路は、以下の回路構成をとる。まず、第１の課題を解決するため、ドレインに高電位側電源電圧ＶＤＤを供給し、ソースが定電流源に接続され、ゲートには任意の安定電位Ｖｒｅｆ１を印加し、基板電圧が基板電圧制御ブロックにより制御されたリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１を形成する。次に、ＮｃｈＭＯＳトランジスタＴｎ１のソースをコンパレータ又はオペアンプを用いた比較器の入力端子ＩＮ１に接続し、前記比較器の入力端子ＩＮ２には基準電位として低電位側電源電圧ＶＳＳを印加する。内部回路においては、ＶＳＳ端子は複数のＮｃｈＭＯＳトランジスタのソースに接続されている。比較器の出力は基板電圧制御ブロックに入力され、前記ソース電位がＶＳＳより大きいか小さいかの僅かな変化を検出し、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１と内部回路のＮｃｈＭＯＳトランジスタの基板電圧を制御する。
これにより、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の検出電位の検出感度及びレスポンスが向上することになる。
また、特許文献２に開示されたＰｃｈＭＯＳトランジスタの基板電圧制御において、第２の課題を解決するため、ドレインに低電位側電源電圧ＶＳＳを供給し、ソースが定電流源に接続され、ゲートには任意の安定電位Ｖｒｅｆ２を印加し、基板電圧が基板電圧制御ブロックにより制御されたリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１を形成する。次に、ＰｃｈＭＯＳトランジスタＴｐ１のソースを比較器の入力端子ＩＮ１に接続し、前記比較器の入力端子ＩＮ２には基準電位としてＶＤＤを印加する。以上は、従来例と同じであるが、従来例では、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１のドレインと、内部回路の複数のＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタのドレインと、を共にＶＳＳ端子に接続するのに比べ、本実施の形態では、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１のドレインのみをＶＳＳ端子に接続し、内部回路においては、複数のＰｃｈＭＯＳトランジスタのソースをＶＤＤ端子に接続していることが異なる。
さらに、第３の課題を解決するため、特許文献２に示すＮｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置において、前記比較器のそれぞれの入力端子ＩＮ１、ＩＮ２と、ＮｃｈＭＯＳトランジスタＴｎ１のソース及びＶＳＳ端子間にスイッチを設ける。まず、内部回路が動作していない時に、ＮｃｈＭＯＳトランジスタＴｎ１のソースをＩＮ１に接続し、ＶＳＳ端子をＩＮ２に接続してリーク電流検出ＮｃｈＭＯＳトランジスタの基板電圧を調整し、その基板電圧設定値をコントローラ内部のレジスタ１に入力する。次に、前記スイッチを切り替えて、ＮｃｈＭＯＳトランジスタＴｎ１のソースをＩＮ２に接続し、ＶＳＳ端子をＩＮ１に接続してリーク電流検出ＮｃｈＭＯＳトランジスタの基板電圧を調整する。この場合は基板電圧の極性を考慮して行う必要がある。このようにして求めた基板電圧設定値をコントローラ内部のレジスタ２に入力する。次に、レジスタ１とレジスタ２に格納されたそれぞれの基板電圧設定値の平均をとり、レジスタ３に格納し、内部回路の通常動作時に、レジスタ３の基板電圧設定値で内部回路の基板電圧を制御するようにする。これにより、比較器のＤＣオフセットをキャンセルすることができ、基板電圧を制御する精度を向上させることができる。これは、ＰｃｈＭＯＳトランジスタの基板電圧制御回路においても、同様に適用することができる。
また、非特許文献１に示すＮｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置において、前記比較器のそれぞれの入力端子ＩＮ１、ＩＮ２と、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン及び基準電位Ｖｒｅｆ３端子間にスイッチを設ける。まず、内部回路が動作していない時に、ＮｃｈＭＯＳトランジスタＴｎ１のドレインをＩＮ１に接続し、基準電位Ｖｒｅｆ３端子をＩＮ２に接続してドレイン電圧検出ＮｃｈＭＯＳトランジスタの基板電圧を調整し、その基板電圧設定値をコントローラ内部のレジスタ１に入力する。次に、前記スイッチを切り替えて、ＮｃｈＭＯＳトランジスタＴｎ１のドレインをＩＮ２に接続し、基準電位Ｖｒｅｆ３端子をＩＮ１に接続してドレイン電圧検出ＮｃｈＭＯＳトランジスタの基板電圧を調整する。この場合は基板電圧の極性を考慮して行う必要がある。このようにして求めた基板電圧設定値をコントローラ内部のレジスタ２に入力する。次に、レジスタ１とレジスタ２に格納されたそれぞれの基板電圧設定値の平均をとり、レジスタ３に格納し、内部回路の通常動作時に、レジスタ３の基板電圧設定値で内部回路の基板電圧を制御するようにする。これにより、比較器のＤＣオフセットをキャンセルすることができ、基板電圧を制御する精度を向上させることができる。これは、ＰｃｈＭＯＳトランジスタの基板電圧制御回路においても、同様に適用することができる。
（実施の形態１）
図１は、上記基本的な考え方に基づく本発明の実施の形態１に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。
図１において、半導体集積回路装置１００は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路１１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１００は、内部回路１３０を構成するＮｃｈＭＯＳトランジスタの閾値電圧を制御する。
リーク電流検出回路１１０は、ドレインがＶＤＤ端子に接続され、ソースが定電流源に接続され、ゲートには任意の安定電位Ｖｒｅｆ１を印加し、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１と、一方の入力端子ＩＮ１にＮｃｈＭＯＳトランジスタＴｎ１のソースを接続し、他方の入力端子ＩＮ２には基準電位としてＶＳＳを印加した比較器ＣＯＭＰ１と、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１に定電流を供給する定電流源１１１とを備えて構成される。
定電流源１１１は、ソースをＶＤＤ端子に接続し、ゲートをＶＳＳ端子に接続したＰｃｈＭＯＳトランジスタＴｐ１と、ゲートとドレインがＴｐ１のドレインに接続され、ソースがＶＳＳ２端子に接続されたＮｃｈＭＯＳトランジスタＴｎ３とカレントミラー回路を構成し、ソースがＶＳＳ２端子に接続されたＮｃｈＭＯＳトランジスタＴｎ２により構成される。
比較器ＣＯＭＰ１は、コンパレータやオペアンプで構成され、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のソース電位が、基準電位であるＶＳＳより高ければ、−１（ローレベル）を出力し、低ければ＋１（ハイレベル）を出力する。比較器ＣＯＭＰ１の出力信号は、コントローラ１２７内のアップダウンカウンタ１２１（後述）に入力され、−１の時はダウンカウントを行い、＋１の時はアップカウントを行う。そして、カウント値をレジスタ１に格納する。別の方法として、加減算器を用いることも可能である。
比較器ＣＯＭＰ１には、電源電圧としてＶＤＤとＶＳＳより低い電圧であるＶＳＳ２を印加する。ここで内部回路１３０においては、ＶＳＳ端子は複数のＮｃｈＭＯＳトランジスタのソースに接続されている。比較器ＣＯＭＰ１の出力は、基板電圧制御ブロック１２０に入力される。
基板電圧制御ブロック１２０は、アナログ方式の回路とデジタル方式の回路の２種類あるが、ここでは、デジタル方式の回路の例を説明する。この例では、基板電圧制御ブロック１２０は、アップダウンカウンタ１２１、レジスタ１２２（レジスタ１）、基板電圧設定上限値レジスタ１２３、基板電圧設定下限値レジスタ１２４、比較回路１２５及びレジスタ１２６（レジスタ２）により構成されたコントローラ１２７と、コントローラ１２７からデジタル値を受けて基板電圧を発生するＤＡ変換器１２８とから構成される。コントローラ１２７は、比較器ＣＯＭＰ１の出力を基にアップダウンカウンタのカウント値を変化させることでリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板及び内部回路１３０のＮｃｈＭＯＳトランジスタの基板に印加する基板電圧を変える制御を行う。ＤＡ変換器１２８は、コントローラ１２７からのデジタル値をＤＡ変換して基板電圧を発生する。
基板電圧制御ブロック１２０のＤＡ変換器１２８が発生する基板電圧は、リーク電流検出回路１１０のリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板及び内部回路１３０のＮｃｈＭＯＳトランジスタの基板に印加される。
内部回路１３０は、半導体集積回路装置１００によって内部のＮｃｈＭＯＳトランジスタの閾値電圧が制御される回路であればどのような回路でもよいが、ここではＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとを直列に接続しゲートを共通にしたＣＭＯＳ（Complementary MOS）回路を例に採る。
上記リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１は、内部回路１３０のＮｃｈＭＯＳトランジスタと同じ基板上に配置されていても良く、また、別の基板上に配置されていて、電気的に接続されていても良い。
基板電圧制御ブロック１２０の出力の上限は、内部回路１３０のＶＳＳ以上であり、下限は内部回路１３０のＶＳＳ以下である。コントローラ１２７内部のレジスタ１２３，１２４に基板電圧設定上限値と基板電圧設定下限値を格納しておき、比較回路１２５でレジスタ１の値と比較を行い、レジスタ１の値が基板電圧設定上限値を超える場合はその基板電圧設定上限値を出力し、レジスタ１の値が基板電圧設定下限値を超える場合はその基板電圧設定下限値を出力し、レジスタ１の値が基板電圧設定下限値と基板電圧設定上限値の間であればレジスタ１の値を出力する。そして、その出力された比較結果をレジスタ２に格納する。すなわち、レジスタ２の値は基板電圧設定値の上限と下限を超えることは無い。
コントローラ１２７からレジスタ２の値をＤＡ変換器１２８に入力し、ＤＡ変換器１２８からレジスタ２に対応する基板電圧が、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板及び内部回路１３０のＮｃｈＭＯＳトランジスタの基板に印加される。又は、ＤＡ変換器１２８の出力を例えばオペアンプを使ったバッファ（ＤＡ変換器の出力をオペアンプの＋入力端子に接続し、オペアンプの−入力端子と出力端子を結線したインピーダンス変換回路）を介して、基板電圧を発生させることもできる。
以下、上述のように構成された半導体集積回路装置１００の基板電圧制御動作について説明する。
まず、基板電圧制御の動作を開始する前に、アップダウンカウンタ１２１のカウント値及びレジスタ１２２，１２６（レジスタ１，２）の値をゼロ（０）にリセットするか、前回測定した値を設定する。リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のソース電位が、基準電位であるＶＳＳより高ければ、比較器ＣＯＭＰ１は、−１（ローレベル）を出力し、アップダウンカウンタ１２１はダウンカウントし、カウント値がレジスタ１に格納される。比較回路１２５は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２８は、レジスタ２の値に対応する基板電圧を出力し、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板電圧を下げる（深くする）。その結果、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の閾値電圧が大きくなり、ＮｃｈＭＯＳトランジスタＴｎ１ソース電位が下げられる。
逆に、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のソース電位が、基準電位であるＶＳＳより低ければ、比較器ＣＯＭＰ１は、＋１（ハイレベル）を出力し、アップダウンカウンタ１２１はアップカウントし、カウント値がレジスタ１に格納される。比較回路１２５は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２８は、レジスタ２の値の対応する基板電圧を出力し、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板電圧を上げる（浅くする）。その結果、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の閾値電圧が小さくなり、ＮｃｈＭＯＳトランジスタＴｎ１ソース電位が上げられる。
以上の動作を繰り返すことにより、最終的には、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のソース電位がＶＳＳと同じ電位になるように収束する。
基板電圧制御ブロック１２０の出力の下限は、ＮｃｈＭＯＳトランジスタにＧＩＤＬ（Gate-Induced Drain Leakage）効果が発生しない範囲の電圧に設定されることが望ましい。ＧＩＤＬ効果とは、基板に対し負の電圧であるバックバイアスをかけすぎると、サブスレッシュホールド電流が増加する効果のことである。また、基板電圧制御ブロック１２０の出力の上限は、ＭＯＳトランジスタがバイポーラ特性を示さない範囲の電圧に設定されることが望ましい。基板に対し正の電圧であるフォワードバイアスをかけすぎると、ＭＯＳトランジスタがバイポーラ特性を示し、閾値制御回路のフィードバックのゲインが非常に大きくなり、フィードバック系が発振を起こすので、防止する必要があるからである。
以上説明したように、リーク電流検出回路１１０は、ドレインがＶＤＤ端子に接続され、ソースが定電流源に接続され、ゲートには任意の安定電位Ｖｒｅｆ１を印加し、基板電圧が基板電圧制御ブロックにより制御されたリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１により構成されたソースフォロワ回路を利用している。したがって、ソース電位に現れる極めて僅かな変化（閾値レベルの電圧変動）を比較器ＣＯＭＰ１によって比較・検出するので、リーク電流検出ＮｃｈＭＯＳトランジスタのドレイン電位の変動を検出する従来の方法に比べて、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の検出電位の検出感度及びレスポンスが飛躍的に向上する。これにより、内部回路１３０のＭＯＳトランジスタの基板電圧を適切に制御することができ、低電源電圧動作における閾値電圧制御が可能になる。
制御動作に関しては、上述した閾値電圧制御動作を常時行うこともできるし、内部回路１３０が動作していない時に行い、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のソース電位がＶＳＳと同じ電位になったら動作を止めることもできる。
（実施の形態２）
実施の形態２は、リーク電流検出ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路に適用する例である。
図２は、本発明の実施の形態２に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図２において、半導体集積回路装置２００は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路２１０と、基板電圧制御ブロック１２０と、内部回路１３０とを備え、半導体集積回路装置２００は、内部回路１３０を構成するＰｃｈＭＯＳトランジスタの閾値電圧を制御する。
リーク電流検出回路２１０は、ドレインがＶＳＳ端子に接続され、ソースが定電流源に接続され、ゲートには任意の安定電位Ｖｒｅｆ２を印加し、基板電圧が基板電圧制御ブロックにより制御されたリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１と、一方の入力端子ＩＮ１にＰｃｈＭＯＳトランジスタＴｐ１のソースを接続し、他方の入力端子ＩＮ２には基準電位としてＶＤＤを印加した比較器ＣＯＭＰ２と、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１に定電流を供給する定電流源２１１とを備えて構成される。
定電流源２１１は、ソースをＶＳＳ端子に接続し、ゲートをＶＤＤ端子に接続したＮｃｈＭＯＳトランジスタＴｎ１と、ゲートとドレインがＴｎ１のドレインに接続され、ソースがＶＤＤ２端子に接続されたＰｃｈＭＯＳトランジスタＴｐ３とカレントミラー回路を構成し、ソースがＶＤＤ２端子に接続されたＰｃｈＭＯＳトランジスタＴｐ２により構成される。
比較器ＣＯＭＰ２は、コンパレータやオペアンプで構成され、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１のソース電位が、基準電位であるＶＤＤより高ければ、−１（ローレベル）を出力し、低ければ＋１（ハイレベル）を出力する。比較器ＣＯＭＰ２の出力信号は、コントローラ１２７内のアップダウンカウンタ１２１に入力され、−１の時はダウンカウントを行い、＋１の時はアップカウントを行う。そして、カウント値をレジスタ１に格納する。別の方法として、加減算器を用いることも可能である。
比較器ＣＯＭＰ２には、電源電圧としてＶＤＤより高い電圧であるＶＤＤ２とＶＳＳを印加する。本実施の形態では、従来例と異なり、内部回路１３０の複数のＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタのドレインをＶＳＳ端子に接続する代わりに、ＶＤＤ端子を内部回路の複数のＰｃｈＭＯＳトランジスタのソースに接続している。比較器ＣＯＭＰ２の出力は、基板電圧制御ブロックに入力される。
基板電圧制御ブロック１２０は、アナログ方式の回路とデジタル方式の回路の２種類あるが、ここでは、実施の形態１と同様にデジタル入力の回路の例を説明する。基板電圧制御ブロック１２０は、基板電圧制御を行うアップダウンカウンタ１２１、レジスタ１２２（レジスタ１）、基板電圧設定上限値レジスタ１２３、基板電圧設定下限値レジスタ１２４、比較回路１２５及びレジスタ１２６（レジスタ２）により構成されたコントローラ１２７と、コントローラ１２７からデジタル値を受けて基板電圧を発生するＤＡ変換器１２８とから構成される。コントローラ１２７は、比較器ＣＯＭＰ２の出力を基にアップダウンカウンタのカウント値を変化させることでリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１基板電圧を変える制御を行う。ＤＡ変換器１２８は、コントローラ１２７からのデジタル値をＤＡ変換して基板電圧を発生する。ＤＡ変換器１２８が発生する基板電圧は、リーク電流検出回路１２０のリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１の基板及び内部回路１３０のＰｃｈＭＯＳトランジスタの基板に印加される。
内部回路１３０は、半導体集積回路装置２００によって内部のＰｃｈＭＯＳトランジスタの閾値電圧が制御される回路であればどのような回路でもよいが、ここではＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとを直列に接続しゲートを共通にしたＣＭＯＳ回路を例に採る。
上記リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１は、内部回路１３０のＰｃｈＭＯＳトランジスタと同じ基板上に配置されていても良く、また、別の基板上に配置されていて、電気的に接続されていても良い。
基板電圧制御ブロック１２０の出力の上限は、内部回路１３０のＶＤＤ以上であり、下限は内部回路１３０のＶＤＤ以下である。コントローラ１２７内部のレジスタ１２３，１２４に基板電圧設定上限値と基板電圧設定下限値を格納しておき、比較回路１２５でレジスタ１の値と比較を行い、レジスタ１の値が基板電圧設定上限値を超える場合はその基板電圧設定上限値を出力し、レジスタ１の値が基板電圧設定下限値を超える場合はその基板電圧設定下限値を出力し、レジスタ１の値が基板電圧設定下限値と基板電圧設定上限値の間であればレジスタ１の値を出力する。そして、その出力された比較結果をレジスタ２に格納する。すなわち、レジスタ２の値は基板電圧設定値の上限と下限を超えることは無い。
コントローラ１２７からレジスタ２の値をＤＡ変換器１２８に入力し、ＤＡ変換器１２８からレジスタ２に対応する基板電圧が、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１の基板及び内部回路１３０のＰｃｈＭＯＳトランジスタの基板に印加される。実施の形態１と同様、ＤＡ変換器１２８の出力を例えばオペアンプを使ったバッファ（ＤＡ変換器の出力をオペアンプの＋入力端子に接続し、オペアンプの−入力端子と出力端子を結線したインピーダンス変換回路）を介して、基板電圧を発生させることもできる。
以下、上述のように構成された半導体集積回路装置２００の基板電圧制御動作について説明する。
まず、基板電圧制御の動作を開始する前に、アップダウンカウンタ１２１のカウント値及びレジスタ１２２，１２６（レジスタ１，２）の値をゼロ（０）にリセットするか、前回測定した値を設定する。リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１のソース電位が、基準電位であるＶＤＤより高ければ、比較器ＣＯＭＰ２は、−１（ローレベル）を出力し、アップダウンカウンタ１２１はダウンカウントし、カウント値がレジスタ１に格納される。比較回路１２５は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２８は、レジスタ２の値に対応する基板電圧を出力し、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１の基板電圧を下げる（浅くする）。その結果、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１の閾値電圧が小さくなり、ＰｃｈＭＯＳトランジスタＴｐ１ソース電位が下げられる。
逆に、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１のソース電位が、基準電位であるＶＤＤより低ければ、比較器ＣＯＭＰ２は、＋１（ハイレベル）を出力し、アップダウンカウンタはアップカウントし、カウント値がレジスタ１に格納される。基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２８は、レジスタ２の値の対応する基板電圧を出力し、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１の基板電圧を上げる（深くする）。その結果、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１の閾値電圧が大きくなり、ＰｃｈＭＯＳトランジスタＴｐ１ソース電位が上げられる。
以上の動作を繰り返すことにより、最終的には、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１のソース電位がＶＤＤと同じ電位になるように収束する。
基板電圧制御ブロック１２０の出力の上限は、ＰｃｈＭＯＳトランジスタに前記ＧＩＤＬ効果が発生しない範囲の電圧に設定されることが望ましい。また、基板電圧制御ブロック１２０の出力の下限は、ＰｃｈＭＯＳトランジスタがバイポーラ特性を示さない範囲の電圧に設定されることが望ましい。
このように、本実施の形態によれば、リーク電流検出ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路２１０においても実施の形態１と同様の効果が得られ、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１の検出電位の検出感度及びレスポンスを向上させることができる。
制御動作に関しては、上述した閾値電圧制御動作を常時行うこともできるし、内部回路１３０が動作していない時に行い、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１のソース電位がＶＤＤと同じ電位になったら動作を止めることもできる。
（実施の形態３）
実施の形態３は、実施の形態１と実施の形態２の半導体集積回路装置の両方を用いて、内部回路においてＣＭＯＳ回路を構成するＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの基板電圧をそれぞれ制御する例である。
図３は、本発明の実施の形態３に係る半導体集積回路装置の構成を示す図である。図１及び図２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図３において、半導体集積回路装置３００は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路１１０と、ＰｃｈＭＯＳトランジスタのリーク電流検出回路２１０と、２組の基板電圧制御ブロック１２０と、内部回路１３０とを備え、半導体集積回路装置３００は、内部回路１３０を構成するＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタの閾値電圧を制御する。
このように、本実施の形態によれば、ＣＭＯＳ回路においても同様の効果が得られ、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１及びリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１の検出電位の検出感度及びレスポンスを向上させることができる。さらに、このようなＣＭＯＳ回路を用いた内部回路に適用することにより、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの閾値電圧を同時に、且つ最適に制御することができる。
（実施の形態４）
実施の形態４は、比較器のＤＣオフセットをキャンセルするリーク電流検出回路に適用する例である。
図４は、本発明の実施の形態４に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図４において、半導体集積回路装置４００は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路４１０と、基板電圧制御を行う基板電圧制御ブロック４２０と、内部回路１３０とを備え、半導体集積回路装置４００は、内部回路１３０を構成するＮｃｈＭＯＳトランジスタの閾値電圧を制御する。
リーク電流検出回路４１０は、ドレインがＶＤＤ端子に接続され、ソースが定電流源に接続され、ゲートには任意の安定電位Ｖｒｅｆ１を印加し、基板電圧が基板電圧制御ブロック４２０により制御されたリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１と、一方の入力端子ＩＮ１にＮｃｈＭＯＳトランジスタＴｎ１のソースを接続し、他方の入力端子ＩＮ２には基準電位としてＶＳＳを印加した比較器ＣＯＭＰ１と、比較器ＣＯＭＰ１のそれぞれの入力端子ＩＮ１，ＩＮ２と、ＮｃｈＭＯＳトランジスタＴｎ１のソース及びＶＳＳ端子間に設置され、内部回路１３０が動作していない時に、ＮｃｈＭＯＳトランジスタＴｎ１のソース及びＶＳＳ端子と比較器ＣＯＭＰ１のそれぞれの入力端子間を切り替える入力切替用のスイッチ４１１と、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１に定電流を供給する定電流源１１１とを備えて構成される。
基板電圧制御ブロック４２０は、比較器ＣＯＭＰ１の出力をあらかじめ決められた基準電位とを比較することでリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１及び内部回路１３０のＮｃｈＭＯＳトランジスタの基板に印加する基板電圧を変える制御を行うコントローラ４３０と、コントローラ４３０からのデジタル値をＤＡ変換して基板電圧を発生するＤＡ変換器１２８とを備える。また、基板電圧制御ブロック４２０は、入力切替用のスイッチ４１１の切り替え制御とオフセット調整量演算制御の容易性からデジタル回路で構成される。
本実施の形態は、図１の半導体集積回路１００において、比較器ＣＯＭＰ１のそれぞれの入力端子ＩＮ１、ＩＮ２と、ＮｃｈＭＯＳトランジスタＴｎ１のソース及びＶＳＳ端子間に入力切替用のスイッチ４１１を設けた構成である。また、基板電圧制御ブロック４２０のコントローラ４３０が、さらに入力切替用のスイッチ４１１の切り替え制御とオフセット調整量演算制御の機能を備える。
図５は、上記コントローラ４３０の回路構成を示す図である。
図５において、コントローラ４３０は、インバータ４３１及びセレクタ４３２からなり、比較器ＣＯＭＰ１の出力信号の極性を選択的に反転させるための極性反転器４３３と、
入力データ補正部４３４と、レジスタ２とレジスタ１３を切り替えるセレクタ４３５とを備えて構成される。
入力切替用のスイッチ４１１と極性反転器４３３は、モード切替信号１によって制御され、セレクタ４３５はモード切替信号２によって制御される。
入力データ補正部４３４は、アップダウンカウンタ４５１とレジスタ４５２（レジスタ１）からなり、１ＬＳＢ（least significant bit）ずつ変化させる逐次比較法を用いた基板電圧設定値生成手段４５３と、基板電圧設定上限値レジスタ４５４、基板電圧設定下限値レジスタ４５５、比較回路４５６及びレジスタ４５７（レジスタ２）からなる基板電圧設定値上限下限比較回路４５８と、第１の基板電圧設定値及び第２の基板電圧設定値を一時的に格納するためのレジスタ４５９（レジスタ１１）及びレジスタ４６０（レジスタ１２）と、演算回路４６１と、演算結果を格納するためのレジスタ４６２（レジスタ１３）とを備えて構成される。
以下、上述のように構成された半導体集積回路装置４００の動作について説明する。半導体集積回路装置４００の基板電圧制御の全体動作は、実施の形態１と同様である。
まず、上記基板電圧制御動作における、比較器ＣＯＭＰ１のＤＣオフセットを補償するための動作を説明する。
この動作は、内部回路１３０が動作していない時における、第１の基板電圧設定値を求める動作（第１の入力モード）と、第２の基板電圧設定値を求める動作（第２の入力モード）と、第３の基板電圧設定値を求める動作（演算モード）により行われる。
そして、このように求められた第３の基板電圧設定値を用いて基板電圧を印加することにより、比較器ＣＯＭＰ１のＤＣオフセットを除去することができる。
入力切替用のスイッチ４１１は、図５に示すように、入力端子Ａ，Ｂを、出力端子Ｃ，Ｄの内のいずれかに選択的に接続する機能を持つ。
第１の入力モード時では、入力切替用のスイッチ４１１は、Ａ端子とＣ端子が接続され、また、Ｂ端子とＤ端子が接続されており、極性反転器４３３におけるセレクタ４３２は、比較器ＣＯＭＰ１の出力信号をそのまま通過させる。
比較器ＣＯＭＰ１の出力信号は、基板電圧設定値生成手段４５３として機能するアップダウンカウンタ４５１に与えられる。
まず基板電圧制御の動作を開始する前に、アップダウンカウンタ４５１のカウント値及びレジスタ４５２（レジスタ１）の値をゼロ（０）にリセットするか、前回測定した値を設定する。次に、アップダウンカウンタ４５１は、このとき与えられる比較器ＣＯＭＰ１の出力信号が＋１（ハイレベル）の時はアップカウントし、−１（ローレベル）の時はダウンカウントし、カウント値をレジスタ１に格納する。
入力データ補正部４３４に格納された基板電圧設定上限値及び基板電圧設定下限値と、レジスタ１の値を比較回路を用いて比較し、レジスタ１の値が基板電圧設定上限値を超える場合はその基板電圧設定上限値を出力し、レジスタ１の値が基板電圧設定下限値を超える場合はその基板電圧設定下限値を出力し、レジスタ１の値が基板電圧設定下限値と基板電圧設定上限値の間であればレジスタ１の値を出力する。そして、その出力された比較結果をレジスタ４５７（レジスタ２）に格納する。
モード切替信号２により、入力データ補正部４３４からセレクタ４３５を介してレジスタ２の値をＤＡ変換器１２８に入力する。その結果、ＤＡ変換器１２８からレジスタ２に対応する基板電圧が、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板及び内部回路１３０のＮｃｈＭＯＳトランジスタの基板に印加される。
すなわち、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のソース電位が、基準電位であるＶＳＳより高ければ、比較器ＣＯＭＰ１は−１（ローレベル）を出力し、アップダウンカウンタはダウンカウントし、カウント値がレジスタ１に格納される。比較回路４５６は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２８は、レジスタ２の値に対応する基板電圧を出力し、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板電圧を下げる（深くする）。その結果、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の閾値電圧が大きくなり、ＮｃｈＭＯＳトランジスタＴｎ１ソース電位が下げられる。
逆に、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のソース電位が、基準電位であるＶＳＳより低ければ、比較器は＋１（ハイレベル）を出力し、アップダウンカウンタはアップカウントし、カウント値がレジスタ１に格納される。比較回路４５６は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２８は、レジスタ２の値の対応する基板電圧を出力し、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板電圧を上げる（浅くする）。その結果、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の閾値電圧が小さくなり、ＮｃｈＭＯＳトランジスタＴｎ１ソース電位が上げられる。
以下、上記のループを回して同様の動作を行い、その動作は、比較器ＣＯＭＰ１の出力信号の極性が反転するまで継続される。
すなわち、基板電圧設定値生成手段４５３は、比較器ＣＯＭＰ１の出力信号の極性の反転を検知すると、そのときのカウント値（これが、第１の基板電圧設定値である）をレジスタ４５９（レジスタ１１）に保持させる。
なお、極性の反転の検出は、信号電圧の微小な揺れを考慮して慎重に行う必要がある。
次に、入力切替用のスイッチ４１１を制御して、Ａ端子をＤ端子に接続し、Ｂ端子をＣ端子に接続し、第２の入力モードとする。
このとき、極性反転器４３３のセレクタ４３２は、インバータ４３１の出力信号を選択する。すなわち、比較器ＣＯＭＰ１の出力信号の極性を反転した信号が、アップダウンカウンタ４５１に与えられることになる。
このような状態で、基板電圧設定値生成手段４５３のアップダウンカウンタ４５１のカウント値をゼロ（０）に戻し、第１の入力モードと同様の動作を行うか、又は第１の入力モードで求めた第１の基板電圧設定値と同じカウント値から、継続して第２の基板電圧設定値を求める動作を行う。その結果として得られた第２の基板電圧設定値がレジスタ４６０（レジスタ１２）に格納される。
そして、レジスタ１１及びレジスタ１２から、第１及び第２の基板電圧設定値を取り出し、演算回路４６１により平均値を取ることにより第３の基板電圧設定値を算出し、それをレジスタ４６２（レジスタ１３）に格納する。
この第３の基板電圧設定値は、比較器ＣＯＭＰ１がまったくＤＣオフセットを有しない場合における基板電圧設定値（つまり、比較器ＣＯＭＰ１のＤＣオフセットを完全にキャンセルした基板電圧設定値）である。
したがって、内部回路１３０の通常動作時に、モード切替信号２によりセレクタを制御し、レジスタ１３の第３の基板電圧設定値を用いて内部回路１３０の基板電圧を制御することにより、比較器ＣＯＭＰ１のＤＣオフセットを完全にキャンセルすることができ、基板電圧を制御する精度を大幅に向上させることができる。
このように、本実施の形態によれば、比較器ＣＯＭＰ１のそれぞれの入力端子ＩＮ１、ＩＮ２と、ＮｃｈＭＯＳトランジスタＴｎ１のソース及びＶＳＳ端子間に入力切替用のスイッチ４１１を設け、内部回路１３０が動作していない時に、ＮｃｈＭＯＳトランジスタＴｎ１のソース及びＶＳＳ端子と比較器ＣＯＭＰ１のそれぞれの入力端子間を入力切替用のスイッチ４１１で切り替えることにより、基板電圧調整を２度行い、それぞれの基板電圧設定値をコントローラ４３０内部のレジスタ１とレジスタ２に格納し、それぞれの基板電圧設定値の平均をとり、レジスタ３に格納し、内部回路１３０の通常動作時に、レジスタ３の基板電圧設定値で内部回路の基板電圧を制御するようにしているので、比較器ＣＯＭＰ１のＤＣオフセット誤差をキャンセルすることができ、基板電圧を制御する精度を向上させることができる。
（実施の形態５）
実施の形態５は、比較器のＤＣオフセットキャンセルを、リーク電流検出ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路に適用する例である。
図６は、本発明の実施の形態５に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図２及び図４と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図６において、半導体集積回路装置５００は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路５１０と、基板電圧制御ブロック４２０と、内部回路１３０とを備え、半導体集積回路装置５００は、内部回路１３０を構成するＰｃｈＭＯＳトランジスタの閾値電圧を制御する。
リーク電流検出回路５１０は、ドレインがＶＳＳ端子に接続され、ソースが定電流源に接続され、ゲートには任意の安定電位Ｖｒｅｆ２を印加し、基板電圧が基板電圧制御ブロックにより制御されたリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１と、一方の入力端子ＩＮ１にＰｃｈＭＯＳトランジスタＴｐ１のソースを接続し、他方の入力端子ＩＮ２には基準電位としてＶＤＤを印加した比較器ＣＯＭＰ２と、比較器ＣＯＭＰ２のそれぞれの入力端子ＩＮ１，ＩＮ２と、ＰｃｈＭＯＳトランジスタＴｐ１のソース及びＶＤＤ端子間に設置され、内部回路１３０が動作していない時に、ＰｃｈＭＯＳトランジスタＴｐ１のソース及びＶＤＤ端子と比較器ＣＯＭＰ２のそれぞれの入力端子間を切り替える入力切替用のスイッチ４１１と、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１に定電流を供給する定電流源２１１とを備えて構成される。
基板電圧制御ブロック４２０は、比較器ＣＯＭＰ２の出力を基に、アップダウンカウンタのカウント値を変化させることでリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１基板電圧を変える制御を行うコントローラ４３０と、コントローラ４３０からのデジタル値をＤＡ変換して基板電圧を発生するＤＡ変換器１２８とを備える。また、基板電圧制御ブロック４２０は、入力切替用のスイッチ４１１の切り替え制御とオフセット調整量演算制御の容易性からデジタル回路で構成される。
上記コントローラ４３０の回路構成は、図５と同様である。
本実施の形態５の半導体集積回路装置５００の動作原理及び比較器ＣＯＭＰ２のＤＣオフセット誤差をキャンセル動作原理は、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、実施の形態４と全く同じである。
したがって、実施の形態４と同様の効果を得ることができる。
（実施の形態６）
実施の形態６は、実施の形態４と実施の形態５の半導体集積回路装置の両方を用いて、内部回路においてＣＭＯＳ回路を構成するＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの基板電圧をそれぞれ制御する例である。
図７は、本発明の実施の形態６に係る半導体集積回路装置の構成を示す図である。図４及び図６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図７において、半導体集積回路装置６００は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路４１０と、ＰｃｈＭＯＳトランジスタのリーク電流検出回路５１０と、２組の基板電圧制御ブロック４２０と、内部回路１３０とを備え、半導体集積回路装置６００は、内部回路１３０を構成するＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタの閾値電圧を制御する。
したがって、ＣＭＯＳ回路においても同様に適用することができ、実施の形態３乃至実施の形態５と同様の効果を得ることができる。
（実施の形態７）
実施の形態７は、ＮｃｈＭＯＳトランジスタの基板電圧制御回路において、比較器のＤＣオフセットをキャンセルするリーク電流検出回路に適用する例である。
図８は、本発明の実施の形態７に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのドレイン電位検出回路と、コントローラとＤＡ変換器で構成された基板電圧制御ブロックと、内部回路により構成されたＮｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置に適用した例である。図６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図８において、半導体集積回路装置７００は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路７１０と、基板電圧制御ブロック４２０と、内部回路１３０とを備え、半導体集積回路装置７００は、内部回路１３０を構成するＮｃｈＭＯＳトランジスタの閾値電圧を制御する。
リーク電流検出回路７１０は、ゲートとドレインを結線し且つ定電流源に接続され、ソースがＶＳＳ端子に接続され、基板電圧が基板電圧制御ブロック４２０により制御されるリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１と、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１に定電流を供給する定電流源７１１と、一方の入力端子ＩＮ１にＮｃｈＭＯＳトランジスタＴｎ１のドレインを接続し、他方の入力端子ＩＮ２には基準電位としてＶｒｅｆ３を印加した比較器ＣＯＭＰ１と、比較器ＣＯＭＰ１のそれぞれの入力端子ＩＮ１，ＩＮ２と、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン及び基準電位Ｖｒｅｆ３端子間に設置され、内部回路１３０が動作していない時に、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン及び基準電位Ｖｒｅｆ３端子と比較器ＣＯＭＰ１のそれぞれの入力端子間を切り替える入力切替用のスイッチ７１２とを備えて構成される。
定電流源７１１は、ソースをＶＳＳに接続し、ゲートをＶＤＤに接続したＮｃｈＭＯＳトランジスタＴｎ４と、ゲートとドレインがＴｎ４のドレインに接続され、ソースがＶＤＤに接続されたＰｃｈＭＯＳトランジスタＴｐ１３とカレントミラー回路を構成し、ソースがＶＤＤに接続されたＰｃｈＭＯＳトランジスタＴｐ１２により構成される。
基板電圧制御ブロック４２０は、比較器ＣＯＭＰ１の出力を基に、アップダウンカウンタのカウント値を変化させることでリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１基板電圧を変える制御を行うコントローラ４３０と、コントローラ４３０からのデジタル値をＤＡ変換して基板電圧を発生するＤＡ変換器１２８とを備える。また、基板電圧制御ブロック４２０は、入力切替用のスイッチ７１２の切り替え制御とオフセット調整量演算制御の容易性からデジタル回路で構成される。
本実施の形態は、前記非特許文献１のＮｃｈＭＯＳトランジスタの基板電圧制御回路において、前記比較器のそれぞれの入力端子ＩＮ１、ＩＮ２と、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン及び基準電位Ｖｒｅｆ３端子間に入力切替用のスイッチ７１２を設けた構成となっている。
図９は、上記コントローラ４３０の回路構成を示す図であり、図５と同一構成部分には同一符号を付している。
図９において、コントローラ４３０は、インバータ４３１及びセレクタ４３２からなり、比較器ＣＯＭＰ１の出力信号の極性を選択的に反転させるための極性反転器４３３と、入力データ補正部４３４と、レジスタ２とレジスタ１３を切り替えるセレクタ４３５とを備えて構成される。
入力切替用のスイッチ７１２と極性反転器４３３は、モード切替信号１によって制御され、セレクタ４３５はモード切替信号２によって制御される。
入力データ補正部４３４は、アップダウンカウンタ４５１とレジスタ４５２（レジスタ１）からなり、１ＬＳＢずつ変化させる逐次比較法を用いた基板電圧設定値生成手段４５３と、基板電圧設定上限値レジスタ４５４、基板電圧設定下限値レジスタ４５５、比較回路４５６及びレジスタ４５７（レジスタ２）からなる基板電圧設定値上限下限比較回路４５８と、第１の基板電圧設定値及び第２の基板電圧設定値を一時的に格納するためのレジスタ４５９（レジスタ１１）及びレジスタ４６０（レジスタ１２）と、演算回路４６１と、演算結果を格納するためのレジスタ４６２（レジスタ１３）とを備えて構成される。
第１の入力モード時では、入力切替用のスイッチ７１２は、Ａ端子とＣ端子が接続され、また、Ｂ端子とＤ端子が接続されており、極性反転器４３３におけるセレクタ４３２は、コンパレータの出力信号をそのまま通過させる。実施の形態４と全く同じ基板電圧制御動作を行い、第１の基板電圧設定値をレジスタ１１に格納する。
第２の入力モード時では、入力切替用のスイッチ７１２は、Ａ端子とＤ端子が接続され、また、Ｂ端子とＣ端子が接続されており、極性反転器４３３におけるセレクタ４３２は、比較器ＣＯＭＰ１の出力信号を反転させる。実施の形態４と全く同じ基板電圧制御動作を行い、第２の基板電圧設定値をレジスタ１２に格納する。
そして、レジスタ１１及びレジスタ１２から、第１及び第２の基板電圧設定値を取り出し、演算回路４６１により平均値を取ることにより第３の基板電圧設定値を算出し、それをレジスタ１３に格納する。
この第３の基板電圧設定値は、比較器がまったくＤＣオフセットを有しない場合における基板電圧設定値（つまり、比較器のＤＣオフセットを完全にキャンセルした基板電圧設定値）である。
したがって、内部回路の通常動作時に、モード切替信号２によりセレクタ４３５を制御し、レジスタ１３の第３の基板電圧設定値を用いて内部回路１３０の基板電圧を制御することにより、比較器ＣＯＭＰ１のＤＣオフセット誤差を完全にキャンセルすることができ、基板電圧を制御する精度を大幅に向上させることができる。
（実施の形態８）
実施の形態８は、比較器のＤＣオフセットキャンセルを、リーク電流検出ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路に適用する例である。
図１０は、本発明の実施の形態８に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのドレイン電位検出回路と、コントローラとＤＡ変換器で構成された基板電圧制御ブロックと、内部回路により構成されたＰｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置に適用した例である。図４及び図８と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１０において、半導体集積回路装置８００は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路８１０と、基板電圧制御ブロック４２０と、内部回路１３０とを備え、半導体集積回路装置８００は、内部回路１３０を構成するＰｃｈＭＯＳトランジスタの閾値電圧を制御する。
リーク電流検出回路８１０は、ゲートとドレインを結線し且つ定電流源に接続され、ソースがＶＤＤ端子に接続され、基板電圧が基板電圧制御ブロック４２０により制御されるリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１と、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１に定電流を供給する定電流源８１１と、一方の入力端子ＩＮ１にＰｃｈＭＯＳトランジスタＴｐ１のドレインを接続し、他方の入力端子ＩＮ２には基準電位としてＶｒｅｆ４を印加した比較器ＣＯＭＰ２と、比較器ＣＯＭＰ２のそれぞれの入力端子ＩＮ１，ＩＮ２と、ＰｃｈＭＯＳトランジスタＴｐ１のドレイン及び基準電位Ｖｒｅｆ４端子間に設置され、内部回路１３０が動作していない時に、ＰｃｈＭＯＳトランジスタＴｐ１のドレイン及び基準電圧Ｖｒｅｆ４端子と比較器ＣＯＭＰ２のそれぞれの入力端子間を切り替える入力切替用のスイッチ８１２とを備えて構成される。
定電流源８１１は、ソースをＶＤＤ端子に接続し、ゲートをＶＳＳ端子に接続したＰｃｈＭＯＳトランジスタＴｐ４と、ゲートとドレインがＴｐ４のドレインに接続され、ソースがＶＳＳ端子に接続されたＮｃｈＭＯＳトランジスタＴｎ１３とカレントミラー回路を構成し、ソースがＶＳＳ端子に接続されたＮｃｈＭＯＳトランジスタＴｎ１２により構成される。
基板電圧制御ブロック４２０は、比較器ＣＯＭＰ２の出力を基に、アップダウンカウンタのカウント値を変化させることでリーク電流検出ＰｃｈＭＯＳトランジスタＴｐ１基板電圧を変える制御を行うコントローラ４３０と、コントローラ４３０からのデジタル値をＤＡ変換して基板電圧を発生するＤＡ変換器１２８とを備える。また、基板電圧制御ブロック４２０は、入力切替用のスイッチ８１２の切り替え制御とオフセット調整量演算制御の容易性からデジタル回路で構成される。
上記コントローラ４３０の回路構成は、図９と同様である。
本実施の形態８の半導体集積回路装置８００の動作原理及び比較器ＣＯＭＰ２のＤＣオフセットをキャンセル動作原理は、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、実施の形態７と全く同じである。
したがって、実施の形態７と同様の効果を得ることができる。
（実施の形態９）
実施の形態９は、実施の形態７と実施の形態８の半導体集積回路装置の両方を用いて、内部回路においてＣＭＯＳ回路を構成するＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの基板電圧をそれぞれ制御する例である。
図１１は、本発明の実施の形態９に係る半導体集積回路装置の構成を示す図である。図８及び図１０と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１１において、半導体集積回路装置９００は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路７１０と、ＰｃｈＭＯＳトランジスタのリーク電流検出回路８１０と、２組の基板電圧制御ブロック４２０と、内部回路１３０とを備え、半導体集積回路装置９００は、内部回路１３０を構成するＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタの閾値電圧を制御する。
したがって、ＣＭＯＳ回路において、実施の形態７及び実施の形態８と同様の効果を得ることができる。
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
また、本実施の形態では半導体集積回路装置という名称を用いたが、これは説明の便宜上であり、半導体集積回路、基板電圧制御方法等であってもよいことは勿論である。
さらに、上記半導体集積回路装置を構成する各回路部、例えば比較部等の種類、数及び接続方法などは前述した実施の形態に限られない。
上記各実施の形態は、基板が電気的に分離された複数の回路ブロック毎に、行うこともできる。
さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。
本発明に係るトランジスタの閾値電圧を制御する半導体集積回路装置は、リーク電流検出回路の検出感度の向上及びレスポンスの向上を図ることができ、また、比較器のＤＣオフセットをキャンセルすることができる。したがって、低電源電圧で動作させる半導体集積回路の閾値電圧のばらつきを高感度、高レスポンス、高精度に制御する手段として非常に有効である。
本発明の実施の形態１に係る半導体集積回路装置の構成を示す図 本発明の実施の形態２に係る半導体集積回路装置の構成を示す図 本発明の実施の形態３に係る半導体集積回路装置の構成を示す図 本発明の実施の形態４に係る半導体集積回路装置の構成を示す図 上記実施の形態４のコントローラの回路構成を示す図 本発明の実施の形態５に係る半導体集積回路装置の構成を示す図 本発明の実施の形態６に係る半導体集積回路装置の構成を示す図 本発明の実施の形態７に係る半導体集積回路装置の構成を示す図 上記実施の形態７のコントローラの回路構成を示す図 本発明の実施の形態８に係る半導体集積回路装置の構成を示す図 本発明の実施の形態８に係る半導体集積回路装置の構成を示す図 従来のＮｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置の構成を示す図 従来のＮｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置の構成を示す図 従来のＰｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置の構成を示す図 従来のＮｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置の構成を示す図
符号の説明
１００，２００，３００，４００，５００，６００，７００，８００，９００ 半導体集積回路装置
１１１，２１１，７１１，８１１ 定電流源
１１０，２１０，４１０，５１０，７１０，８１０ リーク電流検出回路
１２０，４２０ 基板電圧制御ブロック
１２７，４３０ コントローラ
１２８ ＤＡ変換器
１２１，４５１ アップダウンカウンタ
１２２，４５２ レジスタ（レジスタ１）
１２３，４５４ 基板電圧設定上限値レジスタ
１２４，４５５ 基板電圧設定下限値レジスタ
１２５，４５６ 比較回路
１２６，４５７ レジスタ（レジスタ２）
１３０ 内部回路
４１１，７１２，８１２ 入力切替用のスイッチ
４３１ インバータ
４３２，４３５ セレクタ
４３３ 極性反転器
４３４ 入力データ補正部
４５３ 基板電圧設定値生成手段
４６１ 演算回路
Ｔｎ１ リーク電流検出ＮｃｈＭＯＳトランジスタ
Ｔｐ１ リーク電流検出ＰｃｈＭＯＳトランジスタ
ＣＯＭＰ１，ＣＯＭＰ２ 比較器

Claims (10)

  1. 半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、
    前記内部回路に基板電圧を供給して該内部回路のＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、
    ドレインに任意の電位の電源電圧を供給し、ソースが定電流源に接続され、ゲートには任意の安定電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出ＭＩＳトランジスタと、
    前記リーク電流検出ＭＩＳトランジスタのソース電位と、あらかじめ決められた基準電位とを比較する比較器と、
    前記比較器の第１及び第２入力端子と、前記リーク電流検出ＭＩＳトランジスタのソース及び基準電位端子間に設置されたスイッチとからなるリーク電流検出回路とを備え、
    前記基板電圧制御ブロックは、前記内部回路が動作していない時に、前記リーク電流検出ＭＩＳトランジスタのソース及び基準電位端子と前記比較器の各入力端子間を前記スイッチで切り替えることにより、基板電圧調整を２度行い、それぞれの基板電圧設定値の平均をとり、前記内部回路の通常動作時に、前記平均をとった基板電圧設定値を基に基板電圧を発生することにより前記比較器のＤＣオフセットを補正する入力データ補正手段を備えることを特徴とする半導体集積回路装置。
  2. 前記入力データ補正手段は、
    前記内部回路が動作していない時に、前記リーク電流検出ＭＩＳトランジスタのソースを第１入力端子に接続し、基準電位端子を第２入力端子に接続して前記リーク電流検出ＭＩＳトランジスタの基板電圧を調整し、その基板電圧設定値を第１レジスタに入力するとともに、
    前記スイッチを切り替えて、前記リーク電流検出ＭＩＳトランジスタのソースを前記第２入力端子に接続し、前記基準電位端子を前記第１入力端子に接続して前記リーク電流検出ＭＩＳトランジスタの基板電圧を調整し、その基板電圧設定値を第２レジスタに入力し、
    前記第１レジスタに格納された基板電圧設定値と前記第２レジスタに格納された基板電圧設定値の平均をとり、平均をとった基板電圧設定値を第３レジスタに格納し、前記内部回路の通常動作時に、前記第３レジスタに格納された基板電圧設定値を基に基板電圧を発生することにより前記比較器のＤＣオフセットを補正することを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記基板電圧制御ブロックは、前記内部回路のトランジスタの閾値電圧を制御する電圧調整動作を常時行うことを特徴とする請求項１記載の半導体集積回路装置。
  4. 前記基板電圧制御ブロックは、前記内部回路のトランジスタの閾値電圧を制御する電圧調整動作を、前記内部回路が動作していない時に行うことを特徴とする請求項１記載の半導体集積回路装置。
  5. 前記基板電圧制御ブロックは、前記比較器の比較結果に基づいて出力される出力基板電圧に対し、前記出力基板電圧の上限と下限に制限を加えた電圧値を出力するリミット手段を備えることを特徴とする請求項１記載の半導体集積回路装置。
  6. 前記基板電圧制御ブロックの出力電圧値の上限は、前記内部回路の電源電圧以上、かつ、前記リーク電流検出ＮｃｈＭＯＳトランジスタがバイポーラ特性を示さない範囲の電圧に設定し、前記出力電圧値の下限は、前記内部回路の前記電源電圧以下、かつ、前記リーク電流検出ＮｃｈＭＯＳトランジスタにＧＩＤＬ効果が発生しない範囲の電圧に設定することを特徴とする請求項１記載の半導体集積回路装置。
  7. 前記基板電圧制御ブロックの出力電圧値の下限は、前記内部回路の電源電圧以下、かつ、前記リーク電流検出ＰｃｈＭＯＳトランジスタがバイポーラ特性を示さない範囲の電圧に設定し、前記出力電圧値の上限は、前記内部回路の前記電源電圧以上、かつ、前記リーク電流検出ＰｃｈＭＯＳトランジスタにＧＩＤＬ効果が発生しない範囲の電圧に設定することを特徴とする請求項１記載の半導体集積回路装置。
  8. 前記基板電圧制御ブロックは、基板が電気的に分離された複数の機能ブロック毎に設置されることを特徴とする請求項１記載の半導体集積回路装置。
  9. 前記ＭＯＳトランジスタは、ＳＯＩ構造であることを特徴とする請求項１記載の半導体集積回路装置。
  10. 前記内部回路は、ＣＭＯＳ回路を有し、
    前記基板電圧制御ブロックは、前記ＣＭＯＳ回路のＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタの閾値電圧を制御することを特徴とする請求項１記載の半導体集積回路装置。
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