JP4901706B2 - Ｄ／ａ変換器 - Google Patents

Description

本発明は、電流制御型のＤ／Ａ変換器に関する。

電流制御型のＤ／Ａ変換器が知られている（特許文献１参照）。この種のＤ／Ａ変換器を複数個設けることにより、複数チャネルのＤ／Ａ変換を並列的に行うことができる。

しかしながら、複数のＤ／Ａ変換器を設けると、各Ｄ／Ａ変換器内のオペアンプのオフセット誤差や各Ｄ／Ａ変換器の電流ミラー比のばらつき等により、複数のＤ／Ａ変換器の出力電流に差が生じ、これらＤ／Ａ変換器に利得誤差が生じてしまう。

この種の問題を解決するために、各Ｄ／Ａ変換器のオペアンプや基準電流生成部を共通化することが考えられる。ところが、Ｄ／Ａ変換器内の一部の回路の共通化を図っても、各Ｄ／ＡＣ変換器の電流ミラー比を同じにするのは容易ではなく、依然として各Ｄ／Ａ変換器に利得誤差が生じるおそれがある。

また、各Ｄ／Ａ変換器内の電流源のバイアス電圧と電源電圧を共通化すると、これら電圧のばらつきはなくなるものの、一つのＤ／Ａ変換器で発生したデジタルノイズがバイアス電圧や電源電圧に重畳される場合もあり、このような場合、自身の出力にノイズが現れるだけでなく、他方のＤ／Ａ変換器の出力にもノイズが現れてしまう。このようなノイズは一般に、クロストークノイズと呼ばれている。

上述した特許文献１には、上述した利得誤差を補正可能なＤ／Ａ変換器が記載されている。このＤ／Ａ変換器では、出力電圧を所望のリファレンス電圧と比較して、出力電圧がリファレンス電圧に近づくまで利得の調整を行って、利得誤差の低減を図っている。

しかしながら、一般に、電圧信号処理にて出力電圧とリファレンス電圧を比較すると、比較処理を行うための回路が複雑になり、回路面積や部品コストが増大するという問題がある。
特開2004-80238号公報

本発明は、回路構成を複雑にすることなく、利得誤差の調整を自動的に精度よく行うことが可能なＤ／Ａ変換器を提供するものである。

本発明の一態様によれば、基準比較電流を生成する基準比較電流生成器と、第１の基準電流を補正可能な第１の基準電流生成器と、前記第１の基準電流生成器で補正された前記第１の基準電流に対して所定の比例関係にある第１のフルスケール電流を出力可能で、かつ第１の入力デジタルデータに応じた第１のＤ／Ａ変換電圧を生成可能な第１のＤ／Ａ変換部と、前記第１のフルスケール電流と前記基準比較電流との差分電流を生成し、その差分電流の大きさを判定する電流比較器と、を備え、前記第１の基準電流生成器は、前記電流比較器の判定結果に基づいて前記第１の基準電流を補正することを特徴とするＤ／Ａ変換器が提供される。

本発明によれば、回路構成を複雑にすることなく、利得誤差の調整を自動的に精度よく行うことができる。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図１は本発明の第１の実施形態によるＤ／Ａ変換器の概略構成を示すブロック図である。図１のＤ／Ａ変換器は、基準比較電流生成器１と、基準電流生成器２と、第１のＤ／Ａ変換部３と、電流比較器４と、補正信号生成部（動作制御部）１０とを備えている。

図１のＤ／Ａ変換器は、通常のＤ／Ａ変換動作を行うモード（以下、通常動作モード）と、第１のＤ／Ａ変換部３を流れる電流を調整するモード（以下、補正モード）の２つを有する。モードの切替は、補正信号生成部１０から出力される補正信号の論理により行う。

基準比較電流生成器１は補正モード時に基準比較電流IFS_Aを生成する。この基準比較電流IFS_Aは電流比較器４に供給される。

基準電流生成器２は、第１のＤ／Ａ変換部３に流れる電流に比例した第１の基準電流を生成する。第１のＤ／Ａ変換部３は、通常動作モード時には、第１の入力デジタルデータに応じたＤ／Ａ変換電圧（第１のＤ／Ａ変換電圧）を生成し、補正モード時には、第１の基準電流に対して所定の比例関係にある第１のフルスケール電流IFS_Bを生成する。

電流比較器４は、補正モード時には、基準比較電流IFS_Aと第１のフルスケール電流IFS_Bとの差分電流（IFS_B−IFS_A）を生成し、その差分電流（IFS_B−IFS_A）の大きさを判定した比較判定信号を生成する。この比較判定信号は、基準電流生成器２に入力される。

基準電流生成器２は、補正モード時には、電流比較器４で判定された比較判定信号に基づいて第１の基準電流を調整する。より具体的には、基準電流生成器２は、差分電流が小さくなるように、第１の基準電流を調整する。

基準電流生成器２は、オペアンプ５と、このオペアンプ５の出力側に接続される第１の基準電流生成部６と電流調整部７とを有する。

第１の基準電流生成部６は、電源端子AVDD_Bと接地端子との間に直列接続される２つのPMOSトランジスタＱ１，Ｑ２と抵抗RR_Bとを有する。PMOSトランジスタＱ１のゲートにはオペアンプ５の出力電圧が供給され、PMOSトランジスタＱ２のゲートは接地されており、このPMOSトランジスタＱ２は常時オン状態のスイッチとして作用する。

電流調整部７は、電源端子AVDD_Bと抵抗RR_Bの一端との間に縦続接続される２つのPMOSトランジスタＱ３，Ｑ４からなるトランジスタ群を複数個並列接続した構成になっている。PMOSトランジスタＱ３のゲートにはオペアンプ５の出力電圧が供給され、さらに、PMOSトランジスタＱ１とＱ３のゲートとソースがそれぞれ共通接続されているので、Ｑ１とＱ３はカレントミラー回路を構成していることになる。また、PMOSトランジスタＱ４のゲートには電流比較器４から出力される比較判定信号が供給され、その比較判定信号に応じてＱ３の電流をオンオフするスイッチの役割をする。この比較判定信号は、基準比較電流IFS_Aと第１のフルスケール電流IFS_Bとの差分電流（IFS_B−IFS_A）の大きさに応じた信号である。

なお、並列接続されるトランジスタ群の数や、各トランジスタ群の回路構成は特に問わない。例えば、後述するように、縦続接続された２つのNMOSトランジスタで１個のトランジスタ群を構成してもよい。

電流調整部７には、電流比較器４で判定された差分電流の大きさが大きいほど、多くの電流が流れる。抵抗RR_Bにはオペアンプの仮想接地特性により常に一定の電流が流れるため、電流調整部７に流れる電流が増えると、第１の基準電流生成部６のトランジスタＱ１およびＱ２に流れる電流Ｉr_Bが減少する。

第１のＤ／Ａ変換部３は、入力デジタルデータのビット数分並列接続された複数の差動電流源セル８と、これら複数の差動電流源セル８の正極および負極それぞれに共通に接続される抵抗RL_Bとを有する。各差動電流源セル８は、相補的に電流経路を切り替える２個のPMOSトランジスタＱ５，Ｑ６と、これらPMOSトランジスタＱ５，Ｑ６のソースに共通に接続され、第１の基準電流生成部６内のトランジスタＱ１とゲートとソースがそれぞれ共通に接続され、トランジスタＱ１とカレントミラー回路を構成しているPMOSトランジスタＱ７と、PMOSトランジスタＱ５，Ｑ６のゲートに入力デジタルデータの対応ビットに応じたデータを供給するビット入力部９と、補正モード時にPMOSトランジスタＱ７に流れる電流の電流経路となるPMOSトランジスタ（第１電流出力部）Ｑ８と、を有し、相補的に電流経路を切り替えるPMOSトランジスタＱ５，Ｑ６のドレインにそれぞれ抵抗RL_Bが接続されている。

PMOSトランジスタＱ８は、補正モード時のみオンし、通常動作モード時はオフする。一方、対になるPMOSトランジスタＱ５，Ｑ６は、通常動作モード時には入力デジタルデータのビット値に応じて相補的にオンオフして電流経路を切り替え、補正モード時はトランジスタＱ５、Ｑ６を共にオフする。このオンオフ動作を実現するために、ビット入力部９は、補正モード時には対のPMOSトランジスタＱ５，Ｑ６のゲートをハイレベルにしてオフ状態にするとともに、PMOSトランジスタＱ８のゲートをローレベルにしてオン状態する。また、ビット入力部９は、通常動作モード時には対のPMOSトランジスタＱ５，Ｑ６のゲートを入力デジタルデータの対応ビットの値に応じた論理電圧に設定するとともに、PMOSトランジスタＱ８のゲートをハイレベルにしてオフ状態にする。

ビット入力部９の動作は、補正信号の論理により切り替わる。この補正信号は、補正信号生成部１０で生成される。

複数の差動電流源セル８のそれぞれに接続されたPMOSトランジスタＱ８を流れる電流の総和が第１のフルスケール電流であり、第１の基準電流と所定の比例関係にある。各PMOSトランジスタＱ８を流れる電流は、対応する差動電流源セル８の電流源であるPMOSトランジスタＱ７を流れる電流と同じである。

差動電流源セル８内のPMOSトランジスタＱ７と、第１の基準電流生成部６内のPMOSトランジスタＱ１と、複数のトランジスタ群内のPMOSトランジスタＱ３とは、すべてカレントミラー回路を構成している。したがって、電流比較器４で判定される差分電流の大きさが大きいと、それに応じてトランジスタ群Ｑ３を流れる電流が増えて、第１の基準電流生成部６を流れる第１の基準電流が減る。よって、第１の基準電流と比例関係にある差動電流源セル８内のPMOSトランジスタＱ７を流れる電流も減少する。これにより、第１のフルスケール電流IFS_Bが減少し、電流比較器４で検出される差分電流（IFS_B−IFS_A）も減少する。

このように、図１のＤ／Ａ変換器は、補正モード時には、基準比較電流IFS_Aと第１のフルスケール電流IFS_Bとの差分電流（IFS_B−IFS_A）が減少するようにフィードバック制御を行う。これにより、本実施形態によれば、基準電流生成器２や第１のＤ／Ａ変換部３の利得のばらつきを自動で補正できる。

本実施形態では、補正処理を行う際に、電流を用いた電流ミラー回路を利用するため、回路構成を簡略化でき、またほとんどの回路部品がMOSトランジスタで構成されるため、Ｄ／Ａ変換器全体を容易に半導体基板上に集積化できる。

また、本実施形態の補正処理は、レイアウトパターンや製造上の素子ばらつきに無関係に行えるため、結果的にコア面積の縮小化が図れる。さらに、本実施形態の補正処理は、Ｄ／Ａ変換器の製造後に行えるため、Ｄ／Ａ変換器の事後的な特性変動を防止できる。

図１では、基準電流生成器２と第１のＤ／Ａ変換部３をPMOSトランジスタで構成する例を説明したが、NMOSトランジスタで構成してもよい。また、第１のＤ／Ａ変換部３は、入力デジタルデータの各ビット分の差動電流源セル８を有するが、入力デジタルデータをデコードした数分の差動電流セル８を設けてもよい。また、差動電流源セル８の内部構成も図１に図示したものに限定されない。

（第２の実施形態）
第２の実施形態は、第１の実施形態を回路レベルまで具体化したものである。

図２は本発明の第２の実施形態によるＤ／Ａ変換器の回路図である。図２では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図２のＤ／Ａ変換器は、図１と同様に、基準比較電流生成器１と、基準電流生成器２と、第１のＤ／Ａ変換部３と、電流比較器４と、補正信号生成部１０とを備えている。

基準比較電流生成器１は、オペアンプ１１と、このオペアンプ１１の出力側に接続される第２の基準電流生成部１２と第２のＤ／Ａ変換部１３とを有する。

第２の基準電流生成部１２と第２のＤ／Ａ変換部１３は、電源端子AVDD_Aと接地端子間に並列接続され、第２の基準電流生成部１２内のPMOSトランジスタＱ９のゲートと第２のＤ／Ａ変換部１３内のPMOSトランジスタＱ１３のゲートはオペアンプ１１の出力に共通に接続され、トランジスタＱ９とＱ１３はカレントミラー回路を構成している。第２の基準電流生成部１２は、電源端子AVDD_Aと接地端子の間に直列接続されたPMOSトランジスタＱ９，Ｑ１０と抵抗RR_Aを有する。

第２の基準電流生成部１２はオペアンプ１１の仮想接地特性と抵抗RR_Aによって第２の基準電流を生成する。第２のＤ／Ａ変換部１３は、第２の基準電流に対して所定の比例関係にある第２のフルスケール電流を出力可能で、かつ第２の入力デジタルデータに応じた第２のＤ／Ａ変換電圧を生成可能である。

第２のＤ／Ａ変換部１３は、第２の入力デジタルデータの各ビットごとに設けられる複数の差動電流源セル１４と、これら差動電流源セル１４の正極および負極のそれぞれに共通に接続される抵抗RL_Aとを有する。これら複数の差動電流源セル１４は、電源端子AVDD_Aと抵抗RL_Aの一端との間に並列接続されている。

差動電流源セル１４のそれぞれは、相補的に電流経路を切り替える２つのPMOSトランジスタＱ１１，Ｑ１２と、これらPMOSトランジスタＱ１１，Ｑ１２のソースに共通に接続され、且つ、第２の基準電流生成部１２内のトランジスタＱ９とゲートとソースがそれぞれ共通に接続され、Ｑ９とはカレントミラー回路を構成しているPMOSトランジスタＱ１３と、PMOSトランジスタＱ１１，Ｑ１２のゲートに入力デジタルデータの対応ビットに応じたデータを供給するビット入力部２０と、補正モード時にPMOSトランジスタＱ１３に流れる電流の電流経路となるPMOSトランジスタＱ１５（第２電流出力部）と、を有し、相補的に電流経路を切り替えるPMOSトランジスタＱ１１，Ｑ１２のドレインにそれぞれ抵抗RL_Aが接続されている。

PMOSトランジスタＱ１５は、補正モード時のみオンし、通常動作モード時はオフする。一方、対になるPMOSトランジスタＱ１１，Ｑ１２は、通常動作モード時に入力デジタルデータに応じて相補的にオンオフして電流経路を切り替え、補正モード時はＱ１１,Ｑ１２共にオフする。この動作を実現するために、ビット入力部２０は、補正モード時には対のPMOSトランジスタＱ１１，Ｑ１２のゲートをハイレベルにしてオフ状態にするとともに、PMOSトランジスタＱ１５のゲートをローレベルにしてオン状態にする。また、ビット入力部２０は、通常動作モード時には対のPMOSトランジスタＱ１１，Ｑ１２のゲートを入力デジタルデータの対応ビットの値に応じた論理電圧に設定するとともに、PMOSトランジスタＱ１５のゲートをハイレベルにしてオフ状態にする。

複数の差動電流源セル１４のそれぞれにおいて、PMOSトランジスタＱ１５を流れる電流の総和が第２のフルスケール電流であり、第２の基準電流と所定の比例関係にある。各PMOSトランジスタＱ１５を流れる電流は、対応する差動電流源セル１４の電流源であるPMOSトランジスタＱ１３を流れる電流と同じである。

基準比較電流生成器１内の第２のＤ／Ａ変換部１３に供給される入力デジタルデータは、第１のＤ／Ａ変換部３に供給される入力デジタルデータと異なっている。すなわち、図１のＤ／Ａ変換器は、異なる２種類の入力デジタルデータを並列的にアナログデータに変換する２チャネルのＤ／Ａ変換器である。２種類の入力デジタルデータを第１および第２のＤ／Ａ変換部３，１３にどのように振り分けてもよい。図２では、第２のＤ／Ａ変換部１３で生成されるフルスケール電流を基準比較電流IFS_Aとして、第１のＤ／Ａ変換部３で生成されるフルスケール電流IFS_Bについて第１の実施形態と同様の利得のばらつき補正処理を行う。

図２の第１のＤ／Ａ変換部３は図１の第１のＤ／Ａ変換部３と同様に構成されている。図２の基準電流生成器２は、図１の基準電流生成器２を具体化した構成の一例を有する。図２では、電流を補正する階調の数分だけのトランジスタ群を並列接続した電流調整部７を有する。電流調整部７内の各トランジスタ群は、電源端子AVDD_Bと抵抗RR_Bの一端との間に縦続接続される２つのPMOSトランジスタＱ３，Ｑ４を有し、オペアンプ５の出力電圧がゲートに入力されるPMOSトランジスタＱ３のゲート幅Ｗは各トランジスタ群ごとに互いに異なっている。すなわち、カレントミラー回路を構成する第１の基準電流生成部６のPMOSトランジスタＱ１と電流調整部７内のPMOSトランジスタ群Ｑ３はカレントミラー比がそれぞれ異なっている。例えば、Ｍ個のトランジスタ群が存在する場合、ゲート幅Ｗの比は、１／Ｎ：２／Ｎ：３／Ｎ：…：Ｍ／Ｎに設定される。ここで、ＮはＱ１とＱ３の間の任意のカレントミラー比であり、Ｑ１：Ｑ３＝１：１／Ｎに設定される。したがって、トランジスタ群Ｑ３に流れる電流はトランジスタＱ１に流れる電流に対して、１／Ｎ倍からＭ／Ｎ倍の電流に１／Ｎ刻みで調整可能である。すなわち、第１の基準電流生成部６のPMOSトランジスタＱ１に流れる電流Ir_Bを電流補正幅Ir_B／Ｎ〜Ｍ・Ir_B／Ｎ、補正刻みIr_B／Ｎで調整可能である。

ここでは、トランジスタ数Ｍとカレントミラー比Ｎの構成の一例を示したが、電流補正幅と補正刻みはＭとＮの組み合わせで任意に設定できる。

第２のＤ／Ａ変換部１３内の複数の差動電流源セル１４のそれぞれが有するPMOSトランジスタＱ１３のゲート幅の総和と基準比較電流生成器１内の第２の基準電流生成部１２が有するPMOSトランジスタのゲート幅との比、すなわちカレントミラー比は、第１のＤ／Ａ変換部３内の複数の差動電流源セル８のそれぞれが有するPMOSトランジスタＱ７のゲート幅の総和と基準電流生成器２内の第１の基準電流生成部６が有するPMOSトランジスタＱ１のゲート幅との比、すなわちカレントミラー比に等しく設定されている。

図２の電流比較器４は、電流差分生成部１５と電流比較部１６を有する。電流差分生成部１５は、第１のフルスケール電流IFS_Bと第２のＤ／Ａ変換部１３のフルスケール電流IFS_Aとの差分電流（IFS_B−IFS_A）を生成する。電流比較部１６は、PMOSトランジスタＱ１９とNMOSトランジスタＱ２０で構成される電流比較回路群１７と、これら電流比較回路群１７の出力に接続されるエンコーダラッチ部１８とを有する。

電流比較部１６内の電流比較回路群１７は、PMOSトランジスタＱ１９とNMOSトランジスタＱ２０のドレインが共通に接続されており、Ｑ１９に流れる電流とＱ２０に流れる電流の大小によりドレイン端子にはロー（Ｑ１９の電流＜Ｑ２０の電流 の時）またはハイ（Ｑ１９の電流＞Ｑ２０の電流 の時）レベルが出力される電流比較回路を構成している。ここで、PMOSトランジスタＱ１９のゲートには第１の基準電流生成部６のカレントミラー回路のゲート電圧VBP_Bが供給され、NMOSトランジスタＱ２０のゲートには電流差分生成部１６のNMOSトランジスタＱ２３のゲート端子(ドレイン端子)が接続されている。

より詳しくは、後述するように、電流比較部１６内のNMOSトランジスタＱ２０と電流差分生成部１５内のNMOSトランジスタＱ２３とはカレントミラー比が１のカレントミラー回路を構成しており、電流差分生成部１５で生成された差分電流に応じた電流が電流比較部１６内のＮMOSトランジスタ群Ｑ２０にミラーされる。また、電流比較部１６内のPMOSトランジスタ群Ｑ１９は第１の基準電流生成部６のPMOSトランジスタＱ１とはカレントミラー回路を構成している。電流比較部１６内のPMOSトランジスタ群Ｑ１９のゲート幅は互いに異なっており、電流調整部７内のトランジスタ群Ｑ３のゲート幅Ｗと同様の比に設定されている。

エンコーダラッチ部１８は電流比較回路群１７の出力を補正信号に応じて出力状態と出力保持状態とを切り替える。また、エンコーダラッチ部１８の出力は、電流調整部７内の対応するPMOSトランジスタＱ４のゲートに供給される。

第１のＤ／Ａ変換部３、第２のＤ／Ａ変換部１３およびエンコーダラッチ部１８には補正モードと通常モードを切り替える補正信号が供給される。補正モード時には、この補正信号が第１の論理になり、第１および第２のＤ／Ａ変換部３，１３はそれぞれフルスケール電流を生成し、エンコーダラッチ部１８は電流比較回路群１７で生成した信号を基準電流生成器２に供給する。

エンコーダラッチ部１８の出力により、電流調整部７に流れる電流が決定され、その電流分だけ第１の基準電流生成部６のトランジスタＱ１に流れる電流は調整される。第１のＤ／Ａ変換部３のフルスケール電流IFS_Aは第１の基準電流生成部６のＱ１に流れる電流と比例関係にあるので、第１のＤ／Ａ変換部３のフルスケール電流IFS_Aは第２のＤ／Ａ変換部１３のフルスケール電流IFS_Bとの差分電流（IFS_B−IFS_A）が小さくなるように調整される。

補正信号が第２の論理になると、通常動作モードとなり、エンコーダラッチ部１８の出力は補正モード時の出力を保持したまま固定される。したがって、第１の基準電流生成部６内のトランジスタＱ１には差分電流（IFS_B−IFS_A）が小さくなるように補正された基準電流が流れたままになっており、その基準電流に基づき、第１のＤ／Ａ変換部３にて入力デジタルデータを第２のＤ／Ａ変換部１３との利得誤差を補正したアナログ電圧に変換する。また、基準比較電流生成器１は、通常動作モード時には、第２の基準電流生成部１２で生成された基準電流に基づいて第２のＤ／Ａ変換部１３にて入力デジタルデータをアナログ電圧に変換する。

図３は電流比較器４の内部構成の一例を示す回路図である。図示のように、電流比較器４は電流差分生成部１５と電流比較部１６で構成される。電流差分生成部１５は、第２のＤ／Ａ変換部１３から出力されたフルスケール電流IFS_Aが流れ込むNMOSトランジスタＱ２１と、このトランジスタＱ２１とはカレントミラー比１のカレントミラー回路を構成しているトランジスタＱ２２と、このトランジスタＱ２２のドレインに向かって第１のＤ／Ａ変換部３から出力されるフルスケール電流IFS_Bを流し込むことでトランジスタＱ２１から電流ミラーされてトランジスタＱ２２に流れているフルスケール電流IFS_Aと第１のＤ／Ａ変換部３から出力されたフルスケール電流IFS_Bとの差分電流（IFS_B−IFS_A）が流れるNMOSトランジスタＱ２３と、を有する。

このNMOSトランジスタＱ２３と、電流比較部１６内のNMOSトランジスタ群Ｑ２０とはカレントミラー比１のカレントミラー回路を構成しており、NMOSトランジスタ群Ｑ２０には、差分電流（IFS_B−IFS_A）がそれぞれ電流ミラーされる。また、電流比較部１６内のNMOSトランジスタ群Ｑ２０とドレインを共通に接続されたPMOSトランジスタ群Ｑ１９は第１の基準電流生成部６のPMOSトランジスタＱ１とはカレントミラー回路を構成している。さらにPMOSトランジスタ群Ｑ１９は互いにゲート幅Ｗが異なっており、第１の基準電流生成部６のPMOSトランジスタＱ１とはカレントミラー比が異なる。例えば、各PMOSトランジスタＱ１９のゲート幅Ｗが１／Ｎ：２／Ｎ：…：Ｍ／Ｎであるとすると、各PMOSトランジスタＱ１９には、第１の基準電流生成部６のPMOSトランジスタＱ１に流れる電流Ir_Bの１／Ｎ：２／Ｎ：…：Ｍ／Ｎの割合で電流が流れようとする。ここでＭ、およびＮは電流調整部７で設定したトランジスタ数Ｍと、第１の基準電流生成部６のPMOSトランジスタＱ１と電流調整部７のPMOSトランジスタＱ３とのカレントミラー比１：１／Ｎで設定した数Ｎである。すなわち、電流比較部１６内のPMOSトランジスタ群Ｑ１９と電流調整部７のPMOSトランジスタ群Ｑ３はそれぞれ同一のトランジスタサイズに設定されていることになる。

電流比較部１６内のNMOSトランジスタＱ２０とPMOSトランジスタＱ１９は互いにドレインが接続されている。各トランジスタはペアとなるトランジスタがそれぞれ異なるカレントミラー回路を構成しているので、NMOSトランジスタＱ２０に流れようとする電流とPMOSトランジスタＱ１９に流れようとする電流との間で比較動作が行われる。より具体的には、互いに接続されているドレイン端子には、Ｑ１９の電流＜Ｑ２０の電流の時にローレベルが出力され、Ｑ１９の電流＞Ｑ２０の電流の時にハイレベルが出力される。すなわち、Ｑ２０に電流ミラーされる差分電流（IFS_B−IFS_A）とＱ１９に電流ミラーされる各電流（Ir_B／Ｎ、２×Ir_B／Ｎ、…、Ｍ×Ir_B／Ｎ）において比較動作が行われ、差分電流の大きさが判定されたディジタル値が各ドレイン端子から出力される。

このように、本実施形態では、補正モード時には、第１および第２のＤ／Ａ変換部３，１３からフルスケール電流IFS_B，IFS_Aを出力して、両電流の差分電流（IFS_B−IFS_A）を電流差分生成部１５で生成し、その差分電流（IFS_B−IFS_A）の大きさを電流比較部１６で判定し、その判定結果のディジタル値に応じて、基準電流生成器２内の電流調整部７のトランジスタ群を流れる電流を制御する。これにより、基準電流生成器２内の第１の基準電流生成部６を流れる電流も変化し、この電流と所定の比例関係にある第１のＤ／Ａ変換部３内の複数の差動電流源セル８に流れる電流も変化する。この結果、第１および第２のＤ／Ａ変換部３，１３の利得のばらつきを自動で補正することができる。

また、第１および第２のＤ／Ａ変換部３，１３の電源や電流源のバイアスは独立しているため、第１および第２のＤ／Ａ変換部３，１３間のクロストークノイズを削減できる。

（第３の実施形態）
第２の実施形態では、２チャネルのＤ／Ａ変換器の一例を説明したが、３チャネル以上のＤ／Ａ変換器を構成することも可能である。例えば、ｎ（ｎは２以上の整数）チャネルのＤ／Ａ変換器を構成する場合、そのうちの任意の１チャネル分のＤ／Ａ変換器を図２の基準比較電流生成器１に割り当て、他のチャネルのそれぞれについて、図２の基準電流生成器２、第１のＤ／Ａ変換部３および電流比較器４を設ければよい。

例えば、図４Ａと図４Ｂは３チャネルのＤ／Ａ変換器の一例を示す回路図である。図４Ａと図４Ｂに示すように、３チャネルのうちいずれか１チャネルのＤ／Ａ変換器を基準比較電流生成器１に割り当て、残りの２チャネルのそれぞれごとに基準電流生成器２、第１のＤ／Ａ変換部３（または第３のＤ／Ａ変換部２１）および電流比較器４（または電流比較器２２）が設けられる。

電流比較器４は、図３と同様に、補正モード時には、第１のＤ／Ａ変換部３から出力されたフルスケール電流と基準比較電流生成器１から出力されたフルスケール電流IFS_Aとの差分電流（IFS_B−IFS_A）を生成し、その大きさを判定し、その判定結果のディジタル値を出力する。また、電流比較器２２は、図５に示すように、補正モード時には、第３のＤ／Ａ変換部２１から出力されたフルスケール電流IFS_Cと基準比較電流生成器１から出力されたフルスケール電流IFS_Aとの差分電流（IFS_C−IFS_A）を生成し、その大きさを判定し、その判定結果のディジタル値を出力する。

このように、チャネル数が増えても、任意の１チャネルを基準として基準比較電流生成器１に割り当て、他のチャネルとの差分電流を検出するため、基準比較電流生成器１を共有化でき、回路構成の簡略化が図れる。

また、本実施形態によるＤ／Ａ変換器は、多チャネル化が容易であるため、例えば液晶表示装置や無線機器などの多チャネル処理が必須の電子機器に適している。

（第４の実施形態）
第４の実施形態は、第２および第３の実施形態とは異なる導電型のトランジスタを用いるものである。

上述した図１〜図５では、Ｄ／Ａ変換器内の主要なトランジスタをPMOSトランジスタで構成する例を説明したが、NMOSトランジスタで構成してもよい。図６は本発明の第３の実施形態によるＤ／Ａ変換器の回路図である。

図６のＤ／Ａ変換器は、第１〜第３の実施形態と同様に、基準電流生成器２ａと、基準比較電流生成器１ａと、第１のＤ／Ａ変換部３ａと、電流差分生成部１５ａと、電流比較部１６ａとを備えている。基準比較電流生成器１ａ内の第２の基準電流生成部１２ａは、電源端子VDDと接地端子AVSS_Aの間に直列接続された抵抗RR_AとNMOSトランジスタＱ３１，Ｑ３２を有する。また、基準比較電流生成器１内の第２のＤ／Ａ変換部１３ａは、一端が電源端子VDDに接続された抵抗RL_Aと、これら抵抗RL_Aと接地端子AVSS_Aとの間に並列接続される複数の差動電流源セル１４ａとを有する。

基準電流生成器２ａは、第１の基準電流生成部６ａと電流調整部７ａを有する。第１の基準電流生成部６ａは、電源端子VDDと接地端子AVSS_Bの間に直列接続された抵抗RR_BとNMOSトランジスタＱ３３，Ｑ３４を有する。電流調整部７ａは、抵抗RR_Bの一端と接地端子AVSS_Bの間に並列接続されたトランジスタ群を有する。

第１のＤ／Ａ変換部３ａは、一端が電源端子VDDに接続された抵抗RL_Bと、これら抵抗RL_Bと接地端子AVSS_Bとの間に並列接続される複数の差動電流源セル８ａとを有する。

電流比較器４ａ内の電流比較部１６ａは、電源端子VDDと接地端子AVSS_Bの間に並列接続された複数のトランジスタ群１７ａを有する。

このように、NMOSトランジスタを用いた場合でも、第２の実施形態と同様の効果を持つＤ／Ａ変換器を構成できる。

なお、第３の実施形態と同様の回路をNMOSトランジスタで構成することも可能である。

本発明の第１の実施形態によるＤ／Ａ変換器の概略構成を示すブロック図。 本発明の第２の実施形態によるＤ／Ａ変換器の回路図。 電流比較器４の内部構成の一例を示す回路図。 ３チャネルのＤ／Ａ変換器の一例を示す回路図。 ３チャネルのＤ／Ａ変換器の一例を示す回路図。 電流比較器２２の内部構成の一例を示す回路図。 本発明の第３の実施形態によるＤ／Ａ変換器の回路図。

符号の説明

１ 基準比較電流生成器
２ 基準電流生成器
３ 第１のＤ／Ａ変換部
４ 電流比較器
６ 第１の基準電流生成部
７ 電流調整部
８，１４ 差動電流源セル
１０ 補正信号生成部
１３ 第２のＤ／Ａ変換部
１５ 電流差分生成部
１６ 電流比較部
１７ 電流比較回路部
１８ エンコーダラッチ部

Claims (5)

1. 基準比較電流を生成する基準比較電流生成器と、
   第１の基準電流を補正可能な第１の基準電流生成器と、
   前記第１の基準電流生成器で補正された前記第１の基準電流に対して所定の比例関係にある第１のフルスケール電流を出力可能で、かつ第１の入力デジタルデータに応じた第１のＤ／Ａ変換電圧を生成可能な第１のＤ／Ａ変換部と、
   前記第１のフルスケール電流と前記基準比較電流との差分電流を生成し、その差分電流の大きさを判定する電流比較器と、を備え、
   前記第１の基準電流生成器は、前記電流比較器の判定結果に基づいて前記第１の基準電流を補正することを特徴とするＤ／Ａ変換器。
2. 前記基準比較電流生成器は、
   第２の基準電流を生成する第２の基準電流生成器と、
   前記第２の基準電流に対して所定の比例関係にある第２のフルスケール電流を出力可能で、かつ第２の入力デジタルデータに応じた第２のＤ／Ａ変換電圧を生成可能な第２のＤ／Ａ変換部と、を有し、
   前記第２のフルスケール電流は、前記基準比較電流であることを特徴とする請求項１に記載のＤ／Ａ変換器。
3. 前記第１の基準電流の補正を行う補正期間内に、前記第１のＤ／Ａ変換部が前記第１のフルスケール電流を生成し、かつ前記第２のＤ／Ａ変換部が前記第２のフルスケール電流を生成するように、前記第１のＤ／Ａ変換部、前記第２のＤ／Ａ変換部および前記電流比較器の動作を制御する動作制御部を備えることを特徴とする請求項１または２に記載のＤ／Ａ変換器。
4. 前記第１のＤ／Ａ変換部は、
   電流源とその電流経路を相補的に切り替えることのできる差動スイッチで構成された差動電流源セルが複数並列接続され、
   前記複数の差動電流源セルのそれぞれに対応して設けられ、対応する前記差動電流源セルの電流源に流れる電流を出力する複数の第１電流出力部と、を有し、
   前記第２のＤ／Ａ変換部は、
   並列接続された複数の差動電流源セルと、
   前記複数の差動電流源セルのそれぞれに対応して設けられ、対応する前記差動電流源セルの電流源に流れる電流を出力する複数の第２電流出力部と、を有し、
   前記第１のフルスケール電流は、前記複数の第１電流出力部から出力された電流の総和であり、
   前記第２のフルスケール電流は、前記複数の第２電流出力部から出力された電流の総和であることを特徴とする請求項１乃至３のいずれかに記載のＤ／Ａ変換器。
5. 前記第１の基準電流生成器は、
   一定の基準電流が流れる電流源と、
   前記電流比較器で判定された差分電流の大きさに応じて、前記電流源を流れる電流の一部をバイパスする電流調整部と、を有し、
   前記第１の基準電流は、前記電流源を流れる電流と前記電流調整部を流れる電流との差分電流であることを特徴とする請求項１〜４のいずれかに記載のＤ／Ａ変換器。

Images