KR20010086237A - Ｄａ변환회로 - Google Patents

Abstract

입력신호에 대응하여 스위칭수단을 스위치 제어하고, 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 부하저항에 공급하여 아날로그 출력전압을 형성하는 DA변환회로에 있어서, 상기 정전류원 트랜지스터를 상기 출력전압이 절대치적으로 크게 됨에 따라 포화영역에서 비포화영역까지의 동작범위에서 동작시킴과 동시에, 상기 복수의 정전류원 트랜지스터중, 상기 비포화영역에서의 동작에 의한 전류가 상기 스위칭수단에 의해 선택되는 것은, 이러한 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 그 사이즈를 크게 형성한다.

Description

ＤＡ변환회로{DA CONVERSION CIRCUIT}

전류가산형의 DA변환회로의 예로서, 특개평 5-191290호 공보, 특개평 6-120834호 공보 등이 있다. 전류가산형의 DA변환회로에서는 정(定)전류를 형성하는 트랜지스터(MOSFET ; 절연게이트형 전계효과 트랜지스터)를 포화영역에서 동작시켜 정전류원을 구성하는 것이다. 이를 위해 전원전압으로서는 출력 최대전압에 상기 트랜지스터를 비포화로 동작시키는 하한전압을 가한 비교적 큰 전압을 필요로 하는 것이다.

또한, 출력 최대전압(풀스케일(full scale)전압)은 모든 정전류를 가산하여 부하저항에 흘렸을 때에 얻어지는 전압으로 되며, 개개의 정전류의 편차의 영향을 받는 것으로 되어 소망의 전압으로 설정하는 것이 어렵게 된다. 특히, 저전원전압에서의 동작을 행하려고 하면 개개의 정전류원 트랜지스터에서의 전류가 출력전압에 영향받아 감소되는 경향이 있으므로 상기 출력 최대치를 소망의 전압으로 설정하는 것은 점점 어렵게 되는 것이다.

따라서, 본 발명은 저전압에서의 동작을 가능하게 한 DA변환회로를 제공하는 것을 목적으로 하고 있다. 본 발명은 출력 최대전압의 설정을 용이하게 한 DA변환회로를 제공하는 것을 다른 목적으로 하고 있다. 본 발명은 저전압에서의 동작을 가능하게 하고, 또한 출력 최대전압의 설정을 용이하게 한 DA변환회로를 제공하는 것을 또 다른 목적으로 하고 있다. 본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 된다.

(발명의 개시)

본원에서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 즉, 입력신호에 대응하여 스위칭수단을 스위치 제어하여 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 부하저항에 공급하여 아날로그 출력전압을 형성하는 DA변환회로에 있어서, 상기 정전류원 트랜지스터를 상기 출력전압이 절대치적으로 크게 됨에 따라 포화영역에서 비포화영역까지의 동작범위에서 동작시킴과 동시에, 상기 복수의 정전류원 트랜지스터중 상기 비포화영역에서의 동작에 의한 전류가 상기 스위칭수단에 의해 선택되는 것은 이러한 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 그 사이즈를 크게 형성한다.

본원에서 개시되는 발명중 다른 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 즉, 입력신호에 대응하여 스위칭수단을 스위치 제어하여 상기 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 부하저항에 공급하여 아날로그 출력전압을 얻은 커렌트미러회로와 상기 정전류를 형성하기 위한 정전압을 형성하는 기준전압 발생부를 구비하고, 상기 복수로 이루어지는 정전류원트랜지스터로서 입력신호중의 하위비트측의 2진의 디지털신호에 대응한 전류의 가중치를 가지는 것과, 입력신호중의 상위비트측의 2진의 디지털신호를 10진법으로 디코드한 디지털신호에 대응하여 동일한 전류의 가중치를 가지는 것으로 구성하고, 상기 상위비트측에 대응한 전류의 가중치를 가지는 것과 동일한 사이즈로 형성되어, 상기 정전류원 트랜지스터와 에미터(또는 소스) 및 베이스(또는 게이트)가 공통으로 접속된 트랜지스터로 형성된 전류를 상기 부하저항의 저항치에 비하여 상기 상위비트측에 대응한 정전류원 트랜지스터의 수에 대응한 배수의 저항치를 갖도록 된 저항소자에 흘려서 형성된 전압과, 설정할 만한 최대의 출력전압에 대응한 기준전압을 차동증폭회로의 입력에 공급하여 양자가 같게 되도록 상기 정전류원 트랜지스터에 흐르는 전류를 제어한다.

본 발명은 DA(디지털ㆍ아날로그)변환회로에 관한 것으로, 주로 저전원 전압에서의 동작을 가능하게 한 전류가산형의 DA변환회로(DA변환기)에 이용하는 유효한 기술에 관한 것이다.

도 1은 본 발명에 관한 DA변환회로의 일실시예를 나타내는 개략블록도이고,

도 2는 본 발명에 관한 DA변환회로를 설명하기 위한 구성도이고,

도 3은 본 발명을 설명하기 위한 정전류원 MOSFET의 전압-전류특성도이고,

도 4는 본 발명에서의 직선성오차와 풀스케일오차를 설명하기 위한 DA변환회로의 입출력특성도이고,

도 5는 본 발명에서의 오차보정의 원리를 설명하기 위한 DA변환회로의 입출력특성도이고.

도 6은 본 발명에 관한 DA변환회로의 입출력특성도이고,

도 7은 본 발명에 관한 DA변환회로에 사용되는 정전류원 MOSFET의 구성도이고,

도 8은 본 발명에 관한 DA변환회로의 기준전압 발생회로에 사용되는 정전류원 MOSFET의 구성도이고,

도 9는 본 발명에 관한 DA변환회로의 다른 일실시예를 나타내는 개략블록도이고,

도 10은 본 발명에 관한 DA변환회로가 사용된 반도체 집적회로장치의 일실시예를 나타내는 블록도이고,

도 11은 상기 도 10에 나타낸 반도체 집적회로장치의 일실시예를 나타내는 개략 레이아웃도이고,

도 12는 본 발명에 관한 DA변환회로가 사용된 전자장치의 일실시예를 나타내는 블록도이고,

도 13은 본 발명에 관한 DA변환회로를 사용한 디지털ㆍ스틸ㆍ카메라의 일실시예를 나타내는 블록도이고.

도 14는 본 발명에 관한 DA변환회로의 다른 일실시예를 설명하기 위한 구성도이다.

(발명을 실시하기 위한 최선의 형태)

본 발명을 보다 상세하게 설명하기 위하여, 첨부한 도면에 따라서 이것을 설명한다.

도 1에는 본 발명에 관한 DA변환회로의 일실시예의 개략블록도가 나타나 있다. 동도의 각 회로블록은 공지의 반도체 집적회로의 제조기술에 의해, 그것이 탑재되는 단결정실리콘과 같은 1개의 반도체기판(LSI)상에서 형성된다.

이 실시예의 DA변환회로(이하, 간단하게 DAC라 생략하는 경우가 있다.)는 2진의 디지털입력신호(D0∼9)를 받는 디코더(Decoder)회로(100)와, 그 디코드출력을 클록신호(Clock)에 대응하여 유지하는 래치(Latch)회로(200)와, 정전류셀군(310 및 320)과, 기준전압 발생회로(400)로 구성된다. 상기 정전류셀군(310 과 320)에는 정전류를 형성하는 정전류트랜지스터 및 상기 래치회로(200)에 유지된 선택신호에 의해 스위치 제어되는 스위치트랜지스터가 포함된다.

상기 디코더회로(100)는 2진의 디지털신호(D0∼D9)중에, 하위 4비트(D0∼D3)의 신호는 그대로 통과하여 정전류셀군(310)의 선택신호로 한다. 상기 디코더회로(100)는 상기 디지털신호(D0∼D9)중에, 나머지 상위 6비트(D4∼D9)를 디코드하여 0∼63과 같은 십진수에 대응한 선택신호를 형성한다. 특히 제한되지 않지만, 정전류(Io)셀을 동도와 같이 8 ×8과 같이 행렬(X, Y)상으로 배치한 경우, 상기 1∼63의 선택신호는 동도와 같이 X방향과 Y방향으로 나란히 된 정전류셀에 대응하여 2개의 신호로 나누어져 1∼63의 디코드결과에 대응한 1∼63개의 정전류(Io)가 선택되게 된다.

이것에 의해 2진의 디지털신호(D4∼D9)에 대응한 0∼63 Io의 64가지의 아날로그신호를 형성할 수 있다. 그리고, 정전류셀군(310)에서 상기 하위 4비트의 디지털신호(D3∼D0)에 대응한 2진수의 가중치를 가지도록 된 정전류(Io/2, Io/4, Io/8 및 Io/16)를 형성하고, 그것을 상기 디지털신호(D3∼D0)에 의해 선택함으로써, 상기 64가지의 아날로그신호를 또 16단계로 분해한 아날로그신호를 형성할 수 있다.결국, 64 ×16 = 1024가지로 이루어지는 아날로그전류를 형성할 수 있다.

상기 정전류셀(Io)과 Io/2∼Io/16의 각각은 2개의 스위치트랜지스터에 대하여, 비선택일 때에는 출력단자(/OUT)에 전류를 흘리고, 선택일 때에는 출력단자(OUT)에 전류를 흘리게 된다. 결국, 출력단자 /OUT 과 OUT과는 상보(역위상)관계에 있는 출력전류가 흐르게 된다. 이 실시예에서는 상기 출력단자(OUT)에 부하저항(Rout)이 설치되어, 아날로그 출력전압을 얻도록 하는 것이다.

기준전압 발생회로(400)는 상기 각 정전류셀(Io)과 Io/2∼Io/16의 각각에 정(定)전압을 공급하고, 상기와 같은 전류 Io 및 Io/2∼Io/16을 형성하는 정전류원 트랜지스터의 입력단자에 공급한다. 상기 정전류원 트랜지스터는 상기 전류 Io와 Io/2∼Io/16에 대응한 사이즈비를 갖고 형성된다. 예컨대, Io/16을 형성하는 트랜지스터의 사이즈를 기본으로 하면, Io/8은 상기 기본 트랜지스터를 2개 병렬로 접속하고, Io/4는 상기 기본트랜지스터를 4개 병렬로 접속하며, Io/2는 상기 기본 트랜지스터를 8개 병렬로 접속하고, Io는 상기 기본 트랜지스터를 16개 병렬접속하여 구성된다.

상기 구성 외에, 예컨대 Io/4를 형성하는 트랜지스터의 사이즈를 기본으로 하여 Io/16은 상기 기본 트랜지스터의 1/4의 사이즈로 하고, Io/2는 상기 기본 트랜지스터의 1/2의 사이즈로 하며, Io/2는 상기 기본 트랜지스터를 2개 병렬로 접속하고, Io는 상기 기본 트랜지스터를 4개 병렬접속하여 구성하여도 좋다. 이와 같이, 상기 사이즈는 트랜지스터에서는 에미터의 면적비를 말하며, MOSFET에서는 채널폭을 말한다. 결국, 사이즈가 같다고 하는 것은 에미터면적이 같다고 하는 것,또는 채널길이가 동일하고 채널폭이 같다고 하는 것을 말한다. 1/2사이즈란 에미터면적이 1/2인 것, 또는 채널길이가 동일하고 채널폭이 1/2인 것을 말하는 것이다.

이 실시예에서는 상기 디코더회로(100), 래치회로(200), 정전압류셀군(310, 320) 및 기준전압 발생회로(400)에 공급되는 전원전압(VDD)은 배터리 등에서 형성된 비교적 낮은 전압으로 된다. 예컨대 상기 출력단자(OUT)에서 출력되는 아날로그전압의 상승에 의해, 정전류원 트랜지스터가 포화영역으로부터 비포화영역에서 동작된다고 하는 낮은 전원전압(VDD)이 사용된다. 이와 같은 전원전압(VDD) 아래에서는 상기 출력전압의 상승에 따라, 정전류원 트랜지스터가 비포화영역에서 동작하게 되므로, 그 때의 정전류가 포화영역에서의 정전류(Io)에 비하여 작게 되어 버린다. 그래서, 이 실시예에서는 상기 비포화영역에서의 동작에 의한 전류가 상기 입력디지털신호의 디코드출력에 의해 선택되는 것은 셀(322)과 같이 상기 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 그 사이즈가 크게 형성된다. 결국, 본래의 포화영역에서의 동작이라면 상기 셀(322)에서는 Io + a와 같은 큰 전류를 흘리도록 사이즈를 크게 형성해 두는 것이다. 셀(321)은 상기 포화영역에서의 동작이라면 Io를 형성하게 된다.

도 2에는, 본 발명에 관한 DA변환회로를 설명하기 위한 구성도가 나타나 있다. 동도 (A)에는 상기 정전류셀군(320)과 기준전압 발생회로(400)의 관계를 설명하기 위한 등가회로가 표시되고, 동도 (B)에는 상기 정전류셀군(320)에 의한 그 입출력특성이 표시되어 있다.

상기 63개의 정전류(Io)셀군은, 소스에 전원전압(VDD)이 공급되고, 게이트에후술하는 기준전압 발생부에서 형성된 정전압이 인가된 정전류원을 구성하는 P채널형의 MOSFET(Q2)와 출력선택부를 구성하는 P채널형의 스위치MOSFET(Q3) 및 N채널형의 스위치MOSFET(Q4)로 구성된다. 상기 P채널형 MOSFET(Q3)는, 상기 정전류원 MOSFET(Q2)와 출력단자(OUT)와의 사이에 소스, 드레인경로가 접속되고, 상기 N채널형 MOSFET(Q4)는 상기 정전류원 MOSFET(Q2)와 출력단자(/OUT)와의 사이에 소스, 드레인경로가 접속된다. 이것에 의해 정전류원 MOSFET(Q2)에서 형성된 정전류(Io)는 입력신호(상기 선택신호)에 의해 상보적으로 스위치 제어되는 MOSFET(Q3 또는 Q4)를 통하여 출력단자(OUT 또는 /OUT)에 공급된다. 그 밖의 나머지 62개의 정전류셀도 상기 동일한 구성으로 된다. 동도에는 상기 MOSFET(Q2∼Q4)를 포함하여 3개의 정전류셀이 대표로 예시적으로 나타나 있다.

상기 출력단자(OUT)에는 입력신호(D0∼D9)중 상위 6비트에 대응한 디지털신호(D4∼D9)가 00…0(전체 0)과 같은 최소치로부터 11…1(전체 1)과 같은 최대치까지의 입력신호에 대응하여 0∼63 Io의 전류가 흐르기 때문에, (B)에 나타낸 바와 같은 계단모양의 아날로그 출력전류가 공급된다. 이 계단모양의 전류에 더하여 도시하지 않은 하위 4비트의 디지털신호(D3∼D0)에 대응하여 각 계단모양의 스텝이 16단계로 분해되어 아날로그 전류가 형성된다. 상기 출력단자(OUT)와 회로의 접지전위와의 사이에는 부하저항(Rout)이 접속되어 있고, 상기 출력단자(OUT)에서 출력되는 전류에 대응하여 1024가지의 아날로그 출력전압이 형성된다. 예컨대, 출력전압의 최대치가 1V라면, 약 1mV의 분해능의 아날로그 출력전압을 얻도록 할 수 있다.

이 실시예에서는 출력전압의 최대치(풀스케일전압)를 소망의 전압으로 정밀도 좋게 설정할 수 있도록 하기 위하여, 다음과 같은 기준전압 발생회로가 사용된다. 상기 정전류원 MOSFET(Q2)와 동일한 구조의 정전류원 MOSFET(Q1)의 소스와 게이트와, 상기 정전류원 MOSFET(Q2) 등의 소스와 게이트에 각각 공통으로 접속한다. 상기 MOSFET(Q1)의 드레인과 회로의 접지전위와의 사이에는, 기준저항(Rref)을 접속한다. 이 기준저항(Rref)은 상기 부하저항(Rout)의 저항치에 대해서 상기 정전류원 MOSFET(Q2) 등의 커렌트미러 MOS군의 수에 대응한 배수의 저항치를 가지게 된다. 상기와 같이 63개의 정전류원 MOSFET를 사용하는 6비트의 DAC에서는, Rout ×63 = Rref, 상기 10비트의 DA변환회로에서는 Rout ×(64 - 1/16) = Rref와 같이 된다.

상기 기준저항(Rref)에서 발생한 전압은, 상기와 같이 P채널형 MOSFET에서 정전류원을 구성한 경우에는, 차동증폭회로(OPA)와 MOSFET(Q)와의 사이에서 부귀환회로를 구성하도록 하기 때문에, 차동증폭회로(OPA)의 비반전입력에 공급된다. 상기 차동증폭회로(OPA)의 반전입력에는 출력전압의 최대치에 대응한 기준전압(Vref)이 공급된다. 이것에 의해 MOSFET(Q1)에 흐르는 전류(Io)는 상기 기준저항(Rref)에서 발생하는 전압강하가 상기 기준전압(Vref)과 일치하도록 MOSFET(Q1)의 게이트전압을 제어한다. 예컨대, Vref > Rref ×Io라면 차동증폭회로(OPA)의 출력전압은 낮아지게 되고, MOSFET(Q1)의 소스, 게이트간 전압을 크게 하여 상기 정전류(Io)를 증가시키고, Vref < Rref ×Io라면 차동증폭회로(OPA)의 출력전압은 높게 되며, MOSFET(Q1)의 소스, 게이트간 전압을 작게 하여 상기 정전류(Io)를 감소시켜, Vref= Rref ×Io가 되도록 제어하는 것이다.

커렌트미러 MOS군의 정전류 MOSFET(Q2) 등에도 상기 MOSFET(Q1)와 동일한 정전류(Io)가 흐르고, 그것이 63개 설치되어 모든 정전류가 출력단자(OUT)에 흐르면, 부하저항(Rout)에서 발생하는 출력전압은 Rout ×63 Io으로 되고, 상기 Rout ×63 = Rref의 관계로부터, 풀스케일시의 출력전압(Vout)은 상기 기준전압(Vref)과 동일하게 설정된다.

도 3에는 본 발명을 설명하기 위한 정전류원 MOSFET의 전압-전류특성도가 나타나 있다. 동도에서 횡축에 MOSFET의 드레인, 소스간 전압(Vds)이 표시되고, 종축에는 드레인전류(Id)가 표시되어 있다. 예컨대 화상처리용의 DA변환회로에서는 최대 1V와 같은 신호진폭이 요구된다. 결국, 상기 설명한 풀스케일시의 출력전압으로서 1V와 같은 전압이 요구되는 것이다.

약 3V와 같은 비교적 큰 전원전압(VDD)에서 동작시키는 경우, 전원전압(VDD)에서 아날로그 출력전압(Vout)을 차감한 전압이 정전류원 MOSFET의 소스와 드레인에 인가된다. 다만, 상기 출력선택부에서의 전압로스를 무시하는 것으로 한다. 이와 같이 전원전압(VDD)이 비교적 클 때에는 정전류원 MOSFET를 포화영역에서 동작시킬 수 있으며, 드레인전류(Id)의 소스, 게이트간 전압의존성은 작고 출력전류(Io)는 안정하며, 종래의 전류가산형의 DA변환회로에서는, 이와 같은 포화영역에서의 동작을 전제로 하는 것이다. 결국, 종래의 DA변환회로에서는 정전류원 MOSFET를 포화영역에서 동작시키므로써, 정전류원 MOSFET의 소스, 드레인간 전압에 약 1.1V를 확보할 필요가 있으므로 필연적으로 동작전압으로서 최저라도 2.1V와 같이 비교적 높은 전압을 필요로 하게 된다.

전지구동되는 휴대전자장치에 탑재되는 DA변환회로에서는 전지수명을 길게 하기 위하여 저전압에서의 동작을 가능하게 하는 것이 요구된다. 그래서, 본원 발명자 등에 있어서는, 종래의 상식을 벗어나서 정전류원 MOSFET를 비포화영역까지 확장하여 사용하는 것을 고려하였다. 이와 같이 정전류원 MOSFET를 비포화영역까지 확장하여 동작시키도록 함으로써, 동도와 같이 전원전압(VDD)을 1.6V와 같은 낮은 전압으로 설정할 수 있다. 결국, 상기 전원전압(VDD) 아래에서는 출력전압(Vout)을 1V와 같은 최대출력으로 했을 때, 정전류원 MOSFET의 소스, 드레인간 전압(Vds)이 0.6까지 떨어지고, 비포화영역에서의 동작을 행하게 된다.

이 결과, 종래의 DA변환회로에서 상기 정전류원 MOSFET를 비포영역까지 동작시키면, 도 4에 표시되는 바와 같이 아날로그 출력전압의 상승에 따라, 정전류원 MOSFET의 드레인전류(Id)가 소스, 드레인간 전압(Vds)의 영향을 받아 감소하여 버리기 때문에 점선으로 표시한 이상특성에 대한 직선성오차 및 풀스케일오차(ΔV)가 증대하여 버리게 된다.

본원 발명에 있어서는, 상기 직선성오차 및 풀스케일오차(ΔV)를 보정하기 위하여, 포화영역에서 동작할 때에 도 5에 나타낸 바와 같은 입출력특성을 가지도록 정전류원셀을 구성하는 것이다. 결국, 도 4의 직선성오차 및 풀스케일오차를 보충하도록 정전류원 MOSFET의 사이즈를 크게 형성하여 두도록 한다. 이와 같은 정전류원 MOSFET를 형성하여 두고, 그것을 도 3과 같이 비포화영역까지 사용하여 DA변환동작을 행하면, 이러한 비포화영역에서의 소스, 드레인간 전압(Vds)의 감소의 영향을 받아 드레인전류(Id)가 감소하고, 동도에서 점선으로 나타낸 바와 같은 이상특성에 근접하게 된다. 바꿔말하면 포화영역에서의 입출력특성이 도 5에 나타낸 바와 같은 정전류원셀(상기 322)를 사용하여, 그것을 도 4와 같은 비포화영역에 이를때까지 사용함으로써, 양 특성의 합성에 의해 도 6에 나타낸 바와 같이 이상특성에 가까운 입출력특성을 얻도록 하는 것이다.

이 결과, 본원발명에 관한 DA변환회로에서는 상기와 같이 저전압에서의 동작이 가능하게 되는 반면, 그 동작전압 범위는 좁게 되는 것이다. 결국, 출력전압의 상승에 따라 정전류 MOSFET가 비포화영역에서 동작될 때에 대응하여, 미리 정전류 MOSFET의 사이즈를 크게 형성하는 것이다. 따라서, 동작전압을 그것보다 크게 하면, 상기 크기로 형성된 정전류원 MOSFET에 의해 셀(322)과 같이 정전류(Io + a)와 같은 전류가 흐르게 되고, 도 5에 나타낸 바와 같이 출력전압의 상승에 따라 풀스케일에 대하여 정(正)의 오차전압(ΔV)을 발생시켜 버리는 것에 배려하지 않을 수 없다.

이것은 본 발명의 DA변환회로가 사용되는 전자장치에서는 그다지 문제가 되지 않는다. 왜냐하면 전원전압을 전지전압으로 하는 것이며, 그 전압치는 좁고 일정한 전압범위에 한정되기 때문이다. 그리고, 일반적인 전자장치에서 사용되고 있는 바와 같이 적당한 정전압회로를 사용하여 전지전압을 사용가능한 하한전압 부근에 설정하면, 상기 DA변환회로의 전원전압을 상기 비포화영역에서의 동작을 고려한 일정한 전압에서의 동작으로 한정할 수 있는 것이다.

도 7에는 본 발명에 관한 DA변환회로에 사용되는 정전류원 MOSFET의 구성도가 나타나 있다. 도 7의 (A)에는, 정전류원 MOSFET의 소자패턴이 표시되고, 도 7의 (B)에는, 그 등가회로가 표시되어 있다. 1개의 정전류원 MOSFET는, 4개의 MOSFET(QC1, QC2, QC3, QC4)가 병렬로 접속되어 구성된다. 결국, 상기 Io/4의 전류를 형성하는 MOSFET를 기본구성으로 하고, 그것을 4개 병렬접속함으로써, 정전류(Io)를 형성하는 상기 정전류원셀(321)이 구성된다. 이 경우, 상기 4개의 MOSFET의 소스영역(단자)은, 전원으로부터의 확산층에 대하여 공통으로 구성(결합)되고, MOSFET의 드레인영역(단자)은, 스위치 MOSFET(QSW)를 구성하는 소스확산층에 대하여 공통으로 구성(결합)된다.

결국, 정전압원 MOSFET의 소스와 드레인은, 상기 기준이 되는 Io/4의 MOSFET의 소스 및 드레인과 같은 채널폭을 갖도록 되는 것이 4개 형성된다. 그리고, 상기와 같이 비포화영역에서의 동작에서 출력전류가 선택되는 정전류 MOSFET(상기 정전류원셀(322))에는, 좌단(左端)의 1개의 MOSFET(QC4)의 좌측에서 채널폭에 의한 가중치, 결국 출력전류(Io)의 저감을 보충하는 전류(+a)를 흘리도록 채널폭이 크게 형성된다(채널폭확대). 반면에, 이 정전류 MOSFET를 포화영역에서 동작시키려면 도 7의 등가회로에 나타낸 바와 같이 정전류(Io + a)를 흘리도록 크게 형성된다.

동도에서, 반전출력단자(/OUT)에 전류를 흘리는 N채널형의 스위치 MOSFET는 생략되어 있다. 이 N채널형의 스위치 MOSFET는, 전기적으로 분리시키기 위하여 예컨대 상기 P채널형의 정전류 MOSFET 및 스위치 MOSFET를 N형 기판상에 형성하려면, N채널형 MOSFET는 P형 웰영역에 형성된다. 반대로, 상기 P채널형 MOSFET를 P형 반도체기판상에 형성된 N형 웰영역에 형성하려면, 상기 N채널형 MOSFET는 P형 기판에형성된다. 이와 같은 N채널형의 스위치 MOSFET와의 접속은 특히 제한되지 않지만, 상기 스위치 MOSFET의 소스영역에 콘택트부를 설치하고, 배선층에 의해 N채널형의 스위치 MOSFET의 드레인에 접속된다.

도 8에는 본 발명에 관한 DA변환회로의 기준전압 발생회로에 사용되는 정전류원 MOSFET의 구성도가 나타나 있다. 도 8의 (A)에는 정전류원 MOSFET의 소자패턴이 나타나고, 도 8의 (B)에는 그 등가회로가 나타나 있다. 상기 도 2에 나타낸 바와 같이, 기준전압 발생부의 MOSFET(Q1)는 정전류원 MOSFET(Q2)와 동일한 구조로 된다. 따라서, 상기와 같이 비포화영역까지 정전류원 MOSFET를 동작시키는 경우에는, 좌단의 1개의 MOSFET(QC4)의 좌측에서 채널폭에 의한 가중치, 결국 출력전류(Io)의 저감을 보충하는 전류(+a)(후술하는 정전류(Ir))를 흘리도록 채널폭이 크게 형성된다(채널폭 확대).

도 8의 (B)에 나타낸 바와 같이, 상기 가중치 MOS를 포함하는 정전류 MOSFET에 상기 스위치 MOSFET에 대응한 더미 MOSFET를 통하여 상기 동일한 기준저항(Rref)을 접속하는 것이다. 그리고, 상기 저항(Rref)에 흐르는 전류(Ir)와 기준저항(Rref)에서 형성된 전압과, 출력 최대전압에 대응한 기준전압(Vref)을 차동증폭회로에서 비교하여, 양자가 일치하도록 상기 정전류 MOSFET의 게이트에 공급되는 정전압을 발생시키는 것이다.

이 구성에서는, 상기 도 1과 같은 DA변환회로의 예에서는 기준저항(Rref)의 저항치와 상기 동일하게 부하저항(Rout)의 저항치와의 비를 63:1로 되도록 설정함으로써, 최대 전압출력시에서의 정전류 MOSFET에 흐르는 전류(Ir)가 상기정전류(Io)가 되도록 제어할 수 있다. 결국, 상기 정전류(Ir)는 풀스케일의 시에 각 정전류원셀에 흐르는 전류의 평균치, 예컨대 상기 도 1의 예에서는, Ir = [48Io + 15(Io + a)]63으로 맞추고, 상기 저항 Rref와 Rout의 비를 63:1로 설정함으로써, 풀스케일 아날로그 출력전압을 상기 기준전압(Vref)에 동등하게 설정할 수 있다. 그리고, 상기 더미 MOSFET를 설치함으로써, 정전류원셀에 설치되는 선택부에서의 전압로스분도 포함되어 있는 것이므로 풀스케일오차를 거의 영으로 할 수 있다.

도 9에는 본 발명에 관한 DA변환회로의 다른 일실시예의 개략블록도가 나타나 있다. 이 실시예의 DA변환회로에서는, 정전류원셀군(320)이 3종류의 셀(321, 322 및 323)에 의해 구성된다. 예컨대, 상기 4의 입출력 특성과 같이, 출력신호의 중점전압 부근에서 정전류 MOSFET가 비포화영역에서의 동작이 행해지려면, 정전류원셀을 반으로 나누어, 포화영역에서 동작하는 1 내지 32까지의 범위의 셀군은 321과 같이 기본적인 셀로 구성한다. 그리고, 남은 반을 또 반(전체의 1/4)으로 나누어, 33에서 48까지의 범위의 셀(322)에서는 Io + a와 같은 비교적 작은 전류의 보정을 행하고, 나머지 49∼63의 범위의 셀(323)에서는 Io + b와 같이 비교적 큰 전류의 보정을 행하도록 한다. 결국 b > a와 같이 보정전류의 설정, 환언하면 보정 a에서는 채널폭에 의한 가중치를 작게, 보정 b에서는 채널폭에 의한 가중치를 크게 설정한다.

이와 같은 정전류원셀에서의 전류가중치의 설정에 의해 직선성의 오차의 보정을 보다 높은 정밀도로 실시할 수 있다. 상기와 같은 발상에 따라, 예컨대 상기 행렬로 배치되는 셀군중 열단위에서 채널폭에 의한 가중치를 다르게 하는 것, 최대한 높은 정밀도로 보정하려면 입력되는 디지털신호의 크기, 환언하면 선택되는 정전류원 MOSFET의 수에 대응하여 상기 개개의 정전류원 MOSFET에서 각각 채널폭에 의한 가중치를 설정하도록 하는 것이어도 좋다.

도 10에는 본 발명에 관한 DA변환회로(DA변환기)가 사용된 반도체 집적회로장치(CHIP)의 일실시예의 블록도가 나타나 있다. 이 실시예의 반도체 집적회로장치(CHIP)는 특별히 제한되지 않지만, 컬러비디오신호 등의 화상신호(Yin ; 휘도신호, Cin ; 색신호)를 받아들여, 그것을 AD(아날로그/디지털)변환기에서 디지털신호로 변환하고, 디지털 화상처리부에서 소정의 화상처리를 행하며, 그 결과를 본 발명에 관한 DA변환기에 의해 R(적), G(녹) 및 B(청)의 3원색의 아날로그 표시신호로 변환하여, 예컨대 액정표시장치(LCD ; Liquid Crystal Display) 등을 사용한 컬러표시장치를 구동한다. 이와 같은 화상처리회로에서, DA변환회로가 상기와 같이 저전압에서의 동작이 가능하므로, 상기 LCD 등의 표시장치와 일체적으로 구성되어 전지구동되는 휴대용 전자 시스템에 유익한 것으로 된다.

상기 반도체 집적회로장치(CHIP)에서는 상기 디지털회로와 아날로그회로가 혼재하여 탑재되기 때문에, 아날로그회로와 디지털회로에서는 전원전압과 접지전위가 다른 전원단자에서 공급된다. 디지털회로에 있어서는 전원전압과 같은 풀진폭으로 신호의 전달이 행해지므로, 이러한 신호진폭의 출력신호를 형성할 시에 전원선에 발생하는 큰 진폭의 스위칭 노이즈가 전원선을 통하여 아날로그회로측에 리크하여 버리는 것을 방지하는 것이다.

도 11에는 상기 도 10에 나타낸 반도체 집적회로장치(CHIP)의 일실시예의 개략 레이아웃도가 나타나 있다. 상기와 같은 아날로그회로와 디지털회로가 혼재한 반도체 집적회로장치(CHIP)에서는 반도체 칩을 아날로그회로측과 디지털회로측으로 분할하고, 양자의 사이에는 반도체기판에 가드링(guard-ring)(가드밴드)를 형성하고, 디지털회로측에서 기판을 통하여 아날로그 회로측에 누설하는 노이즈성분을 흡수시킨다. 그리고, 상기 도 10의 실시예와 같이, 전원단자(패드)는 아날로그회로와 디지털회로에 각각 독립하여 전용의 것을 설치하여 전기적으로 분리시켜 주로 디지털회로에서의 각종 노이즈가 아날로그회로에 혼입되는 것을 방지하는 것이다.

도 12에는 본 발명에 관한 DA변환회로가 사용된 전자장치의 일실시예의 블록도가 나타나 있다. 이 실시예는 카메라일체형 VTR(비디오ㆍ테이프ㆍ레코더) 등에 사용되는 촬상장치에 관한 것이다. 고체촬상소자(CCD)에 의해 광전변환된 화상신호는, 상관이중샘플링회로(CDS) 및 자동이득제어회로(AGC)를 통하여 반도체 집적회로장치(LSI)로 구성된 디지털신호처리 프로세서(DSP)에 입력된다. 이 신호처리 프로세서(DSP)에서는 ADC(아날로그ㆍ디지털변환회로)에서 아날로그신호를 디지털신호로 변환하고, 디지털신호처리에 의해, 화질제어나 기록용의 Y(휘도)신호, C(색)신호를 형성한다. 디지털신호처리는, 라인메모리, 매트릭스회로, 휘도처리, 색처리 및 엔코더에 의해 행해지고, 본 발명에 관한 상기와 같은 DAC(디지털ㆍ아날로그변환회로)에 의해 아날로그신호로 변환된 상기 Y(휘도)신호와, C(색)신호를 형성한다.

상기 DSP에는, 디지털인터페이스가 설치되어, 전자줌콘트롤부에서 공급되는 확대된 디지털화상신호를 출력시킨다. 전자줌콘트롤부에는, 라인메모리나 메모리콘트롤 및 줌콘트롤이 설치되어 있고, 상기 디지털인터페이스를 통하여 입력된 화상신호를 일단 라인메모리에 입력하고, 그중의 확대하고 싶은 부분을 꺼내어 상기 디지털인터페이스를 통하여 DSP로 보내어 상기 확대화상에 대응한 신호를 출력시킨다. 상기 CCD는 센서구동시스템에 의해 구동신호가 공급된다. 마이크로 컴퓨터는 상기 센서구동시스템 및 전자줌 콘트롤을 제어하는 제어신호를 형성한다. 상기와 같은 촬상장치에서, 상기 DAC가 저전압에서의 동작이 가능하게 되므로 전지구동되는 촬상장치의 전지수명을 길게 할 수 있는 것, 혹은 전지의 소형경량화를 촉진하는 것이 가능하게 된다.

도 13에는 본 발명에 관한 DA변환회로를 사용한 디지털ㆍ스틸ㆍ카메라의 일실시예의 블록도가 나타나 있다. 동도에 있어서는 전기신호에 관한 부분만이 표시되고, 레이저기구나 스위치 등의 미케니컬 기구는 생략되어 있다. 이 실시예의 디지털ㆍ스틸ㆍ카메라는 크게 나누어 디지털카메라부와, 기록/재생부 및 영상출력부로 구성된다.

디지털카메라부는 프로그래머블 타이머와 직접메모리 억세스 제어회로(DMAC)를 구비한 1칩의 마이크로컴퓨터(마이크로프로세서)(1)와, CCD(3)와, 드라이브(구동)회로(2)와, 영상신호처리와 디지털신호로의 변환동작을 행하는 신호처리회로(4)와, 메모리(5)로 구성된다. 상기 CCD(3)는, 도시하지 않은 촬상렌즈를 통하여 입사된 피사체의 광학상을 전기신호로 변환하여 시계열적으로 출력시킨다. 상기 CCD(3)의 출력신호는, 신호처리회로(4)에 포함되는 상관이중샘플링회로(CDS)에 의해 상기 CCD(3)의 리세트잡음의 제거와 소스플로어(source follower)잡음을 저감시켜, 자동이득제어회로(AGC)에 의해 레벨제어를 행한다. 그리고,아날로그/디지털변환회로(ADC)에 의해 디지털신호로 변환시킨다.

상기 CCD(3)는 공지한 바와 같이 광전변환소자(포토다이오드)가 매트릭스 모양으로 배치되며, 상기 광전변환소자에서 광전하를 수직전송용 CCD와, 수평전송용 CCD를 통하여 시계열적으로 출력시킨다. CCD(3)는 디지털ㆍ스틸ㆍ카메라용으로 설계된 것이며, 넌인터레이스ㆍ모드(non-interlaced mode)에서 판독이 행해진다. 상기 드라이브회로(2)는 상기 CCD(3)의 상기 동작에 필요한 각종 신호전송용의 클록신호, 감도설정용의 타이밍신호 등을 형성한다. 상기 드라이브회로(2)는 마이크로컴퓨터(1)의 프로그래머블 타이머에서의 타이밍신호 및 마이크로컴퓨터(1)에 설치된 기준주파수 발진회로에서 형성된 기준 클록신호를 받아, 상기 CCD(3)를 구동하는 각종 타이밍신호를 발생시킨다.

특별히 제한되지 않지만. 이 실시예에서는 종래의 디지털ㆍ스틸ㆍ카메라와는 근본적으로 CCD(3)의 구동방식이 다른 것으로 된다. 결국, 종래의 디지털ㆍ스틸ㆍ카메라에서는, 카메라일체형 디지털 VTR과 같도록 CCD를 표시장치의 표시타이밍에 대응시켜 예컨대 1초간에 30장의 영상신호를 형성하여 두고, 그 중에서 셔터스위치가 눌려진 1장의 화상신호를 메모리에 기억시키는 것이다. 이를 위해 상기 셔터스위칭의 타이밍에 대응한 1장의 화상신호 이외는, 말하자면 영상신호를 방류하는 것이고, 이러한 방류 화상데이터에 대해서도 상기 기록하는 화상데이터와 동일한 신호처리를 행하는 것은 모두 쓸데없는 것이다.

이 실시예에서는 상기 기록해야 할 화상데이터에 관해서만 필요한 데이터처리를 행함으로써, 화상처리동작의 부담을 대폭적으로 저감시킨다. 이 결과, 예컨대후술하는 바와 같은 마이크로컴퓨터에서의 소프트웨어에 의한 신호처리동작에 의해, 종래의 디지털ㆍ스틸ㆍ카메라에서 사용되고 있는 화상처리LSI(디지털ㆍ시그널ㆍ프로세서(DSP))를 불필요하게 할 수 있다.

상기 마이크로컴퓨터에 탑재되어 있는 DMAC는, 상기 셔터스위치가 눌려진 타이밍에 대응한 1장의 디지털신호를 메모리(5)에 기억시키는 동작을 행한다. 결국, 마이크로컴퓨터(1)의 중앙처리장치(CPU) 대신에 버스권를 획득하고, 상기 신호처리회로(4)에 포함되는 아날로그/디지털변환회로(ADC)의 출력에 대응시켜 메모리(5)의 어드레스신호와 기록동작을 지시하는 제어신호를 발생시킨다. 이것에 의해 상기 시계열적으로 출력되는 디지털신호는 그대로 버스를 통하여 메모리(4)에 저장된다.

연속촬영모드 이외에서는 상기 1장의 화상데이터가 메모리(4)에 저장되면, 마이크로컴퓨터(1)는 ROM 등에 내장된 화상처리프로그램에 따라 감마(gamma)보정, 화이트밸런스(white balance)조정 등의 일련의 화상처리를 행한다. 그리고, 이러한 화상처리를 행한 화상데이터에 대해서는 데이터압축을 위한 제 2의 화상처리가 행해진다. 이 데이터압축화상은 특별히 제한되지 않지만. 상기 DMAC에 의해 메모리(4)와 기록/재생부의 플래시메모리카드(6)에 전송되어 기억된다. 기록/재생부는 입출력 인터페이스(I/F)가 설치되어 있고, 이 인터페이스부(I/F)는 플래시메모리카드가 삽입되어 전기적으로 접속되는 슬롯을 포함하는 것이다.

영상출력부에서는 표시장치에 대해서 표시타이밍에 대응하여 프레임메모리(8)에서 화상데이터를 반복판독하여, 본 발명에 관한 상기와 같은 DA변환회로(DAC)에 의해 아날로그신호로 변환하고, 복합영상합성회로(12)에 의해 상기 변환된 휘도신호(Y)와 크로마신호(C) 및 동기신호를 합성하여 NTSC방식에 대응한 복합영상신호를 출력한다. 또, 상기 프레임메모리(8)에서 판독된 화상데이터를 받는 인터페이스회로(I/F)와, 상기 인터페이스회로(I/F)를 통한 화상데이터에 대응하여 표시동작을 행하는 액정표시장치(LCD)로 구성된다. 상기 인터페이스회로(I/F)는 상기 액정표시장치(LCD)의 표시동작에 대응한 타이밍에서 화상데이터를 받아들이도록 하는 것이다. 액정표시장치(LCD)에서 계조(階調)표시를 행하도록 하려면 상기 DAC를 통한 아날로그신호를 출력시키도록 한다.

상기 디지털ㆍ스틸ㆍ카메라는 배터리(전지)에 의해 동작전압의 공급이 행해진다. 전지구동되는 휴대전자장치에서는 전지수명을 길게 하는 것이 중요하지만, 이 실시예의 디지털ㆍ스틸ㆍ카메라에서는 상기와 같이 상시 CCD를 구동하지 않는 것, 저전압에서의 동작을 가능하게 한 DAC의 탑재에 의해 소비전력을 감소시켜 전지수명을 대폭적으로 길게 할 수 있다. 이것에 의해, 비교적 작은 전력용량의 소형전지를 사용할 수 있고, 디지털ㆍ스틸ㆍ카메라의 소형ㆍ경량화를 한층 높게 할 수 있다.

도 14에는 본 발명에 관한 DA변환회로의 다른 일실시예를 설명하기 위한 구성도가 나타나 있다. 동도 (A)에는 상기 정전류셀군(320)과 기준전압 발생회로(400)의 관계를 설명하기 위한 등가회로가 나타나고, 동도 (B)에는 상기 정전류셀군(320)에 의한 그 입출력특성이 나타나 있다.

상기 63개의 정전류(Io)셀군은 에미터에 전원전압(VDD)이 공급되고, 베이스에 후술하는 기준전압 발생부에서 형성된 정전압이 인가된 정전류원을 구성하는PNP 트랜지스터(T2)가 사용된다. 이것에 대응하여 기준전압 발생부에 있어서도, 전류원 트랜지스터에 PNP 트랜지스터(T1)가 사용된다. 결국, 상기 실시예에서 정전류원을 형성하는 소자로서 바이폴라형 트랜지스터가 사용된다. 상기 트랜지스터(T2)의 콜렉터에 설치되는 출력선택부는 스위치제어가 간단한 P채널형의 스위치 MOSFET(Q4) 및 N채널형의 스위치 MOSFET(Q4)가 사용된다. 상기 P채널형 MOSFET(Q3)는 상기 정전류원 MOSFET(Q2)와 출력단자(OUT)와의 사이에 소스, 드레인경로가 접속되고, 상기 N채널형 MOSFET(Q4)는 상기 정전류원 MOSFET(Q2)와 출력단자(/OUT)와의 사이에 소스, 드레인경로가 접속된다. 이것에 의해, 정전류원 트랜지스터(T2)에서 형성된 정전류(Io)는 상기와 마찬가지로 입력신호에 의해 상보적으로 스위치 제어되는 MOSFET(Q3 또는 Q4)를 통하여 출력단자(OUT 또는/OUT)에 공급된다. 그 밖에 나머지 62개의 정전류셀도 상기 동일한 구성으로 된다. 그리고, 상기와 같은 직선성오차나 풀스케일오차의 수정을 위해서, 상기 도 1이나 도 9의 Io + a나 Io + b에 대응한 정전류 트랜지스터는 에미터면적이 그만큼 크게 형성된다.

상기의 실시예에서 얻어지는 작용효과는, 하기와 같다.

(1) 입력신호에 대응하여 스위칭수단을 스위치 제어하고, 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 부하저항에 공급하여 아날로그 출력전압을 형성하는 DA변환회로에 있어서, 상기 정전류원 트랜지스터를 상기 출력전압이 절대치적으로 크게 됨에 따라 포화영역에서 비포화영역까지의 동작범위에서 동작시킴과 동시에, 상기 복수의 정전류원 트랜지스터중, 상기 비포화영역에서의 동작에 의한 전류가 상기 스위칭수단에 의해 선택되는 것은, 이러한 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 그 사이즈(채널폭)를 크게 형성함으로써, 저전압에서의 동작을 가능하게 하면서 직선성오차나 풀스케일오차를 수정할 수 있다고 하는 효과가 얻어진다.

(2) 입력신호에 대응하여 스위칭수단을 스위치 제어하고, 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 부하저항에 공급하여 아날로그 출력전압을 형성하는 DA변환회로에 있어서, 상기 정전류 트랜지스터의 에미터 또는 소스가 접속되는 제 1단자와, 상기 부하저항의 타단이 접속되는 제 2 단자 사이에 전원전압을 공급하고, 전원전압에서 상기 출력전압의 최대치를 차감한 전압이 정전류원 트랜지스터를 비포화영역에서 동작시키도록 전원전압을 낮게 설정함과 동시에, 상기 복수의 정전류원 트랜지스터중, 상기 비포화영역에서의 동작에 의한 전류가 상기 스위칭수단에 의해 선택되는 것은, 이러한 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 그 사이즈(채널폭)을 크게 형성함으로써, 저전압에서의 동작을 가능하게 하면서, 직선성오차나 풀스케일오차를 수정할 수 있다고 하는 효과가 얻어진다.

(3) 상기 복수로 이루어지는 정전류원 트랜지스터로서 하위비트측의 2진의 디지털신호에 대응한 전류의 가중치를 가지는 것과, 상위비트측의 2진의 디지털신호를 10진법으로 디코드한 디지털신호에 대응하여 동일한 전류의 가중치를 가지도록 나누어, 상위비트측의 정전류원 트랜지스터에 대하여 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 그 사이즈(채널폭)를 크게 형성함으로써, 효율 좋고 직선성오차나 풀스케일오차를 수정할 수 있다고 하는 효과가 얻어진다.

(4) 상기 정전류원 트랜지스터의 베이스 또는 게이트에 공급되는 정전압으로서, 최대의 출력전압에 대응한 기준전압과, 상기 정전류원 트랜지스터중 상기 상위비트측에 대응한 전류의 가중치를 가지는 것과 동일한 사이즈로 형성되어, 상기 정전류원 트랜지스터와 에미터 또는 소스 및 베이스 또는 게이트가 공통으로 접속된 트랜지스터에서 형성된 전류를 상기 부하저항의 저항치에 대해서 상기 상위 비트측에 대응한 정전류원 트랜지스터의 수에 대응한 배수의 저항치를 갖도록 된 기준저항에 흘려서 형성된 전압을 받는 차동증폭회로의 출력전압을 사용함으로써, 풀스케일오차를 고정밀도로 수정시킬 수 있다고 하는 효과가 얻어진다.

(5) 상기 트랜지스터와 기준저항과의 사이에는 상기 정전류원 트랜지스터에 설치되는 스위칭수단에 대응하여, 정상적으로 온상태로 되는 더미의 스위칭수단을 설치함으로써, 정전류원셀군과의 정합성이 좋게 되고, 상기 풀스케일오차를 한층 정밀도 좋게 설정할 수 있다고 하는 효과가 얻어진다.

(6) 상기 스위칭수단은 입력신호에 대응하여 상보적으로 스위치동작을 행하는 한쌍으로 이루어지는 트랜지스터로 구성하고, 그중 한쪽을 상기 부하저항으로 접속시킴으로써, 상보출력신호를 얻음과 동시에 정전류원 트랜지스터를 안정적으로 동작시킬 수 있다고 하는 효과가 얻어진다.

(7) 상기 정전류원 트랜지스터 및 스위칭수단을, 각각 MOSFET로 구성함으로써, MOSFET로 구성되는 디지털 집적회로에 탑재되는 DA변환회로에 적합한 것으로 할 수 있다고 하는 효과가 얻어진다.

(8) 입력신호에 대응하여 스위칭수단을 스위치 제어하고, 상기 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 부하저항으로 공급하여 아날로그 출력전압을 얻는 커렌트미러회로와 상기 정전류를 형성하기 위한 정전압을 형성하는 기준전압 발생부를 구비하고, 상기 복수로 이루어지는 정전류원 트랜지스터로서, 입력신호중의 하위비트측의 2진의 디지털신호에 대응한 전류의 가중치를 가지는 것과, 입력신호중의 상위비트측의 2진의 디지털신호를 10진법으로 디코드한 디지털신호에 대응하여 동일한 전류의 가중치를 가지는 것으로 구성되며, 상기 상위 비트측에 대응한 전류의 가중치를 가지는 것과 동일한 사이즈로 형성되고, 상기 정전류원 트랜지스터와 에미터(또는 소스) 및 베이스(또는 게이트)가 공통으로 접속된 트랜지스터에서 형성된 전류를 상기 부하저항의 저항치에 비하여 상기 상위비트측에 대응한 정전류원 트랜지스터의 수에 대응한 배수의 저항치를 가지게 된 저항소자에 흘려 형성된 전압과, 설정해야 할 최대의 출력전압에 대응한 기준전압을 차동증폭회로의 입력에 공급하여, 양자가 동등하게 되도록 상기 정전류원 트랜지스터에 흐르는 전류를 제어함으로써, 풀스케일오차를 고정밀도로 설정할 수 있다고 하는 효과가 얻어진다.

(9) 상기 트랜지스터와 기준저항과의 사이에는, 상기 스위칭수단에 대응하여, 온상태로 된 더미트랜지스터를 설치함으로써, 정전류원셀군과의 정합성이 좋게 되고, 상기 풀스케일오차를 한층 정밀도 좋게 설정할 수 있다고 하는 효과가 얻어진다.

이상 본 발명자들에 의해 행하여진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능하다는 것은 말할 나위도 없다. 예컨대 도 1 또는 도 14에서 기준전압 발생회로에 설치된 기준저항(Rref)과 부하저항(Rout)과는 동일하게 반도체집적회로에 형성되는 것, 혹은 둘다 외부부품으로 구성되는 것이어도 좋다. 반도체집적회로에 형성되는 경우, 저항비는 고정밀도로 설정할 수 있으므로 내장하여도 아무 문제가 없다. 풀스케일전압을 설정하는 기준전압(Vref)은 외부단자로부터 공급하도록 하는 것이어도 좋다. 이 경우에는 용도에 따른 임의의 풀스케일전압의 설정이 가능하게 된다.

본 발명은 출력신호진폭(풀스케일전압)과의 관계에서, 정전류원 MOSFET 또는 바이폴라형 트랜지스터를 포화영역으로부터 비포화영역까지 사용하여 동작시키는 것이 가능한 DA변환화로로서 각종 전자장치에 널리 이용할 수 있다.

Claims (18)

1. 복수로 이루어지는 정(定)전류원 트랜지스터와,

   입력신호에 대응하여 스위치 제어되고, 상기 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 아날로그 출력전압을 형성하는 부하저항에 공급하는 스위칭수단을 구비하고,

   상기 정전류원 트랜지스터는, 상기 출력전압이 절대치적으로 크게 됨에 따라 포화영역으로부터 비포화영역까지의 동작범위에서 동작됨과 동시에,

   상기 비포화영역에서의 동작에 의한 전류가 상기 스위칭수단에 의해 선택되는 상기 복수의 정전류 트랜지스터는, 이러한 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 사이즈가 크게 형성되는 것을 특징으로 하는 DA변환회로.
2. 복수로 이루어지는 정전류원 트랜지스터와,

   입력신호에 대응하여 스위치 제어되고, 상기 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 아날로그 출력전압을 형성하는 부하저항의 일단측에 공급하는 스위칭수단을 구비하고,

   상기 정전류 트랜지스터의 에미터 또는 소스가 접속되는 제 1단자와, 상기 부하저항의 타단이 접속되는 제 2단자 사이에 전원전압이 공급됨과 동시에, 이러한 전원전압에서 상기 출력전압의 최대치를 차감한 전압이 정전류원 트랜지스터를 비포화영역에서 동작되도록 설정함과 동시에,

   상기 비포화영역에서의 동작에 의한 전류가 상기 스위칭수단에 의해 선택되는 상기 복수의 정전류 트랜지스터는, 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 사이즈가 크게 형성되는 것을 특징으로 하는 DA변환회로.
3. 제 1 항에 있어서,

   상기 복수로 이루어지는 정전류원 트랜지스터는,

   하위비트측의 2진의 입력디지털신호에 대응한 전류치를 형성하는 제 1정전류 트랜지스터와,

   상위비트측의 2진의 디지털입력신호를 10진법으로 디코드한 디지털신호에 대응한 전류치를 형성하는 제 2정전류 트랜지스터를 포함하고,

   상기 제 2정전류원 트랜지스터에서, 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 선택적으로 그 사이즈가 크게 형성되는 것을 특징으로 하는 DA변환회로.
4. 제 2 항에 있어서,

   상기 복수로 이루어지는 정전류원 트랜지스터는,

   하위비트측의 2진의 입력디지털신호에 대응한 전류치를 형성하는 제 1정전류 트랜지스터와,

   상위비트측의 2진의 디지털입력신호를 10진수로 디코드한 디지털신호에 대응한 전류치를 형성하는 제 2정전류 트랜지스터를 포함하고,

   상기 제 2정전류원 트랜지스터에서, 비포화영역에서의 동작에 의한 전류감소분을 보충하도록 선택적으로 그 사이즈가 크게 형성되는 것을 특징으로 하는 DA변환회로.
5. 제 3 항에 있어서,

   상기 제 1 및 제 2정전류원 트랜지스터의 베이스 또는 게이트에 공급되는 정(定)전압은, 최대의 출력전압에 대응한 기준전압과, 상기 제 2정전류원 트랜지스터에 대응한 전류치를 가지는 사이즈로 형성되며, 상기 제 1 및 제 2정전류원 트랜지스터와 에미터 또는 소스 및 베이스 또는 게이트가 공통으로 접속된 트랜지스터에서 형성된 전류를 상기 부하저항의 저항치에 대해서 상기 제 2정전류원 트랜지스터의 수에 대응한 배수의 저항치를 가지게 된 기준저항에 흘려서 형성된 전압을 받는 차동증폭회로의 출력전압으로 되는 것을 특징으로 하는 DA변환회로.
6. 제 4 항에 있어서,

   상기 제 1 및 제 2정전류원 트랜지스터의 베이스 또는 게이트에 공급되는 정전압은, 최대의 출력전압에 대응한 기준전압과, 상기 제 2정전류원 트랜지스터에 대응한 전류치를 가지는 사이즈로 형성되며, 상기 제 1 및 제 2정전류원 트랜지스터와 에미터 또는 소스 및 베이스 또는 게이트가 공통으로 접속된 트랜지스터에서 형성된 전류를 상기 부하저항의 저항치에 대해서 상기 제 2정전류원 트랜지스터의 수에 대응한 배수의 저항치를 가지게 된 기준저항에 흘려서 형성된 전압을 받는 차동증폭회로의 출력전압으로 되는 것을 특징으로 하는 DA변환회로.
7. 제 5 항에 있어서,

   상기 트랜지스터와 기준저항과의 사이에는, 상기 정전류원 트랜지스터에 설치되는 스위칭수단에 대응하여, 정상적으로 온상태로 되는 스위칭수단이 설치되는 것을 특징으로 하는 DA변환회로.
8. 제 6 항에 있어서,

   상기 트랜지스터와 기준저항과의 사이에는, 상기 정전류원 트랜지스터에 설치되는 스위칭수단에 대응하여, 정상적으로 온상태로 되는 스위칭수단이 설치되는 것을 특징으로 하는 DA변환회로.
9. 제 5 항에 있어서,

   상기 스위칭수단은, 입력신호에 대응하여 상보적으로 스위치동작을 행하는 한쌍으로 이루어지는 트랜지스터로 구성되는 것이고, 그중의 한쪽이 상기 부하저항에 접속되는 것을 특징으로 하는 DA변환회로.
10. 제 6 항에 있어서,

    상기 스위칭수단은, 입력신호에 대응하여 상보적으로 스위치동작을 행하는 한쌍으로 이루어지는 트랜지스터로 구성되는 것이고, 그 중의 한쪽이 상기 부하저항에 접속되는 것을 특징으로 하는 DA변환회로.
11. 제 9 항에 있어서,

    상기 제 1 및 제 2정전류원 트랜지스터 및 스위칭수단은, 각각 MOSFET에 의해 구성되는 것을 특징으로 하는 DA변환회로.
12. 제 10 항에 있어서,

    상기 제 1 및 제 2정전류원 트랜지스터 및 스위칭수단은, 각각 MOSFET에 의해 구성되는 것을 특징으로 하는 DA변환회로.
13. 복수로 이루어지는 정전류원 트랜지스터와, 입력신호에 대응하여 스위치 제어되어, 상기 복수로 이루어지는 정전류원 트랜지스터에서 형성된 정전류를 선택적으로 아날로그 출력전압을 형성하는 부하저항에 공급하는 스위칭수단을 포함하는 커렌트미러회로와,

    기준전압 발생부를 구비하고,

    상기 커렌트미러회로의 복수로 이루어지는 정전류원 트랜지스터는,

    입력신호중의 하위비트측의 2진의 디지털신호에 대응한 전류치를 가지는 제 1정전류 트랜지스터와,

    입력신호중의 상위비트측의 2진의 디지털신호를 10진법으로 디코드한 디지털신호에 대응한 전류치를 가지도록 형성된 제 2정전류 트랜지스터로 이루어지며,

    상기 기준전압 발생부는,

    상기 정전류원 트랜지스터중 상기 제 2정전류 트랜지스터에 대응한 전류치를 가지는 사이즈로 형성되고, 상기 제 1 및 제 2정전류원 트랜지스터와 에미터 또는 소스 및 베이스 또는 게이트가 공통으로 접속된 트랜지스터와,

    상기 트랜지스터에서 형성된 전류가 공급되며, 상기 부하저항의 저항치에 대해서 상기 제 2정전류원 트랜지스터의 수에 대응한 배수의 저항치를 가지게 된 기준저항과,

    상기 기준저항에 의해 형성된 전압과, 설정해야 할 최대의 출력전압에 대응한 기준전압을 받아서, 상기 제 1 및 제 2정전류원 트랜지스터의 베이스 또는 게이트에 공급되는 정전압을 형성하는 차동증폭회로로 이루어진 것을 특징으로 하는 DA변환회로.
14. 제 13 항에 있어서,

    상기 트랜지스터와 기준저항과의 사이에는, 상기 스위칭수단에 대응하고, 온상태로 된 트랜지스터가 설치되는 것을 특징으로 하는 DA변환회로.
15. 제 11 항에 있어서,

    상기 복수의 정전류원 트랜지스터의 사이즈는, 상기 복수의 정전류원 트랜지스터의 채널폭인 것을 특징으로 하는 DA변환회로.
16. 제 12 항에 있어서,

    상기 복수의 정전류원 트랜지스터의 사이즈는, 상기 복수의 정전류원 트랜지스터의 채널폭인 것을 특징으로 하는 DA변환회로.
17. 제 13 항에 있어서,

    상기 복수의 정전류원 트랜지스터는 MOSFET로 이루어지며, 이러한 복수의 정전류원 트랜지스터의 사이즈는, 채널폭인 것을 특징으로 하는 DA변환회로.
18. 정전류원 MOSFET와,

    디지털입력신호에 대응하여 스위치 제어되고, 상기 정전류원 MOSFET에서 형성된 정전류를 선택적으로 아날로그 출력신호를 형성하는 부하저항에 공급하는 스위칭수단을 가지고,

    상기 아날로그 출력신호가 절대치적으로 크게되는 것에 의해, 상기 정전류원 MOSFET의 채널폭을 크게 형성하는 것을 특징으로 하는 DA변환회로.