JP4607636B2 - アナログ/ディジタル変換回路 - Google Patents

アナログ/ディジタル変換回路 Download PDF

Info

Publication number
JP4607636B2
JP4607636B2 JP2005088176A JP2005088176A JP4607636B2 JP 4607636 B2 JP4607636 B2 JP 4607636B2 JP 2005088176 A JP2005088176 A JP 2005088176A JP 2005088176 A JP2005088176 A JP 2005088176A JP 4607636 B2 JP4607636 B2 JP 4607636B2
Authority
JP
Japan
Prior art keywords
reference voltage
comparator
analog
voltage
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005088176A
Other languages
English (en)
Other versions
JP2006270726A (ja
Inventor
啓友 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005088176A priority Critical patent/JP4607636B2/ja
Priority to US11/387,242 priority patent/US7265701B2/en
Publication of JP2006270726A publication Critical patent/JP2006270726A/ja
Priority to US11/831,958 priority patent/US7528758B2/en
Application granted granted Critical
Publication of JP4607636B2 publication Critical patent/JP4607636B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0604Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/0607Offset or drift compensation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/34Analogue value compared with reference values
    • H03M1/36Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)

Description

本発明は、アナログ/ディジタル変換回路(ADコンバータ)に係り、特に比較器の比較基準電圧の直流オフセットの補正を行うADコンバータに関するもので、例えば並列型のADコンバータにおいて高速かつ高精度のAD変換を必要とする分野に使用されるものである。
従来、アナログ値をディジタル値に変換するADコンバータは、その分解能と動作速度に応じて種々の方式が用いられている。その中でも、比較的分解能が低く(例えば、8bit以下程度)、変換レートが高い(例えば、数100MHz Sample/s 〜数GHz Sample/s)場合は、構造が単純で高速化し易い並列型のADコンバータが適している。
並列型のADコンバータのうちで最も構造が単純であるのは、アナログ入力信号電圧を複数の参照電圧と一括して比較するフラッシュ(Flash) 型ADコンバータである。
図12に示すように、フラッシュ型コンバータの基本要素は、分解能分の数の比較器C1' 〜CM' と、各比較器の参照電圧を生成する抵抗ストリング11と、各比較器C1' 〜CM'の比較出力を符号化するエンコーダ(Encoder) 12である。入力されたアナログ信号input は全ての比較器C1' 〜CM' へ入力され、各比較器C1' 〜CM' で参照電圧との大小を比較され、その結果がエンコーダ12でエンコードされた信号がAD変換結果として出力される。
上記ADコンバータにおいて、素子特性のミスマッチに起因して比較器C1' 〜CM' の閾値の直流オフセット電圧が生じた場合には、変換精度に直接的に影響を与えることになる。この問題を解決する方法の一つとして、ディジタル的にオフセット電圧を補正する機能をADコンバータに備え、ディジタル回路を用いてキャリブレーションを行う方法がある。この方法では、オフセットを補正できる機能をどのように構成するかが課題の一つである。
従来のADコンバータにおいてオフセットを補正するために、参照電圧を生成する抵抗ストリングを分割してオフセット補正用の参照電圧を生成する技術が、特許文献1などに開示されている。また、特許文献2には、比較器にオフセットを補正する機能を備える方法も開示されている。
特許文献1に開示されたADコンバータは、抵抗ストリングと、セレクタ、比較器、エンコーダ、メモリにより構成されている。抵抗ストリングは、ADコンバータの分解能以上の数に分圧された電圧を取り出すことができるように構成されている。即ち、分解能以上の数の抵抗素子が直列に接続され、それらの各接続点からタップを取り出している。そして、適切なタップをセレクタで選択することにより比較器のオフセットを補正しており、セレクタの選択信号値をメモリに保持している。
このような構成により、比較器にオフセットが生じていても、それを補正してADコンバータの精度を改善することが可能である。しかし、このような構成の問題点として、オフセット電圧の補正ステップ数が増えると、それに比例して抵抗ストリングの回路規模、セレクタの数、セレクタの制御信号の本数が増えてしまうことが挙げられる。
即ち、上記したように、キャリブレーションやトリミングにより所望の変換精度を得るADコンバータにおいて、比較器のオフセット電圧を補正する手段が必要である。従来は、所望の分解能から必要な数よりも多くの参照電圧値を用い、比較器のオフセット電圧を補正していたので、回路規模が増大してしまうなどの問題がある。
特許文献2に開示された比較器は、差動対をなす入力素子であるNMOSトランジスタの負荷回路として一対のPMOSトランジスタを用いている。このPMOSトランジスタのゲートに適当な制御信号を与えると、それに応じて比較器の入出力特性が変化し、比較器の閾値を変化させることができるので、比較器のオフセットを補正することが可能となる。
しかし、PMOSトランジスタのゲート信号の制御方法と比較器の閾値電圧との関係は、負荷回路であるPMOSトランジスタと入力素子であるNMOSトランジスタの特性に依存する。したがって、比較器の回路設計が困難になるという問題や、比較器の閾値の可変特性が温度やバイアス条件等の動作環境により変動し易いという問題がある。
特開平6−276098号公報 特開平10−65542号公報
本発明は前記した従来の問題点を解決すべくなされたもので、アナログ入力信号電圧を複数の参照電圧と一括して比較するための比較器の直流オフセットを、簡単な回路構成により補正し、変換特性を改善し得るアナログ/ディジタル変換回路を提供することを目的とする。
本発明は、複数の参照電圧を生成する参照電圧生成回路と、アナログ信号入力電圧を前記複数の参照電圧と一括して比較するために設けられた複数(2N −1、Nは正の整数)個の比較器とを具備する分解能数がNビットのアナログ/ディジタル変換回路において、前記各比較器は、前記アナログ入力信号電圧が入力される信号入力素子と、前記参照電圧生成回路から供給された2つの参照電圧入力を用いて前記比較器の閾値電圧を前記2つの参照電圧入力間の所望値に設定する複数の参照電圧入力素子と、前記信号入力素子および複数の参照電圧入力素子に対する負荷回路とを具備することを特徴とする。
本発明のアナログ/ディジタル変換回路によれば、アナログ入力信号電圧を複数の参照電圧と一括して比較するための比較器の直流オフセットを、簡単な回路構成により補正し、変換特性を改善することができる。
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
<第1の実施形態>
図1は、本発明のADコンバータの第1の実施形態を示す回路図である。
このADコンバータは、分解能の数がN(正の整数)ビットであり、参照電圧生成回路11と、M(=2N −1)個の比較器C1〜CMと、エンコーダ回路12により構成されており、半導体集積回路のチップ上に形成される。そして、アナログ信号をディジタル信号に変換する通常動作モードと、アナログ信号をディジタル信号に変換する特性を較正する較正モードとを有する。
参照電圧生成回路11は、2つの基準電圧VrefH・VrefL間に直列接続した抵抗R1〜RMにより分圧して複数の参照電圧V1 〜VM-1 を生成する。
比較器C1〜CMは、外部から供給される参照電圧を用いて比較器の閾値の直流オフセットを補正する回路部を内蔵したものであり、信号入力端子INと、2つの参照電圧入力端子VRH およびVRL と、出力端子OUT とを備えている。そして、比較器C1〜CMは、それぞれの閾値電圧とアナログ入力信号電圧を一括して比較する。
各比較器C1〜CMは、アナログ入力信号電圧input と、参照電圧生成回路11で生成された複数の参照電圧V1 〜VM-1 の中で隣接したタップから出力される2つの参照電圧が供給される。この場合、各比較器C1〜CMには互いに組み合わせが異なる2つの参照電圧が供給されるものであり、例えば、比較器C1のVRL 入力とVRH 入力には対応して参照電圧VrefLとV1 とが供給され、比較器C2のVRL 入力とVRH 入力には対応して参照電圧V1 とV2とが供給される。
図1に示したADコンバータの各比較器C1〜CMの閾値は、参照電圧生成回路11で生成された複数の参照電圧V1 〜VM-1 の中で隣接するタップから出力された参照電圧の範囲内で、制御信号の値に応じて等価的に分圧した電圧に設定できるように構成されている。この場合、オフセット電圧が零でない場合には、オフセット電圧を打ち消す方向に閾値をシフトできる。即ち、オフセット電圧が比較基準電圧の可変範囲内であれば、比較器C1〜CMのオフセットを低減するように補正可能である。
従って、第1の実施形態では、アナログ入力信号電圧input を複数の参照電圧と一括して比較するための比較器C1〜CMの直流オフセットを、簡単な回路構成により補正し、変換特性を改善したADコンバータを実現できる。
以下、前記各比較器C1〜CMについて詳細に説明する。
<本発明で使用される比較器の第1実施例>
図2は、本発明のADコンバータで使用される比較器C1〜CMの第1実施例(比較器CMP )を示す回路図である。この比較器CMP は、Nチャネル型のMOS(NMOS) トランジスタMI0(信号入力素子) とNMOSトランジスタMR0 〜MR3(参照電圧入力素子) とを有する。信号入力トランジスタMI0 のゲート(制御端子)は、信号入力端子INへ接続されている。参照電圧入力トランジスタMR0 〜MR3 のゲート(制御端子)は、スイッチ素子SWH0〜SWH3を介して第1の参照電圧入力端子VRH へ接続され、スイッチ素子SWL0〜SWL3を介して第2の参照電圧入力端子VRL へ接続されている。トランジスタMI0 のソース(電流出力端子)およびMRO〜MR3 群のソース(電流出力端子)は、共通に接続され、定電流源IBを介して接地電位(VSS) ノードに接続されている。信号入力トランジスタMI0 および参照電圧入力トランジスタMR0 〜MR3 群に対して、電源電圧(VDD) ノードとの間に例えばカレントミラー回路あるいは抵抗負荷からなる負荷回路(load)31が接続されており、例えば複数の参照電圧入力トランジスタMR0 〜MR3 のコレクタ共通接続ノードが比較出力ノードとなっている。
差動対の一方の素子であるトランジスタMR0 〜MR3 群は、差動対の他方の素子であるトランジスタMI0 と対をなす素子であり、本例では4つに分割されて並列に接続された構造を有するが、必要に応じて任意の数に設計してよい。
図2中のスイッチ素子SWH0〜SWH3およびSWL0〜SWL3は、素子MR0 〜MR3 のゲートがVRHとVRL のいずれか一方に接続されるように制御されるものであり、その具体的な回路例を図3乃至図5に示す。
図3は、NMOSトランジスタと制御信号CKを用いた回路例である。図4は、Pチャネル型のMOS(PMOS) トランジスタと制御信号CKB を用いた回路例である。図5は、NMOSトランジスタとPMOSトランジスタと互いに逆相の制御信号CK,CKBを用いた回路例である。
なお、図2中のスイッチ素子SWH0〜SWH3およびSWL0〜SWL3は、図3乃至図5に示した回路例に限らず、スイッチ素子として機能するものや、電流やレーザービーム照射により切断されるヒューズ等、電流を十分に遮断する機能を有する素子や構造であれば使用可能である。電流やレーザービーム照射により切断されるヒューズを用いる場合、本発明のADコンバータの出荷前にトリミングを行うことによってスイッチ素子SWH0〜SWH3およびSWL0〜SWL3のオン/オフ設定を行うようにしてもよい。
ここで、トランジスタMR0 〜MR3 の設計方法の一例を示す。MI0 とMR0 〜MR3 のチャネル長は等しく設計する。MI0 のチャネル幅を15とした場合に、MR0 のチャネル幅は1 、MR1 のチャネル幅は2 、MR2 のチャネル幅は4 、MR3 のチャネル幅は8 というようにバイナリ状に重み付けをし、かつ、MR0 〜MR3 のチャネル幅の総和がMI0 のチャネル幅と等しくなるように設計する。スイッチ素子SWH0〜SWH3およびSWL0〜SWL3を切り替えた場合に比較器C1〜CMの閾値が可変となり、その特性は以下に示す表1のようになり、図6に示すようになる。但し、以下に示す表1ではスイッチ素子SWH0〜SWH3およびSWL0〜SWL3の切り替え方法を示す代わりに、参照電圧入力素子(トランジスタMR0 〜MR3 )のゲートが接続される端子を示している。即ち、例えばMR0 については、VRL に接続される場合はSWL0がオンでSWH0がオフ、VRH に接続される場合はSWL0がオフでSWH0がオンであることを意味する。その他のMR1 〜MR3 に関しても同様である。
Figure 0004607636
このように、スイッチ素子SWH0〜SWH3およびSWL0〜SWL3を適切に切り替えれば、仮に比較器C1〜CMにオフセットが生じていても、補正が可能である。この可変特性は、MI0 とMR0 〜MR3 の単位W/L 当りの素子特性が等しいことを前提とすれば、概ね素子寸法の比率で決まるという特徴がある。素子特性そのものが温度やバイアス条件の変化に伴い変動しても、一般にこの可変特性への影響は小さい。
尚、ここで示した可変特性はあくまでも一例であり、これとは異なる特性が必要な場合は、所望の特性が得られるように、任意に素子の分割数や各素子のチャネル幅やチャネル長等を設計すれば良い。
以上に示したように、本実施例の特徴は、比較器C1〜CMの閾値電圧を3段階以上得るために2つの参照電圧VRH,VRL しか必要とせず、しかも、その可変特性が素子寸法の比率で決まることである。従来例の方法では、比較器C1〜CMの閾値電圧の補正ステップ数と同じだけ参照電圧を用意する必要があったり、閾値電圧の可変特性が詳細な素子特性そのものに大きく依存してしまうので、本実施例は従来例の方法とは大きく異なる。
また、本実施例では、従来例と比べて制御信号の本数を削減する効果、あるいは制御信号のデコーダ回路を不要とする効果がある。特に、各素子のチャネル幅をバイナリに重み付けした場合に、その効果が大きい。例えば、4ビット分の可変幅を持たせる場合に、従来例の方法では16本の制御信号が必要であった。あるいは、制御信号のデコーダ回路を用いる場合は、デコーダに至るまでの4本の制御信号と、4bitから16bit へのデコーダ回路と、デコーダ回路からセレクタへ至るまでの16本の制御信号とが必要であった。ここで注意すべきことは、従来例の方法においてデコーダ回路を用いる場合、ADコンバータ全体で1個のデコーダ回路があれば良いのではなく、1個の比較器に対して1個のデコーダ回路が必要となることである。一方、本実施例では制御信号は4本で十分であり、かつ制御信号のデコーダ回路は不要である。
さらに、本実施例では、参照電圧生成回路11の抵抗素子の規模を削減する効果やタップ取り出し用配線の本数を削減する効果がある。従来例では16ステップの参照電圧を生成するために、16に分割された抵抗と16個のタップが必要であった。
一方、本実施例では、抵抗の分割は必要ではなく、2個のタップがあれば良い。抵抗素子の占めるチップ面積については、本実施例の方が従来例よりもチップ面積の低減が可能である。従来例では1LSB分の抵抗を複数に分割していた。抵抗を分割する場合、抵抗の長さ方向を分割する方法と、抵抗の長さを保持したまま抵抗の幅を拡大し、一本当りの抵抗値を低減することで実現する方法とがある。後者は、既に抵抗の長さ方向が設計基準の最小値に近いので、抵抗素子の長さ方向を分割することが不可能な場合に行われる。抵抗の長さ方向を分割する場合には、純粋に抵抗を実現する部分の面積は変わらない。しかし、タップを取り出すためのコンタクトを形成する必要があり、面積は同じか大きくなる。抵抗素子の幅方向を拡大させる場合には、分割後の一本当りの抵抗素子の面積が増大し、抵抗素子の占めるチップ面積が増加してしまう。
本実施例では抵抗素子の分割が不要であることから、いずれの場合でも抵抗素子の占めるチップ面積が増加することはない。つまり、本実施例は参照電圧生成回路11の抵抗素子の占めるチップ面積を低減できる効果がある。
<本発明で使用される比較器の第2実施例>
図7は、本発明のADコンバータで使用される比較器C1〜CMの第2実施例(比較器CMP )を示す回路図である。この比較器CMP が備える機能や端子は、図2を参照して前述した第1実施例で示した比較器と全く同様である。
図7に示す比較器CMP は、トランジスタMI0(信号入力素子) とトランジスタMA0 〜MA3およびMB0 〜MB3 ( 参照電圧入力素子) とを有する。信号入力トランジスタMI0 のゲート( 制御端子) は、信号入力端子INへ接続されている。参照電圧入力トランジスタMB0 〜MB3 のゲート( 制御端子) は第1の参照電圧入力端子VRH へ接続され、参照電圧入力トランジスタMA0 〜MA3 のゲート( 制御端子) は第2の参照電圧入力端子VRL へ接続されている。MI0 のソース( 電流出力端子) およびMA0 〜MA3,MB0 〜MB3 群のソース(電流出力端子)は、共通に接続され、定電流源IBを介して接地電位VSS に接続されている。信号入力トランジスタMI0 および参照電圧入力トランジスタMA0 〜MA3 、MB0 〜MB3 群に対して、例えばカレントミラー回路あるいは抵抗負荷からなる負荷回路(load)81が接続されている。
参照電圧入力トランジスタMA0 〜MA3 のドレインと参照電圧入力トランジスタMB0 〜MB3 のドレインとはそれぞれスイッチ素子SWA0〜SWA3とスイッチ素子SWB0〜SWB3を介して共通に接続されている。この共通接続ノードが比較出力ノードとなっている。
スイッチ素子SWA0〜SWA3およびSWB0〜SWB3は、これらのうち少なくとも一つがオンとなるように制御される。スイッチ素子SWA0〜SWA3およびSWB0〜SWB3の具体的な回路については、第1の実施例において図3〜図5を参照して前述した回路と同様であるので、説明を省略するが、図3〜図5に示した回路以外でも、電流を十分に遮断する機能を有する素子や構造を用いることができる。
ここで、参照電圧入力素子MA0 〜MA3 およびMB0 〜MB3 の設計方法の一例を示す。MI0とMA0 〜MA3 およびMB0 〜MB3 のチャネル長は等しく設計する。MI0 のチャネル幅を15とした場合に、MA0 とMB0 のチャネル幅は1 、MA1 とMB1 のチャネル幅は2 、MA2 とMB2 のチャネル幅は4 、MA3 とMB3 のチャネル幅は8 というようにバイナリ状に重み付けをし、かつ、MA0 〜MA3 およびMB0 〜MB3 のチャネル幅の総和がMI0 のチャネル幅と等しくなるように設計する。スイッチ素子SWA0〜SWA3およびSWB0〜SWB3を切り替えた場合に比較器の閾値が可変となり、その特性は以下に示す表2のようになる。但し、以下に示す表2では、スイッチ素子SWA0〜SWA3およびSWB0〜SWB3の切り替え方法を示す代わりに、素子群A(=MA0〜MA3)および素子群B(=MB0〜MB3)の中でドレイン側が遮断されていないトランジスタ(アクティブ素子)のチャネル幅の総和を示している。即ち、例えば素子群A のトランジスタのチャネル幅の総和が3 、素子群B のトランジスタのチャネル幅の総和が12である場合は、スイッチ素子SWA0とSWA1とがオン、スイッチ素子SWA2とSWA3とはオフ、スイッチ素子SWB2とSWB3とがオン、スイッチ素子SWB0とSWB1とはオフであることを意味する。
Figure 0004607636
このように、スイッチ素子SWA0〜SWA3およびSWB0〜SWB3を適切に切り替えれば、仮に比較器C1〜CMにオフセットが生じていても、補正が可能である。この可変特性は、MI0 とMA0 〜MA3 およびMB0 〜MB3 の単位W/L 当りの素子特性が等しいことを前提とすれば、概ね素子寸法の比率で決まるという特徴がある。素子特性そのものが温度やバイアス条件の変化に伴い変動しても、一般にこの可変特性への影響は小さい。
尚、ここで示した可変特性はあくまでも一例であり、これとは異なる特性が必要な場合は、所望の特性が得られるように、任意に素子の分割数や各素子のチャネル幅やチャネル長等を設計すれば良い。
以上に示したように、本実施例でも、前述した第1実施例と同等の特徴が得られるので、詳細な説明は省略する。
なお、前記スイッチ素子SWA0〜SWA3およびSWB0〜SWB3は、それぞれ参照電圧入力トランジスタMA0 〜MA3 およびMB0 〜MB3 のドレイン側に挿入されている例を示したが、参照電圧入力トランジスタMA0 〜MA3 およびMB0 〜MB3 のドレイン・ソース間の電流を遮断できることを条件にスイッチ素子SWA0〜SWA3およびSWB0〜SWB3の接続を変更してもよい。例えば、参照電圧入力トランジスタMA0 〜MA3 およびMB0 〜MB3 のソース側にスイッチ素子SWA0〜SWA3およびSWB0〜SWB3を挿入してもよい。
本発明のADコンバータで使用される比較器C1〜CMは、差動入力信号に応動する機能を有するものであれば、図2あるいは図7に示した比較器に限らず、種々の変形実施が可能であり、以下、複数の変形例を説明する。
<比較器の第1の変形例>
図2あるいは図7に示した比較器では、出力が参照電圧入力素子のドレイン側から取り出される例を示したが、信号入力素子のドレイン側から出力を取り出してもよく、あるいは、両方のドレイン側から差動信号として出力を取り出してもよい。
<比較器の第2の変形例>
図8は、図2に示した比較器の第2の変形例を示す回路図である。図8に示す比較器は、図2に示した比較器と比べて、信号入力素子のソースと定電流源IBとの間、および、参照電圧入力素子のソースと定電流源IBとの間にそれぞれ抵抗素子あるいは抵抗性の素子(例えば線形領域で動作するMOS トランジスタ)Rが挿入されている点が異なる。図7に示した比較器についても、上記と同様に変形実施が可能である。
<比較器の第3の変形例>
図9は、図2に示した比較器の第3の変形例を示す回路図である。図9に示す比較器は、図2に示した比較器と比べて、定電流源IBが複数(本例では2つ、IB1,IB2)に分割され、相互間に抵抗素子あるいは抵抗性の素子Rが挿入されている点が異なる。図7に示した比較器についても、上記と同様に変形実施が可能である。
<比較器の第4の変形例>
図10は、図2に示した比較器の第4の変形例を示す回路図である。図10に示す比較器は、図2に示した比較器と比べて、定電流源IBが省略され、信号入力素子のソースと参照電圧入力素子のソースとが直接に(または、抵抗素子あるいは抵抗性の素子を介してもよい)接地電位VSSに接続されている点が異なる。図7に示した比較器についても、上記と同様に変形実施が可能である。但し、図2あるいは図7に示した比較器のように1つの信号が出力される場合は、一般に出力に対して信号入力素子の出力信号と参照電圧入力素子の出力信号とが共に影響を与える構成(負荷回路31にカレントミラー回路を用いるなど)が必要である。これに対して、比較器から差動信号が出力される場合は、後段の回路が差動入力信号を受けて動作可能な構成になっていればよい。
<比較器の第5の変形例>
なお、図2あるいは図7に示した比較器は、NMOSトランジスタをPMOSトランジスタに置き換え、VDD ノードとVSS ノードとを入れ換えた構成になっていてもよい。
<第2の実施形態>
図11は、本発明のADコンバータの第2の実施形態を示す回路図である。
このADコンバータは、第1の実施形態のADコンバータと同様に、前述した比較器C1〜CMの第1実施例(図2参照)あるいは第2実施例(図7参照)を用いて構成した場合の一例を示すものである。
このADコンバータの各構成要素は、第1の実施形態のADコンバータと同様であるが、参照電圧生成回路11の出力電圧と比較器C1〜CMとの接続方法が異なっている。即ち、第1の実施形態のADコンバータでは、参照電圧生成回路11のタップのうち隣接する2つの電圧が比較器C1〜CMへ接続されているが、本実施形態では、参照電圧生成回路11のタップのうち隣接しない2つの電圧(1つのタップ置きの電圧)が比較器C1〜CMへ接続されている。
本実施形態のADコンバータの特徴は、第1の実施形態のADコンバータよりも比較器C1〜CMのオフセット電圧の補正範囲が広いことである。
尚、参照電圧生成回路と比較器との接続については、第1の実施形態や第2の実施形態の2通りの方法を示したが、これらに限らず、所望の特性に応じて任意のタップを比較器に接続してよい。
本発明のADコンバータの第1の実施形態を示す回路図。 本発明のADコンバータで使用される比較器の第1実施例を示す回路図。 図2中のスイッチ素子の回路例を示す回路図。 図2中のスイッチ素子の他の回路例を示す回路図。 図2中のスイッチ素子のさらに他の回路例を示す回路図。 図2中に示した素子の特性の一例を示す図。 本発明のADコンバータで使用される比較器の第2実施例を示す回路図。 図2に示した比較器の第2の変形例を示す回路図。 図2に示した比較器の第3の変形例を示す回路図。 図2に示した比較器の第4の変形例を示す回路図。 本発明のADコンバータの第2の実施形態を示す回路図。 フラッシュ型コンバータの基本要素を示すブロック図。
符号の説明
MI0 …MOS トランジスタ(信号入力素子)、MR0 〜MR3 …MOS トランジスタ(参照電圧入力素子)、IN…信号入力端子、VRH 、VRL …参照電圧入力端子、SWH0〜SWH3、SWL0〜SWL3…スイッチ素子、IB…定電流源、31…負荷回路。

Claims (5)

  1. 複数の参照電圧を生成する参照電圧生成回路と、
    アナログ信号入力電圧を前記複数の参照電圧と一括して比較するために設けられた複数(2N −1、Nは正の整数)個の比較器
    とを具備する分解能数がNビットのアナログ/ディジタル変換回路において、
    前記各比較器は、前記アナログ入力信号電圧が入力される信号入力素子と、前記参照電圧生成回路から供給された2つの参照電圧入力を用いて前記比較器の閾値電圧を前記2つの参照電圧入力間の所望値に設定する複数の参照電圧入力素子と、前記信号入力素子および複数の参照電圧入力素子に対する負荷回路とを具備することを特徴とするアナログ/ディジタル変換回路。
  2. 前記比較器は、前記複数の参照電圧入力素子が並列接続され、当該複数の参照電圧入力素子の各制御端子がそれぞれ対応してスイッチ素子を介して前記2つの参照電圧入力に接続され、前記複数のスイッチ素子のスイッチ制御状態に応じて前記2つの参照電圧入力間の所望の電圧を閾値として設定することを特徴とする請求項1記載のアナログ/ディジタル変換回路。
  3. 前記比較器は、前記複数の参照電圧入力素子がそれぞれ対応してスイッチ素子を介して並列接続され、当該複数の参照電圧入力素子が二グループに分けられ、一方のグループに属する参照電圧入力素子の制御端子が前記2つの参照電圧入力のうちの一方に接続され、他方のグループに属する参照電圧入力素子の制御端子が前記2つの参照電圧入力のうちの他方に接続され、前記複数のスイッチ素子のスイッチ制御状態に応じて前記2つの参照電圧入力間の所望の電圧を閾値として設定することを特徴とする請求項1記載のアナログ/ディジタル変換回路。
  4. 前記参照電圧生成回路は、2つの基準電圧間に直列に接続された複数の分圧用素子を備え、前記2つの基準電圧間を分圧した前記複数の参照電圧を生成し、電圧値が隣り合う2つの参照電圧を前記比較器に供給することを特徴とする請求項1乃至3のいずれか1項に記載のアナログ/ディジタル変換回路。
  5. 前記参照電圧生成回路は、2つの基準電圧間に直列に接続された複数の分圧用素子を備え、前記2つの基準電圧間を分圧した前記複数の参照電圧を生成し、電圧値が隣り合わない2つの参照電圧を前記比較器に供給することを特徴とする請求項1乃至3のいずれか1項に記載のアナログ/ディジタル変換回路。
JP2005088176A 2005-03-25 2005-03-25 アナログ/ディジタル変換回路 Expired - Fee Related JP4607636B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005088176A JP4607636B2 (ja) 2005-03-25 2005-03-25 アナログ/ディジタル変換回路
US11/387,242 US7265701B2 (en) 2005-03-25 2006-03-22 Analog to digital conversion circuit
US11/831,958 US7528758B2 (en) 2005-03-25 2007-08-01 Flash-type analog to digital conversion circuit for comparing an analog input voltage with a plurality of reference voltages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005088176A JP4607636B2 (ja) 2005-03-25 2005-03-25 アナログ/ディジタル変換回路

Publications (2)

Publication Number Publication Date
JP2006270726A JP2006270726A (ja) 2006-10-05
JP4607636B2 true JP4607636B2 (ja) 2011-01-05

Family

ID=37206182

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005088176A Expired - Fee Related JP4607636B2 (ja) 2005-03-25 2005-03-25 アナログ/ディジタル変換回路

Country Status (2)

Country Link
US (2) US7265701B2 (ja)
JP (1) JP4607636B2 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4607636B2 (ja) * 2005-03-25 2011-01-05 株式会社東芝 アナログ/ディジタル変換回路
JP4777710B2 (ja) * 2005-07-22 2011-09-21 富士通セミコンダクター株式会社 アナログ/デジタル変換装置
FR2913833B1 (fr) * 2007-03-16 2009-06-12 E2V Semiconductors Soc Par Act Convertisseur analogique-numerique parallele a double echelle statique
GB2462113B (en) * 2008-07-25 2012-09-12 Visteon Global Tech Inc Motor vehicle user customisation
US7880657B2 (en) * 2009-02-26 2011-02-01 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Interpolation accuracy improvement in motion encoder systems, devices and methods
US7880658B2 (en) * 2009-02-26 2011-02-01 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Interpolation accuracy improvement in motion encoder systems, devices and methods
GB0907382D0 (en) * 2009-04-29 2009-06-10 Cambridge Silicon Radio Ltd High speed low voltage flash
JP2010268387A (ja) * 2009-05-18 2010-11-25 Panasonic Corp 基準電圧発生回路およびa/d変換器ならびにd/a変換器
US8362937B2 (en) * 2009-06-12 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits for converting analog signals to digital signals, systems, and operating methods thereof
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
JP2012094968A (ja) * 2010-10-25 2012-05-17 Fujitsu Semiconductor Ltd アナログデジタル変換装置及びオフセット電圧補正方法
JP5684081B2 (ja) * 2011-09-22 2015-03-11 株式会社東芝 アナログ/デジタル変換器
JP5807549B2 (ja) 2012-01-10 2015-11-10 富士通株式会社 比較回路およびa/d変換回路
US8773294B2 (en) * 2012-06-07 2014-07-08 Analog Devices, Inc. Background techniques for comparator calibration
US9157939B2 (en) * 2012-08-09 2015-10-13 Infineon Technologies Ag System and device for determining electric voltages
JP5942798B2 (ja) 2012-11-12 2016-06-29 富士通株式会社 比較回路およびa/d変換回路
JP6221375B2 (ja) 2013-06-12 2017-11-01 富士通株式会社 Ask識別判定回路、受信デバイスおよびプロセッサ
JP6244714B2 (ja) * 2013-07-25 2017-12-13 富士通株式会社 電子回路
JP2015126379A (ja) * 2013-12-26 2015-07-06 株式会社東芝 比較器、ad変換器及び無線通信装置
WO2017132292A1 (en) 2016-01-25 2017-08-03 Kandou Labs, S.A. Voltage sampler driver with enhanced high-frequency gain
US10242749B2 (en) 2016-04-22 2019-03-26 Kandou Labs, S.A. Calibration apparatus and method for sampler with adjustable high frequency gain
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
US10742451B2 (en) 2018-06-12 2020-08-11 Kandou Labs, S.A. Passive multi-input comparator for orthogonal codes on a multi-wire bus
US10931249B2 (en) 2018-06-12 2021-02-23 Kandou Labs, S.A. Amplifier with adjustable high-frequency gain using varactor diodes
KR102579595B1 (ko) 2018-09-10 2023-09-18 칸도우 랩스 에스에이 슬라이서의 동작 전류를 제어하기 위한 안정화된 고주파 피킹을 갖는 프로그래밍 가능한 연속 시간 선형 이퀄라이저
US10721106B1 (en) 2019-04-08 2020-07-21 Kandou Labs, S.A. Adaptive continuous time linear equalization and channel bandwidth control
US10608849B1 (en) 2019-04-08 2020-03-31 Kandou Labs, S.A. Variable gain amplifier and sampler offset calibration without clock recovery
US10574487B1 (en) 2019-04-08 2020-02-25 Kandou Labs, S.A. Sampler offset calibration during operation
US10680634B1 (en) 2019-04-08 2020-06-09 Kandou Labs, S.A. Dynamic integration time adjustment of a clocked data sampler using a static analog calibration circuit
US11303484B1 (en) 2021-04-02 2022-04-12 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
US11374800B1 (en) 2021-04-14 2022-06-28 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using peak detector
US11456708B1 (en) 2021-04-30 2022-09-27 Kandou Labs SA Reference generation circuit for maintaining temperature-tracked linearity in amplifier with adjustable high-frequency gain

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06276098A (ja) * 1993-03-23 1994-09-30 Sharp Corp A/d変換器
JPH1065542A (ja) * 1996-08-16 1998-03-06 Texas Instr Japan Ltd アナログ/ディジタル変換回路
JP2001094424A (ja) * 1999-08-27 2001-04-06 Toshiba Electronics Asia Singapore Pte Ltd A/d変換器
JP2003018008A (ja) * 2001-07-04 2003-01-17 Sharp Corp 電圧比較回路及びそれを備えたad変換装置、並びに、トランジスタの閾値電圧変更方法、トランジスタの閾値制御回路
JP2004343554A (ja) * 2003-05-16 2004-12-02 Renesas Technology Corp A/d変換器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05347561A (ja) * 1992-03-11 1993-12-27 Mitsubishi Electric Corp A/d変換器
US5696508A (en) 1995-02-24 1997-12-09 Lucent Technologies Inc. Comparator-offset compensating converter
US5861829A (en) 1997-04-28 1999-01-19 Marvell Technology Group, Ltd. High-speed, low power, medium resolution analog-to-digital converter and method of stabilization
US6218975B1 (en) * 1997-09-02 2001-04-17 Fujitsu Limited Interleaved auto-zero analog-to-digital converter with switching noise compensation
US6255979B1 (en) 1999-02-24 2001-07-03 Intel Corporation CMOS flash analog to digital converter compensation
KR100722747B1 (ko) * 1999-06-01 2007-05-30 후지쯔 가부시끼가이샤 비교기
US6433711B1 (en) 1999-12-14 2002-08-13 Texas Instruments Incorporated System and method for offset error compensation in comparators
US6411233B1 (en) 2000-06-06 2002-06-25 Marvell International Ltd Method and apparatus for direct RAM analog-to-digital converter calibration
US6504499B1 (en) * 2000-11-01 2003-01-07 International Business Machines Corporation Analog-to-digital converter having positively biased differential reference inputs
JP3623205B2 (ja) 2002-03-22 2005-02-23 株式会社半導体理工学研究センター アナログ/ディジタルコンバータ
US6703960B2 (en) * 2002-06-20 2004-03-09 Agilent Technologies, Inc. Analog-to-digital converter
KR100462888B1 (ko) 2002-10-24 2004-12-17 삼성전자주식회사 플래쉬 아날로그 디지털 변환회로의 비교기 어레이의배치방법
US6959258B2 (en) * 2003-02-18 2005-10-25 Lsi Logic Corporation Methods and structure for IC temperature self-monitoring
JP4607636B2 (ja) * 2005-03-25 2011-01-05 株式会社東芝 アナログ/ディジタル変換回路
US7323855B2 (en) * 2005-03-31 2008-01-29 Silicon Laboratories Inc. Digital pulse width modulated power supply with variable LSB
US7061421B1 (en) * 2005-03-31 2006-06-13 Silicon Laboratories Inc. Flash ADC with variable LSB

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06276098A (ja) * 1993-03-23 1994-09-30 Sharp Corp A/d変換器
JPH1065542A (ja) * 1996-08-16 1998-03-06 Texas Instr Japan Ltd アナログ/ディジタル変換回路
JP2001094424A (ja) * 1999-08-27 2001-04-06 Toshiba Electronics Asia Singapore Pte Ltd A/d変換器
JP2003018008A (ja) * 2001-07-04 2003-01-17 Sharp Corp 電圧比較回路及びそれを備えたad変換装置、並びに、トランジスタの閾値電圧変更方法、トランジスタの閾値制御回路
JP2004343554A (ja) * 2003-05-16 2004-12-02 Renesas Technology Corp A/d変換器

Also Published As

Publication number Publication date
JP2006270726A (ja) 2006-10-05
US20070279275A1 (en) 2007-12-06
US7528758B2 (en) 2009-05-05
US20060290554A1 (en) 2006-12-28
US7265701B2 (en) 2007-09-04

Similar Documents

Publication Publication Date Title
JP4607636B2 (ja) アナログ/ディジタル変換回路
CN106209108B (zh) 分段dac
US7532053B2 (en) Phase interpolation apparatus, systems, and methods
US6388521B1 (en) MOS differential amplifier with offset compensation
US6166670A (en) Self calibrating current mirror and digital to analog converter
US7233274B1 (en) Capacitive level shifting for analog signal processing
US7372387B2 (en) Digital-to-analog converter with triode region transistors in resistor/switch network
JP4901706B2 (ja) D/a変換器
US7825843B2 (en) D/A converter and semiconductor integrated circuit including the same
US10868504B2 (en) Operational amplifier offset trim
EP3618282B1 (en) Current generation
US9692378B2 (en) Programmable gain amplifier with analog gain trim using interpolation
US8937568B2 (en) D/A converter
US6486817B1 (en) Digital-analog conversion circuit capable of functioning at a low power supply voltage
US9143156B1 (en) High-resolution digital to analog converter
EP2853032B1 (en) Digital-to-analog-converter with resistor ladder
CN112187214A (zh) Fpga的io阻抗校准电路及其方法
KR20110105347A (ko) 분압 회로 및 반도체 장치
JP5477093B2 (ja) Da変換装置
KR20020059803A (ko) 디지털/아날로그 변환기
US9843336B1 (en) System and method of minimizing differential non-linearity (DNL) for high resolution current steering DAC
US20010052867A1 (en) Digital-to-analog converter
US20090128120A1 (en) Reference voltage generation circuit, ad converter, da converter, and image processor
JP6646227B2 (ja) バイアス発生回路、電圧発生回路、通信機器、および、レーダ機器
Marche et al. An improved switch compensation technique for inverted R-2R ladder DACs

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100914

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101007

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees