JPH1065542A - アナログ／ディジタル変換回路 - Google Patents
アナログ／ディジタル変換回路Info
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- JPH1065542A JPH1065542A JP21649896A JP21649896A JPH1065542A JP H1065542 A JPH1065542 A JP H1065542A JP 21649896 A JP21649896 A JP 21649896A JP 21649896 A JP21649896 A JP 21649896A JP H1065542 A JPH1065542 A JP H1065542A
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Abstract
(57)【要約】
【課題】 各コンパレータに対して補正でき、コンパレ
ータの数分のポイントで補正できることはもとより、補
正精度の向上を図れるアナログ／ディジタル変換回路お
よびその補正方法を実現する。 【解決手段】 基準電圧分圧用抵抗素子を三分割し、分
割された各抵抗素子間の接続ノードとコンパレータＣＭ
Ｐk （ｋ＝０，１，…，Ｎ−１，Ｎ）との間に、スイッ
チング素子ＳＬk ，ＳＮk ，ＳＭk を接続し、補正モー
ド時に、スイッチ制御回路１２により、順次スイッチン
グ素子ＳＷk を導通状態に設定し、レジスタ１３，１４
によりエンコーダ１０からのｋ＋１番目とｋ番目の出力
信号ＤＡＴ k+1 ，ＤＡＴk を記憶し、演算器１５の演算
処理により、これらの出力信号の差ＳＤＡＴを出力し、
これに応じてスイッチ制御回路１２はスイッチング素子
ＳＬ k ，ＳＮk ，ＳＭk の内一つのみを導通状態に保持
する。
ータの数分のポイントで補正できることはもとより、補
正精度の向上を図れるアナログ／ディジタル変換回路お
よびその補正方法を実現する。 【解決手段】 基準電圧分圧用抵抗素子を三分割し、分
割された各抵抗素子間の接続ノードとコンパレータＣＭ
Ｐk （ｋ＝０，１，…，Ｎ−１，Ｎ）との間に、スイッ
チング素子ＳＬk ，ＳＮk ，ＳＭk を接続し、補正モー
ド時に、スイッチ制御回路１２により、順次スイッチン
グ素子ＳＷk を導通状態に設定し、レジスタ１３，１４
によりエンコーダ１０からのｋ＋１番目とｋ番目の出力
信号ＤＡＴ k+1 ，ＤＡＴk を記憶し、演算器１５の演算
処理により、これらの出力信号の差ＳＤＡＴを出力し、
これに応じてスイッチ制御回路１２はスイッチング素子
ＳＬ k ，ＳＮk ，ＳＭk の内一つのみを導通状態に保持
する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するアナログ／ディジタル変換回路
に関するものである。
ィジタル信号に変換するアナログ／ディジタル変換回路
に関するものである。
【０００２】
【従来の技術】最近の高速アナログ／ディジタル変換回
路はフラッシュ型あるいはマルチステップのセミフラッ
シュ型が多い。また、高精度の必要上、読み取り誤差補
正回路を内蔵し、補正モード時に比較的に低速で補正
し、通常モード時に高速で動作するものが提案されてい
る。
路はフラッシュ型あるいはマルチステップのセミフラッ
シュ型が多い。また、高精度の必要上、読み取り誤差補
正回路を内蔵し、補正モード時に比較的に低速で補正
し、通常モード時に高速で動作するものが提案されてい
る。
【０００３】誤差補正は基準電圧を用いて行われるが、
ほとんどの場合に基準電圧の最も高い値と最も低い値の
みを設定し、上下２点を直線で結ぶ方法である。さらに
最適化するためにアナログ／ディジタル変換回路の変換
特性に合わせて、この直線の傾きを調整し、または上下
に平行移動、すなわち、オフセットを与えることで、全
体の誤差を最小になるように調整する。
ほとんどの場合に基準電圧の最も高い値と最も低い値の
みを設定し、上下２点を直線で結ぶ方法である。さらに
最適化するためにアナログ／ディジタル変換回路の変換
特性に合わせて、この直線の傾きを調整し、または上下
に平行移動、すなわち、オフセットを与えることで、全
体の誤差を最小になるように調整する。
【０００４】図１０はこのようなアナログ／ディジタル
変換回路の一例を示す回路図である。図１０において、
１，２は補正回路、３は基準電圧ＶRTの供給線、４は基
準電圧ＶRBの供給線、ＴINはアナログ信号の入力端子、
ＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-1 ，ＣＭＰN はコン
パレータ（比較器）、１０はエンコーダ、ＲVRB ，
Ｒ 0 ，Ｒ1 ，…，ＲN-1 ，ＲN ，ＲVRT は抵抗素子をそ
れぞれ示している。
変換回路の一例を示す回路図である。図１０において、
１，２は補正回路、３は基準電圧ＶRTの供給線、４は基
準電圧ＶRBの供給線、ＴINはアナログ信号の入力端子、
ＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-1 ，ＣＭＰN はコン
パレータ（比較器）、１０はエンコーダ、ＲVRB ，
Ｒ 0 ，Ｒ1 ，…，ＲN-1 ，ＲN ，ＲVRT は抵抗素子をそ
れぞれ示している。
【０００５】図１０に示すように、基準電圧ＶRTの供給
線３により、最も高い基準電圧ＶRTが設定され、基準電
圧ＶRBの供給線４により、最も低い基準電圧ＶRBが設定
される。基準電圧ＶRTの供給線３と基準電圧ＶRBの供給
線４との間に、抵抗素子ＲVRT，ＲN ，ＲN-1 ，
ＲN-2 ，…，Ｒ1 ，Ｒ0 ，ＲVRB が直列接続されてい
る。そして、抵抗素子ＲN とＲVRT との接続ノードに電
流源ＩRTにより発生された電流ｉ RTが入力され、抵抗素
子Ｒ0 とＲVRB との接続ノードに電流源ＩRBにより発生
された電流ｉRBが入力されている。なお、補正回路１と
２により、電流源ＩRTとＩRBにより発生された補正用電
流ｉRTとｉRBが制御される。
線３により、最も高い基準電圧ＶRTが設定され、基準電
圧ＶRBの供給線４により、最も低い基準電圧ＶRBが設定
される。基準電圧ＶRTの供給線３と基準電圧ＶRBの供給
線４との間に、抵抗素子ＲVRT，ＲN ，ＲN-1 ，
ＲN-2 ，…，Ｒ1 ，Ｒ0 ，ＲVRB が直列接続されてい
る。そして、抵抗素子ＲN とＲVRT との接続ノードに電
流源ＩRTにより発生された電流ｉ RTが入力され、抵抗素
子Ｒ0 とＲVRB との接続ノードに電流源ＩRBにより発生
された電流ｉRBが入力されている。なお、補正回路１と
２により、電流源ＩRTとＩRBにより発生された補正用電
流ｉRTとｉRBが制御される。
【０００６】直列に接続された抵抗素子ＲVRB ，Ｒ0 ，
Ｒ1 ，…，ＲN-1 ，ＲN ，ＲVRT により、基準電圧ＶRT
とＶRBとの差電圧（ＶRT−ＶRB）が分圧され、各抵抗素
子間の接続ノードにおいて、分圧電圧が発生される。そ
れぞれの接続ノードで得られた分圧電圧が基準電圧とし
て、コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭ
ＰN-1 ，ＣＭＰN の、例えば、非反転入力端子“＋”に
入力され、これらのコンパレータの反転入力端子“−”
にアナログ信号入力端子ＴINからアナログ信号が入力さ
れる。
Ｒ1 ，…，ＲN-1 ，ＲN ，ＲVRT により、基準電圧ＶRT
とＶRBとの差電圧（ＶRT−ＶRB）が分圧され、各抵抗素
子間の接続ノードにおいて、分圧電圧が発生される。そ
れぞれの接続ノードで得られた分圧電圧が基準電圧とし
て、コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭ
ＰN-1 ，ＣＭＰN の、例えば、非反転入力端子“＋”に
入力され、これらのコンパレータの反転入力端子“−”
にアナログ信号入力端子ＴINからアナログ信号が入力さ
れる。
【０００７】これにより、各コンパレータに入力された
アナログ信号のレベルとそれぞれのコンパレータに入力
された基準電圧とが比較され、アナログ信号のレベルが
基準電圧のレベルより高いときにコンパレータからロー
レベルの信号が出力され、アナログ信号のレベルが基準
電圧のレベルより低いときにコンパレータからハイレベ
ルの信号が出力される。
アナログ信号のレベルとそれぞれのコンパレータに入力
された基準電圧とが比較され、アナログ信号のレベルが
基準電圧のレベルより高いときにコンパレータからロー
レベルの信号が出力され、アナログ信号のレベルが基準
電圧のレベルより低いときにコンパレータからハイレベ
ルの信号が出力される。
【０００８】そして、コンパレータＣＭＰ0 ，ＣＭ
Ｐ1 ，…，ＣＭＰN-1 ，ＣＭＰN から出力された信号が
エンコーダ１０に入力され、エンコーダ１０により、こ
れらのコンパレータからの入力信号に応じたディジタル
信号ＤＡＴが発生され、出力される。このように、アナ
ログ／ディジタル変換回路により、入力されたアナログ
信号のレベルに応じたディジタル信号ＤＡＴが得られ
る。
Ｐ1 ，…，ＣＭＰN-1 ，ＣＭＰN から出力された信号が
エンコーダ１０に入力され、エンコーダ１０により、こ
れらのコンパレータからの入力信号に応じたディジタル
信号ＤＡＴが発生され、出力される。このように、アナ
ログ／ディジタル変換回路により、入力されたアナログ
信号のレベルに応じたディジタル信号ＤＡＴが得られ
る。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来のアナログ／ディジタル変換回路においては、例え
ば、コンパレータの特性による歪み、または図示しない
コンパレータの前段に接続されたサンプルホールドなど
の回路の歪みなどにより、変換されたディジタル信号Ｄ
ＡＴに誤差が生じる。これを解消するために、補正が必
要である。
来のアナログ／ディジタル変換回路においては、例え
ば、コンパレータの特性による歪み、または図示しない
コンパレータの前段に接続されたサンプルホールドなど
の回路の歪みなどにより、変換されたディジタル信号Ｄ
ＡＴに誤差が生じる。これを解消するために、補正が必
要である。
【００１０】例えば、補正回路１と２により、電流源Ｉ
RTとＩRBから出力される補正用電流ｉRTとｉRBが制御さ
れ、そして、それぞれ抵抗素子ＲN とＲVRT との接続ノ
ード、抵抗素子ＲVRB とＲ0 との接続ノードに入力され
る。これにより、アナログ／ディジタル変換回路の入出
力特性を表す直線の傾きおよびオフセットが調整され、
誤差が抑制される。
RTとＩRBから出力される補正用電流ｉRTとｉRBが制御さ
れ、そして、それぞれ抵抗素子ＲN とＲVRT との接続ノ
ード、抵抗素子ＲVRB とＲ0 との接続ノードに入力され
る。これにより、アナログ／ディジタル変換回路の入出
力特性を表す直線の傾きおよびオフセットが調整され、
誤差が抑制される。
【００１１】図１１は、基準電圧ＶRT, ＶRBおよび補正
用電流ｉRT, ｉRBを調整することにより、アナログ／デ
ィジタル変換回路の変換特性が変化する様子を示すグラ
フである。図１１に示すように、上述した補正は一本の
直線による補正であり、直線の傾きとオフセットを調整
することによる補正しかできず、曲線になりがちなアナ
ログ／ディジタル変換回路の特性には対応できず、この
補正には限界がある。
用電流ｉRT, ｉRBを調整することにより、アナログ／デ
ィジタル変換回路の変換特性が変化する様子を示すグラ
フである。図１１に示すように、上述した補正は一本の
直線による補正であり、直線の傾きとオフセットを調整
することによる補正しかできず、曲線になりがちなアナ
ログ／ディジタル変換回路の特性には対応できず、この
補正には限界がある。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、個々のコンパレータに入力され
る基準電圧に対して補正でき、コンパレータ数分のポイ
ントで補正できることはもとより、高精度の補正ができ
るアナログ／ディジタル変換回路を提供することにあ
る。
のであり、その目的は、個々のコンパレータに入力され
る基準電圧に対して補正でき、コンパレータ数分のポイ
ントで補正できることはもとより、高精度の補正ができ
るアナログ／ディジタル変換回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、通常モードと補正モードの二つの動作モ
ードを有し、通常モード時に抵抗素子により分圧してな
る基準電圧と外部信号とを比較し、比較結果に応じたレ
ベルの信号を出力する比較器を少なくとも一つ備えたア
ナログ／ディジタル変換回路であって、上記補正モード
時に、上記基準電圧を上記外部信号に代えて上記比較器
に入力させ、そのときの比較器の出力信号レベルが当該
比較器の２入力電圧差を相殺したレベルとなるように調
整する補正手段を有する。
め、本発明は、通常モードと補正モードの二つの動作モ
ードを有し、通常モード時に抵抗素子により分圧してな
る基準電圧と外部信号とを比較し、比較結果に応じたレ
ベルの信号を出力する比較器を少なくとも一つ備えたア
ナログ／ディジタル変換回路であって、上記補正モード
時に、上記基準電圧を上記外部信号に代えて上記比較器
に入力させ、そのときの比較器の出力信号レベルが当該
比較器の２入力電圧差を相殺したレベルとなるように調
整する補正手段を有する。
【００１４】また、本発明では、好適には上記補正手段
は上記比較器のオフセットを調整する。
は上記比較器のオフセットを調整する。
【００１５】また、本発明では、好適には上記分圧して
なる基準電圧値を所定の範囲で変更可能な基準電圧調整
手段を有し、上記補正手段は上記比較器の出力信号レベ
ルに応じた基準電圧値を上記基準電圧調整手段に選択さ
せて、上記比較器に入力させる。
なる基準電圧値を所定の範囲で変更可能な基準電圧調整
手段を有し、上記補正手段は上記比較器の出力信号レベ
ルに応じた基準電圧値を上記基準電圧調整手段に選択さ
せて、上記比較器に入力させる。
【００１６】また、本発明では、好適には上記基準電圧
調整手段は対応する基準電圧を発生する分圧用抵抗素子
を少なくとも二つに分割した複数の抵抗素子と、上記補
正手段の指示信号に応じて上記分割された抵抗素子間の
接続ノードを選択的に上記比較器の一の入力端子に接続
するスイッチング素子とを有する。
調整手段は対応する基準電圧を発生する分圧用抵抗素子
を少なくとも二つに分割した複数の抵抗素子と、上記補
正手段の指示信号に応じて上記分割された抵抗素子間の
接続ノードを選択的に上記比較器の一の入力端子に接続
するスイッチング素子とを有する。
【００１７】さらに、本発明では、上記補正手段は出力
信号を記憶する記憶手段と、上記記憶手段に記憶した今
回と前回の出力信号に基づく演算処理を行い、演算結果
を出力する演算手段と、上記演算結果に応じて、上記ス
イッチング素子の導通状態を制御するスイッチング制御
手段とを有する。
信号を記憶する記憶手段と、上記記憶手段に記憶した今
回と前回の出力信号に基づく演算処理を行い、演算結果
を出力する演算手段と、上記演算結果に応じて、上記ス
イッチング素子の導通状態を制御するスイッチング制御
手段とを有する。
【００１８】本発明によれば、通常モード動作時に、ア
ナログ／ディジタル変換回路により、外部入力信号がそ
のレベルに応じたディジタル信号に変換される。補正モ
ード動作時に、抵抗素子により分圧してなる基準電圧が
入力信号として比較器に入力され、それぞれの基準電圧
が帰還されたとき比較器の出力信号に応じて、例えば、
比較器のオフセットまたは比較器の基準電圧が調整され
る。
ナログ／ディジタル変換回路により、外部入力信号がそ
のレベルに応じたディジタル信号に変換される。補正モ
ード動作時に、抵抗素子により分圧してなる基準電圧が
入力信号として比較器に入力され、それぞれの基準電圧
が帰還されたとき比較器の出力信号に応じて、例えば、
比較器のオフセットまたは比較器の基準電圧が調整され
る。
【００１９】例えば、比較器に入力される基準電圧が基
準電圧源の間に直列接続された抵抗素子により分圧して
なる分圧電圧である場合、分圧用抵抗素子がさらに分割
され、分割された抵抗素子間の接続ノードと比較器の一
の入力端子との間にスイッチング素子が設けられる。補
正モード時に、比較器に入力された基準電圧が外部入力
信号として比較器に帰還され、それぞれの基準電圧が帰
還されたとき、アナログ／ディジタル変換回路により得
られた信号に応じて、スイッチング素子の接続状態が制
御され、各比較器に入力される基準電圧のレベルが微調
整される。
準電圧源の間に直列接続された抵抗素子により分圧して
なる分圧電圧である場合、分圧用抵抗素子がさらに分割
され、分割された抵抗素子間の接続ノードと比較器の一
の入力端子との間にスイッチング素子が設けられる。補
正モード時に、比較器に入力された基準電圧が外部入力
信号として比較器に帰還され、それぞれの基準電圧が帰
還されたとき、アナログ／ディジタル変換回路により得
られた信号に応じて、スイッチング素子の接続状態が制
御され、各比較器に入力される基準電圧のレベルが微調
整される。
【００２０】この結果、各々の比較器に入力される基準
電圧に対して補正でき、比較器の数分のポイントで補正
でき、補正精度の向上を図れる。また、アナログ／ディ
ジタル変換回路にある微分性誤差、積分性誤差およびモ
ノトニシティなどの非直線性誤差に対して補正でき、高
速動作を損なうことなく高精度のアナログ／ディジタル
変換回路を実現できる。
電圧に対して補正でき、比較器の数分のポイントで補正
でき、補正精度の向上を図れる。また、アナログ／ディ
ジタル変換回路にある微分性誤差、積分性誤差およびモ
ノトニシティなどの非直線性誤差に対して補正でき、高
速動作を損なうことなく高精度のアナログ／ディジタル
変換回路を実現できる。
【００２１】
【発明の実施の形態】第１実施形態 図１は本発明に係るアナログ／ディジタル変換回路の第
１の実施形態を示す回路図である。なお、本実施形態に
示すアナログ／ディジタル変換回路はフラッシュ型であ
るが、他のセミフラッシュ型、ハーフフラッシュ型にも
適用できる。本実施形態においては、比較器のオフセッ
トを調整することにより、アナログ／ディジタル変換回
路の補正を行う。
１の実施形態を示す回路図である。なお、本実施形態に
示すアナログ／ディジタル変換回路はフラッシュ型であ
るが、他のセミフラッシュ型、ハーフフラッシュ型にも
適用できる。本実施形態においては、比較器のオフセッ
トを調整することにより、アナログ／ディジタル変換回
路の補正を行う。
【００２２】図１において、３は基準電圧ＶRTの供給
線、４は基準電圧ＶRBの供給線、１０はエンコーダ、Ｃ
ＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭ
ＰN はコンパレータ（比較器）、１１はオフセット制御
回路、ＳＷA ，ＳＷR ，ＳＷ0，ＳＷ1 ，…，Ｓ
ＷN-2 ，ＳＷN-1 ，ＳＷN はスイッチング素子、
ＲVRB ，Ｒ0，Ｒ1 ，…，ＲN-2 ，ＲN-1 ，ＲN は抵抗
素子、ＴINはアナログ信号入力端子をそれぞれ示してい
る。また、ここで、抵抗素子ＲVRB ，Ｒ0 ，Ｒ1 ，…，
ＲN-2 ，ＲN-1 ，ＲN はすべて同じ抵抗値をもつ抵抗素
子とする。
線、４は基準電圧ＶRBの供給線、１０はエンコーダ、Ｃ
ＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭ
ＰN はコンパレータ（比較器）、１１はオフセット制御
回路、ＳＷA ，ＳＷR ，ＳＷ0，ＳＷ1 ，…，Ｓ
ＷN-2 ，ＳＷN-1 ，ＳＷN はスイッチング素子、
ＲVRB ，Ｒ0，Ｒ1 ，…，ＲN-2 ，ＲN-1 ，ＲN は抵抗
素子、ＴINはアナログ信号入力端子をそれぞれ示してい
る。また、ここで、抵抗素子ＲVRB ，Ｒ0 ，Ｒ1 ，…，
ＲN-2 ，ＲN-1 ，ＲN はすべて同じ抵抗値をもつ抵抗素
子とする。
【００２３】図示のように、基準電圧ＶRTの供給線３と
基準電圧ＶRBの供給線４との間に、抵抗素子ＲN ，Ｒ
N-1 ，ＲN-2 ，…，Ｒ1 ，Ｒ0 ，ＲVRB が直列接続さ
れ、これらの抵抗素子の接続点により構成されたノード
ＮＤN ，ＮＤN-1 ，ＮＤN-2 ，…，ＮＤ1 ，ＮＤ0 はそ
れぞれコンパレータＣＭＰN ，ＣＭＰN-1 ，ＣＭ
ＰN-2 ，…，ＣＭＰ1 ，ＣＭＰ0 の非反転入力端子
“＋”に接続されている。また、これらのコンパレータ
ＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，Ｃ
ＭＰNの反転入力端子“−”はノードＮＤA に接続さ
れ、ノードＮＤA とアナログ信号入力端子ＴINとの間に
はスイッチング素子ＳＷA が接続されている。
基準電圧ＶRBの供給線４との間に、抵抗素子ＲN ，Ｒ
N-1 ，ＲN-2 ，…，Ｒ1 ，Ｒ0 ，ＲVRB が直列接続さ
れ、これらの抵抗素子の接続点により構成されたノード
ＮＤN ，ＮＤN-1 ，ＮＤN-2 ，…，ＮＤ1 ，ＮＤ0 はそ
れぞれコンパレータＣＭＰN ，ＣＭＰN-1 ，ＣＭ
ＰN-2 ，…，ＣＭＰ1 ，ＣＭＰ0 の非反転入力端子
“＋”に接続されている。また、これらのコンパレータ
ＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，Ｃ
ＭＰNの反転入力端子“−”はノードＮＤA に接続さ
れ、ノードＮＤA とアナログ信号入力端子ＴINとの間に
はスイッチング素子ＳＷA が接続されている。
【００２４】さらに、ノードＮＤA とノードＮＤR との
間に、スイッチング素子ＳＷR が接続され、ノードＮＤ
R とノードＮＤN ，ＮＤN-1 ，ＮＤN-2 ，…，ＮＤ1 ，
ＮＤ 0 との間に、スイッチング素子ＳＷN ，ＳＷN-1 ，
ＳＷN-2 ，…，ＳＷ1 ，ＳＷ 0 がそれぞれ接続されてい
る。
間に、スイッチング素子ＳＷR が接続され、ノードＮＤ
R とノードＮＤN ，ＮＤN-1 ，ＮＤN-2 ，…，ＮＤ1 ，
ＮＤ 0 との間に、スイッチング素子ＳＷN ，ＳＷN-1 ，
ＳＷN-2 ，…，ＳＷ1 ，ＳＷ 0 がそれぞれ接続されてい
る。
【００２５】コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，Ｃ
ＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の出力端子はエンコー
ダ１０に接続されている。エンコーダ１０はコンパレー
タＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰ N-1 ，
ＣＭＰN からの出力信号を受けて、これらの信号に応じ
たディジタル信号ＤＡＴを発生し、出力する。
ＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の出力端子はエンコー
ダ１０に接続されている。エンコーダ１０はコンパレー
タＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰ N-1 ，
ＣＭＰN からの出力信号を受けて、これらの信号に応じ
たディジタル信号ＤＡＴを発生し、出力する。
【００２６】オフセット制御回路１１は補正モード時に
動作し、エンコーダ１０からのディジタル信号ＤＡＴに
応じてコンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰ
N-2 ，ＣＭＰN-1 ，ＣＭＰN のオフセットをそれぞれ制
御する。例えば、補正モード時に、オフセット制御回路
１１はエンコーダ１０からのディジタル信号ＤＡＴを受
けて、このディジタル信号ＤＡＴに応じて、コンパレー
タＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，
ＣＭＰN のオフセットを調整し、保持する。
動作し、エンコーダ１０からのディジタル信号ＤＡＴに
応じてコンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰ
N-2 ，ＣＭＰN-1 ，ＣＭＰN のオフセットをそれぞれ制
御する。例えば、補正モード時に、オフセット制御回路
１１はエンコーダ１０からのディジタル信号ＤＡＴを受
けて、このディジタル信号ＤＡＴに応じて、コンパレー
タＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，
ＣＭＰN のオフセットを調整し、保持する。
【００２７】スイッチ制御回路１２ａはモード制御信号
ＳMCを受けて、これに応じてスイッチング素子ＳＷA ，
ＳＷR ，ＳＷ0 ，ＳＷ1 ，…，ＳＷN-2 ，ＳＷN-1 ，Ｓ
ＷNの導通状態を制御する。通常モード動作時に、スイ
ッチ制御回路１２ａはスイッチング素子ＳＷA を導通状
態に設定し、スイッチング素子ＳＷR およびスイッチン
グ素子ＳＷ0 ，ＳＷ 1 ，…，ＳＷN-2 ，ＳＷN-1 ，ＳＷ
N を非導通状態に設定する。補正モード動作時に、スイ
ッチ制御回路１２ａはスイッチング素子ＳＷA を非導通
状態に設定し、スイッチング素子ＳＷR を導通状態に設
定する。そして、スイッチング素子ＳＷ0 ，ＳＷ1 ，
…，ＳＷN-2 ，ＳＷN-1 ，ＳＷN を順次導通状態に設定
し、オフセット制御回路１１が、エンコーダ１０の出力
信号ＤＡＴに応じてコンパレータＣＭＰ0 ，ＣＭＰ1 ，
…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰNのオフセットを
順次設定し、設定したオフセットを保持する。この設定
されたオフセットは、通常モード動作時に使用される。
ＳMCを受けて、これに応じてスイッチング素子ＳＷA ，
ＳＷR ，ＳＷ0 ，ＳＷ1 ，…，ＳＷN-2 ，ＳＷN-1 ，Ｓ
ＷNの導通状態を制御する。通常モード動作時に、スイ
ッチ制御回路１２ａはスイッチング素子ＳＷA を導通状
態に設定し、スイッチング素子ＳＷR およびスイッチン
グ素子ＳＷ0 ，ＳＷ 1 ，…，ＳＷN-2 ，ＳＷN-1 ，ＳＷ
N を非導通状態に設定する。補正モード動作時に、スイ
ッチ制御回路１２ａはスイッチング素子ＳＷA を非導通
状態に設定し、スイッチング素子ＳＷR を導通状態に設
定する。そして、スイッチング素子ＳＷ0 ，ＳＷ1 ，
…，ＳＷN-2 ，ＳＷN-1 ，ＳＷN を順次導通状態に設定
し、オフセット制御回路１１が、エンコーダ１０の出力
信号ＤＡＴに応じてコンパレータＣＭＰ0 ，ＣＭＰ1 ，
…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰNのオフセットを
順次設定し、設定したオフセットを保持する。この設定
されたオフセットは、通常モード動作時に使用される。
【００２８】以下、図１に示すアナログ／ディジタル変
換回路の動作について説明する。基準電圧ＶRTの供給線
３と基準電圧ＶRBの供給線４との間に直列接続された抵
抗素子ＲN ，ＲN-1 ，ＲN-2 ，…，Ｒ1 ，Ｒ0 ，ＲVRB
により、基準電圧の差電圧（ＶRT−ＶRB）が分圧され、
これらの抵抗素子間の各接続ノードＮＤN ，ＮＤ N-1 ，
ＮＤN-2 ，…，ＮＤ1 ，ＮＤ0 の分圧電圧が基準電圧と
して、それぞれコンパレータＣＭＰN ，ＣＭＰN-1 ，Ｃ
ＭＰN-2 ，…，ＣＭＰ1 ，ＣＭＰ0 の非反転入力端子
“＋”に入力される。
換回路の動作について説明する。基準電圧ＶRTの供給線
３と基準電圧ＶRBの供給線４との間に直列接続された抵
抗素子ＲN ，ＲN-1 ，ＲN-2 ，…，Ｒ1 ，Ｒ0 ，ＲVRB
により、基準電圧の差電圧（ＶRT−ＶRB）が分圧され、
これらの抵抗素子間の各接続ノードＮＤN ，ＮＤ N-1 ，
ＮＤN-2 ，…，ＮＤ1 ，ＮＤ0 の分圧電圧が基準電圧と
して、それぞれコンパレータＣＭＰN ，ＣＭＰN-1 ，Ｃ
ＭＰN-2 ，…，ＣＭＰ1 ，ＣＭＰ0 の非反転入力端子
“＋”に入力される。
【００２９】通常モードで動作するとき、スイッチ制御
回路１２ａにより、スイッチング素子ＳＷA が導通状態
に設定され、スイッチング素子ＳＷR が非導通状態に設
定され、アナログ信号入力端子に入力されたアナログ信
号がノードＮＤA に転送され、各コンパレータの反転入
力端子“−”に入力される。
回路１２ａにより、スイッチング素子ＳＷA が導通状態
に設定され、スイッチング素子ＳＷR が非導通状態に設
定され、アナログ信号入力端子に入力されたアナログ信
号がノードＮＤA に転送され、各コンパレータの反転入
力端子“−”に入力される。
【００３０】コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，Ｃ
ＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN は、入力端子に入力さ
れた信号のレベルと基準電圧とを比較し、例えば、非反
転入力端子“＋”に入力された基準電圧のレベルが反転
入力端子“−”に入力されたアナログ信号のレベルより
高い場合、出力端子にハイレベルの信号を出力し、その
逆の場合には出力端子にローレベルの信号を出力する。
ＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN は、入力端子に入力さ
れた信号のレベルと基準電圧とを比較し、例えば、非反
転入力端子“＋”に入力された基準電圧のレベルが反転
入力端子“−”に入力されたアナログ信号のレベルより
高い場合、出力端子にハイレベルの信号を出力し、その
逆の場合には出力端子にローレベルの信号を出力する。
【００３１】コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，Ｃ
ＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の出力信号がエンコー
ダ１０に出力され、エンコーダ１０はこれらコンパレー
タの出力信号に応じたディジタル信号ＤＡＴを出力す
る。
ＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の出力信号がエンコー
ダ１０に出力され、エンコーダ１０はこれらコンパレー
タの出力信号に応じたディジタル信号ＤＡＴを出力す
る。
【００３２】補正モードで動作するとき、スイッチ制御
回路１２ａにより、スイッチング素子ＳＷA が非導通状
態に切り換えられ、スイッチング素子ＳＷR が導通状態
に切り換えられる。さらに、スイッチ制御回路１２ａに
より、ノードＮＤR と基準電圧分圧用抵抗素子ＲN ，Ｒ
N-1 ，ＲN-2 ，…，Ｒ1 ，Ｒ0 ，ＲVRB 間のノードＮＤ
N ，ＮＤN- 1 ，ＮＤN-2 ，…，ＮＤ1 ，ＮＤ0 との間に
接続されたスイッチング素子ＳＷN，ＳＷN-1 ，ＳＷ
N-2 ，…，ＳＷ1 ，ＳＷ0 が順次導通状態に設定され、
ノードＮＤ0 ，ＮＤ1 ，…，ＮＤN-2 ，ＮＤN-1 ，ＮＤ
N で得られる分圧電圧が順次ノードＮＤR に出力され
る。さらにノードＮＤR に出力された分圧電圧が導通状
態にあるスイッチング素子ＳＷR を介してノードＮＤA
に転送され、各コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，
ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の反転入力端子
“−”に入力される。
回路１２ａにより、スイッチング素子ＳＷA が非導通状
態に切り換えられ、スイッチング素子ＳＷR が導通状態
に切り換えられる。さらに、スイッチ制御回路１２ａに
より、ノードＮＤR と基準電圧分圧用抵抗素子ＲN ，Ｒ
N-1 ，ＲN-2 ，…，Ｒ1 ，Ｒ0 ，ＲVRB 間のノードＮＤ
N ，ＮＤN- 1 ，ＮＤN-2 ，…，ＮＤ1 ，ＮＤ0 との間に
接続されたスイッチング素子ＳＷN，ＳＷN-1 ，ＳＷ
N-2 ，…，ＳＷ1 ，ＳＷ0 が順次導通状態に設定され、
ノードＮＤ0 ，ＮＤ1 ，…，ＮＤN-2 ，ＮＤN-1 ，ＮＤ
N で得られる分圧電圧が順次ノードＮＤR に出力され
る。さらにノードＮＤR に出力された分圧電圧が導通状
態にあるスイッチング素子ＳＷR を介してノードＮＤA
に転送され、各コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，
ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の反転入力端子
“−”に入力される。
【００３３】これにより、アナログ／ディジタル変換回
路が補正モードで動作するときに、スイッチ制御回路１
２ａにより、各分圧ノードＮＤN ，ＮＤN-1 ，Ｎ
ＤN-2 ，…，ＮＤ1 ，ＮＤ0 とノードＮＤR とを接続す
るスイッチング素子ＳＷN ，ＳＷN- 1 ，ＳＷN-2 ，…，
ＳＷ1 ，ＳＷ0 が順次導通状態に設定され、それに応じ
た基準電圧がアナログ信号としてコンパレータＣＭ
Ｐ0 ，ＣＭＰ1 ，…，ＣＭＰN-2，ＣＭＰN-1 ，ＣＭＰ
N に入力される。すなわち、補正モード動作時に、抵抗
素子により分圧されて得られたコンパレータＣＭＰ0 ，
ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の基
準電圧がアナログ信号として順次各コンパレータに帰還
され、補正に使用される。そして各基準電圧が帰還され
たとき、オフセット制御回路１１により、エンコーダ１
０から出力されたディジタル信号ＤＡＴに応じて、順次
コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，Ｃ
ＭＰN-1 ，ＣＭＰN のオフセットが調整される。
路が補正モードで動作するときに、スイッチ制御回路１
２ａにより、各分圧ノードＮＤN ，ＮＤN-1 ，Ｎ
ＤN-2 ，…，ＮＤ1 ，ＮＤ0 とノードＮＤR とを接続す
るスイッチング素子ＳＷN ，ＳＷN- 1 ，ＳＷN-2 ，…，
ＳＷ1 ，ＳＷ0 が順次導通状態に設定され、それに応じ
た基準電圧がアナログ信号としてコンパレータＣＭ
Ｐ0 ，ＣＭＰ1 ，…，ＣＭＰN-2，ＣＭＰN-1 ，ＣＭＰ
N に入力される。すなわち、補正モード動作時に、抵抗
素子により分圧されて得られたコンパレータＣＭＰ0 ，
ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の基
準電圧がアナログ信号として順次各コンパレータに帰還
され、補正に使用される。そして各基準電圧が帰還され
たとき、オフセット制御回路１１により、エンコーダ１
０から出力されたディジタル信号ＤＡＴに応じて、順次
コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，Ｃ
ＭＰN-1 ，ＣＭＰN のオフセットが調整される。
【００３４】以下、補正モード動作時の動作について詳
細に説明し、本第１の実施形態におけるアナログ／ディ
ジタル変換回路の補正時動作を示す。補正モード動作時
に、上述のように、スイッチ制御回路１２ａにより、ま
ずスイッチング素子ＳＷA が非導通状態に設定され、ス
イッチング素子ＳＷR が導通状態に設定される。
細に説明し、本第１の実施形態におけるアナログ／ディ
ジタル変換回路の補正時動作を示す。補正モード動作時
に、上述のように、スイッチ制御回路１２ａにより、ま
ずスイッチング素子ＳＷA が非導通状態に設定され、ス
イッチング素子ＳＷR が導通状態に設定される。
【００３５】そして、スイッチ制御回路１２ａにより、
例えば、スイッチング素子ＳＷ0 がまず導通状態に設定
され、ノードＮＤ0 の電圧、すなわち、コンパレータＣ
ＭＰ 0 に入力されている基準電圧がアナログ信号として
各コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，
ＣＭＰN-1 ，ＣＭＰN に帰還される。このとき、エンコ
ーダ１０から出力されるディジタル信号ＤＡＴは０とな
るべきである。オフセット制御回路１１は、エンコーダ
１０からの信号ＤＡＴの値に応じてコンパレータＣＭＰ
0 のオフセットを調整する。例えば、エンコーダ１０よ
り出力された信号ＤＡＴの値が０より大きい場合、エン
コーダ１０の出力信号ＤＡＴの値が０になるようにコン
パレータＣＭＰ0 のオフセットが高めに調整される。オ
フセット制御回路１１により設定されたコンパレータＣ
ＭＰ0 のオフセット状態がそのまま保持される。
例えば、スイッチング素子ＳＷ0 がまず導通状態に設定
され、ノードＮＤ0 の電圧、すなわち、コンパレータＣ
ＭＰ 0 に入力されている基準電圧がアナログ信号として
各コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，
ＣＭＰN-1 ，ＣＭＰN に帰還される。このとき、エンコ
ーダ１０から出力されるディジタル信号ＤＡＴは０とな
るべきである。オフセット制御回路１１は、エンコーダ
１０からの信号ＤＡＴの値に応じてコンパレータＣＭＰ
0 のオフセットを調整する。例えば、エンコーダ１０よ
り出力された信号ＤＡＴの値が０より大きい場合、エン
コーダ１０の出力信号ＤＡＴの値が０になるようにコン
パレータＣＭＰ0 のオフセットが高めに調整される。オ
フセット制御回路１１により設定されたコンパレータＣ
ＭＰ0 のオフセット状態がそのまま保持される。
【００３６】次いで、スイッチ制御回路１２ａにより、
スイッチング素子ＳＷ0 が非導通状態に設定され、スイ
ッチング素子ＳＷ1 が導通状態に設定され、コンパレー
タＣＭＰ1 のオフセット調整が行われる。このとき、エ
ンコーダ１０から出力される信号ＤＡＴの値は１になる
べきである。コンパレータＣＭＰ0 のオフセット調整手
順と同様に、オフセット制御回路１１により、エンコー
ダ１０からの信号ＤＡＴの値に応じてコンパレータＣＭ
Ｐ 1 のオフセットを調整する。例えば、エンコーダ１０
より出力された信号ＤＡＴの値が１より大きい場合、そ
れが１になるようにコンパレータＣＭＰ1 のオフセット
が高く調整される。一方、エンコーダ１０より出力され
た信号ＤＡＴの値が１より小さい場合、それが１になる
ようにコンパレータＣＭＰ1 のオフセットが低く調整さ
れる。オフセット制御回路１１により設定されたコンパ
レータＣＭＰ 1 のオフセット状態がそのまま保持され
る。
スイッチング素子ＳＷ0 が非導通状態に設定され、スイ
ッチング素子ＳＷ1 が導通状態に設定され、コンパレー
タＣＭＰ1 のオフセット調整が行われる。このとき、エ
ンコーダ１０から出力される信号ＤＡＴの値は１になる
べきである。コンパレータＣＭＰ0 のオフセット調整手
順と同様に、オフセット制御回路１１により、エンコー
ダ１０からの信号ＤＡＴの値に応じてコンパレータＣＭ
Ｐ 1 のオフセットを調整する。例えば、エンコーダ１０
より出力された信号ＤＡＴの値が１より大きい場合、そ
れが１になるようにコンパレータＣＭＰ1 のオフセット
が高く調整される。一方、エンコーダ１０より出力され
た信号ＤＡＴの値が１より小さい場合、それが１になる
ようにコンパレータＣＭＰ1 のオフセットが低く調整さ
れる。オフセット制御回路１１により設定されたコンパ
レータＣＭＰ 1 のオフセット状態がそのまま保持され
る。
【００３７】コンパレータＣＭＰ0 ，ＣＭＰ1 ，…，Ｃ
ＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN のオフセットの調整方
法の一例として、例えば、コンパレータが差動増幅回路
により構成されている場合、差動対の負荷を構成するト
ランジスタのチャネル幅を調整することにより、コンパ
レータのオフセットを調整することができる。
ＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN のオフセットの調整方
法の一例として、例えば、コンパレータが差動増幅回路
により構成されている場合、差動対の負荷を構成するト
ランジスタのチャネル幅を調整することにより、コンパ
レータのオフセットを調整することができる。
【００３８】図２は差動増幅回路により構成されたコン
パレータの一例を示す回路図である。図示のように、コ
ンパレータＣＭＰm はｐＭＯＳトランジスタＰＴ0 〜Ｐ
Ｔ3、ｎＭＯＳトランジスタＮＴ1 ，ＮＴ2 、電流源Ｉ
S により構成されている。ｎＭＯＳトランジスタＮ
Ｔ1 ，ＮＴ2 が差動増幅対を構成している。ｐＭＯＳト
ランジスタＰＴ0 がｎＭＯＳトランジスタＮＴ2 側の負
荷を構成し、並列に接続されたｐＭＯＳトランジスタＰ
Ｔ1 ，ＰＴ2 ，ＰＴ3 がｎＭＯＳトランジスタＮＴ1 側
の負荷を構成している。なお、ｐＭＯＳトランジスタＰ
Ｔ1 ，ＰＴ2 ，ＰＴ3 のチャネル幅Ｗ1 ，Ｗ2，Ｗ3 は
それぞれ異なるように形成されている。
パレータの一例を示す回路図である。図示のように、コ
ンパレータＣＭＰm はｐＭＯＳトランジスタＰＴ0 〜Ｐ
Ｔ3、ｎＭＯＳトランジスタＮＴ1 ，ＮＴ2 、電流源Ｉ
S により構成されている。ｎＭＯＳトランジスタＮ
Ｔ1 ，ＮＴ2 が差動増幅対を構成している。ｐＭＯＳト
ランジスタＰＴ0 がｎＭＯＳトランジスタＮＴ2 側の負
荷を構成し、並列に接続されたｐＭＯＳトランジスタＰ
Ｔ1 ，ＰＴ2 ，ＰＴ3 がｎＭＯＳトランジスタＮＴ1 側
の負荷を構成している。なお、ｐＭＯＳトランジスタＰ
Ｔ1 ，ＰＴ2 ，ＰＴ3 のチャネル幅Ｗ1 ，Ｗ2，Ｗ3 は
それぞれ異なるように形成されている。
【００３９】ｎＭＯＳトランジスタＮＴ1 のゲート電極
に基準電圧入力端子ＴR が接続され、基準電圧が印加さ
れている。ｎＭＯＳトランジスタＮＴ2 のゲート電極に
外部信号入力端子ＴINが接続され、外部信号が印加され
ている。
に基準電圧入力端子ＴR が接続され、基準電圧が印加さ
れている。ｎＭＯＳトランジスタＮＴ2 のゲート電極に
外部信号入力端子ＴINが接続され、外部信号が印加され
ている。
【００４０】ｎＭＯＳトランジスタＮＴ1 ，ＮＴ2 のソ
ース電極が電流源ＩS に共通に接続されている。ｎＭＯ
ＳトランジスタＮＴ1 のドレイン電極と電源との間に、
ｐＭＯＳトランジスタＰＴ1 ，ＰＴ2 ，ＰＴ3 が並列に
接続され、ｎＭＯＳトランジスタＮＴ2 のドレイン電極
と電源との間に、ｐＭＯＳトランジスタＰＴ0 が接続さ
れている。
ース電極が電流源ＩS に共通に接続されている。ｎＭＯ
ＳトランジスタＮＴ1 のドレイン電極と電源との間に、
ｐＭＯＳトランジスタＰＴ1 ，ＰＴ2 ，ＰＴ3 が並列に
接続され、ｎＭＯＳトランジスタＮＴ2 のドレイン電極
と電源との間に、ｐＭＯＳトランジスタＰＴ0 が接続さ
れている。
【００４１】ｐＭＯＳトランジスタＰＴ0 のゲート電極
が制御信号入力端子Ｔ0 に接続され、ｐＭＯＳトランジ
スタＰＴ1 ，ＰＴ2 ，ＰＴ3 のゲート電極が制御信号入
力端子Ｔ1 ，Ｔ2 ，Ｔ3 にそれぞれ接続されている。
が制御信号入力端子Ｔ0 に接続され、ｐＭＯＳトランジ
スタＰＴ1 ，ＰＴ2 ，ＰＴ3 のゲート電極が制御信号入
力端子Ｔ1 ，Ｔ2 ，Ｔ3 にそれぞれ接続されている。
【００４２】このような構成において、補正モード動作
時に、オフセット制御回路１１により、オフセット制御
信号が発生され、それぞれ制御信号入力端子Ｔ0 ，
Ｔ1 ，Ｔ 2 ，Ｔ3 に入力される。ｐＭＯＳトランジスタ
ＰＴ0 ，ＰＴ1 ，ＰＴ2 ，ＰＴ3 は、入力された制御信
号に応じて導通状態が制御される。
時に、オフセット制御回路１１により、オフセット制御
信号が発生され、それぞれ制御信号入力端子Ｔ0 ，
Ｔ1 ，Ｔ 2 ，Ｔ3 に入力される。ｐＭＯＳトランジスタ
ＰＴ0 ，ＰＴ1 ，ＰＴ2 ，ＰＴ3 は、入力された制御信
号に応じて導通状態が制御される。
【００４３】オフセット制御回路１１により、ｐＭＯＳ
トランジスタＰＴ0 が導通状態に保持され、そして、ｐ
ＭＯＳトランジスタＰＴ1 ，ＰＴ2 ，ＰＴ3 の内、エン
コーダ１０からの出力信号ＤＡＴの値に応じて、一つま
たは一つ以上のトランジスタが導通状態に制御される。
トランジスタＰＴ0 が導通状態に保持され、そして、ｐ
ＭＯＳトランジスタＰＴ1 ，ＰＴ2 ，ＰＴ3 の内、エン
コーダ１０からの出力信号ＤＡＴの値に応じて、一つま
たは一つ以上のトランジスタが導通状態に制御される。
【００４４】ｐＭＯＳトランジスタＰＴ1 ，ＰＴ2 ，Ｐ
Ｔ3 の導通状態を制御することにより、差動対を構成す
るｎＭＯＳトランジスタＮＴ1 ，ＮＴ2 の負荷の比が変
化し、コンパレータのオフセットが制御される。
Ｔ3 の導通状態を制御することにより、差動対を構成す
るｎＭＯＳトランジスタＮＴ1 ，ＮＴ2 の負荷の比が変
化し、コンパレータのオフセットが制御される。
【００４５】上述のように、補正モード動作時に、コン
パレータＣＭＰ0 からコンパレータＣＭＰN までＮ＋１
個のコンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭ
ＰN-2 ，ＣＭＰN-1 ，ＣＭＰN のオフセット状態が順次
に設定されて、保持される。この結果、図３に示す補正
曲線のように、折れ線の折れ点がコンパレータの数分だ
けあり、アナログ／ディジタル変換回路にありがちな曲
線状の出力特性に十分対応でき、補正精度が改善され
る。
パレータＣＭＰ0 からコンパレータＣＭＰN までＮ＋１
個のコンパレータＣＭＰ0 ，ＣＭＰ1 ，…，ＣＭ
ＰN-2 ，ＣＭＰN-1 ，ＣＭＰN のオフセット状態が順次
に設定されて、保持される。この結果、図３に示す補正
曲線のように、折れ線の折れ点がコンパレータの数分だ
けあり、アナログ／ディジタル変換回路にありがちな曲
線状の出力特性に十分対応でき、補正精度が改善され
る。
【００４６】なお、上述したアナログ／ディジタル変換
回路の補正においては、コンパレータＣＭＰ0 ，ＣＭＰ
1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の順にオフ
セットが調整されるが、これに限定されるものではな
く、例えば、コンパレータＣＭＰN からコンパレータＣ
ＭＰ0 の順でオフセットを調整する方法も考えられる。
また、オフセット制御回路１１により各コンパレータＣ
ＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭ
ＰN のオフセットを調整するとき、例えば、コンパレー
タＣＭＰK のオフセットを調整するとき、エンコーダ１
０の出力信号ＤＡＴK に応じてオフセットを調整する方
法ではなく、エンコーダ１０による出力された今回の信
号ＤＡＴK と前回の信号ＤＡＴK+1 との差（ＤＡＴK −
ＤＡＴK+1）に応じて調整する方法も考えられる。
回路の補正においては、コンパレータＣＭＰ0 ，ＣＭＰ
1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭＰN の順にオフ
セットが調整されるが、これに限定されるものではな
く、例えば、コンパレータＣＭＰN からコンパレータＣ
ＭＰ0 の順でオフセットを調整する方法も考えられる。
また、オフセット制御回路１１により各コンパレータＣ
ＭＰ0 ，ＣＭＰ1 ，…，ＣＭＰN-2 ，ＣＭＰN-1 ，ＣＭ
ＰN のオフセットを調整するとき、例えば、コンパレー
タＣＭＰK のオフセットを調整するとき、エンコーダ１
０の出力信号ＤＡＴK に応じてオフセットを調整する方
法ではなく、エンコーダ１０による出力された今回の信
号ＤＡＴK と前回の信号ＤＡＴK+1 との差（ＤＡＴK −
ＤＡＴK+1）に応じて調整する方法も考えられる。
【００４７】以上説明したように、本実施形態によれ
ば、補正モード動作時に、スイッチ制御回路１２ａによ
り、スイッチング素子ＳＷA を非導通状態に設定し、ス
イッチング素子ＳＷR を導通状態に設定し、スイッチン
グ素子ＳＷ0 ，ＳＷ1 ，…，ＳＷN-2 ，ＳＷN-1 ，ＳＷ
N を順次導通状態に設定し、それに応じた基準電圧をア
ナログ信号としてコンパレータＣＭＰ0 ，ＣＭＰ1 ，
…，ＣＭＰN-2 ，ＣＭＰN- 1 ，ＣＭＰN に帰還し、オフ
セット制御回路１１により、エンコーダ１０の出力信号
ＤＡＴに応じて各コンパレータのオフセットを順次調整
するので、コンパレータの数分のポイントで補正でき、
補正精度の向上を図れ、アナログ／ディジタル変換回路
の非直線性誤差に対して補正できる。
ば、補正モード動作時に、スイッチ制御回路１２ａによ
り、スイッチング素子ＳＷA を非導通状態に設定し、ス
イッチング素子ＳＷR を導通状態に設定し、スイッチン
グ素子ＳＷ0 ，ＳＷ1 ，…，ＳＷN-2 ，ＳＷN-1 ，ＳＷ
N を順次導通状態に設定し、それに応じた基準電圧をア
ナログ信号としてコンパレータＣＭＰ0 ，ＣＭＰ1 ，
…，ＣＭＰN-2 ，ＣＭＰN- 1 ，ＣＭＰN に帰還し、オフ
セット制御回路１１により、エンコーダ１０の出力信号
ＤＡＴに応じて各コンパレータのオフセットを順次調整
するので、コンパレータの数分のポイントで補正でき、
補正精度の向上を図れ、アナログ／ディジタル変換回路
の非直線性誤差に対して補正できる。
【００４８】第２実施形態 図４は本発明に係るアナログ／ディジタル変換回路の第
２の実施形態を示す回路図であり、図１の回路における
コンパレータ間の抵抗素子が二分割された場合回路の一
部分を示す概念図である。上述した第１の実施形態にお
いては、コンパレータのオフセットを調整することによ
り補正を行うが、本実施形態においては、コンパレータ
に入力される基準電圧を調整することにより、アナログ
／ディジタル変換回路の補正を行う。
２の実施形態を示す回路図であり、図１の回路における
コンパレータ間の抵抗素子が二分割された場合回路の一
部分を示す概念図である。上述した第１の実施形態にお
いては、コンパレータのオフセットを調整することによ
り補正を行うが、本実施形態においては、コンパレータ
に入力される基準電圧を調整することにより、アナログ
／ディジタル変換回路の補正を行う。
【００４９】図４に示すように、図１の回路においてノ
ードＮＤk+1 とノードＮＤk との間に接続されている抵
抗素子Ｒk が、抵抗素子ＲMkとＲNkとに二分割されてい
る。抵抗素子ＲMk，ＲNkの抵抗値は等しく、かつ、抵抗
素子ＲMk，ＲNkの抵抗値の合計は抵抗素子Ｒk の抵抗値
と同じである。これと同様に、ノードＮＤk+1 とノード
ＮＤk+2 との間の抵抗素子Ｒk+1 が抵抗素子ＲMk+1とＲ
Nk+1に二分割される。
ードＮＤk+1 とノードＮＤk との間に接続されている抵
抗素子Ｒk が、抵抗素子ＲMkとＲNkとに二分割されてい
る。抵抗素子ＲMk，ＲNkの抵抗値は等しく、かつ、抵抗
素子ＲMk，ＲNkの抵抗値の合計は抵抗素子Ｒk の抵抗値
と同じである。これと同様に、ノードＮＤk+1 とノード
ＮＤk+2 との間の抵抗素子Ｒk+1 が抵抗素子ＲMk+1とＲ
Nk+1に二分割される。
【００５０】抵抗素子ＲMk，ＲNkの接続点によりノード
ＮＤMKが形成され、抵抗素子ＲMk+1，ＲNk+1の接続点に
よりノードＮＤMk+1が形成される。ノードＮＤMk+1とコ
ンパレータＣＭＰk+1 の非反転入力端子“＋”との間に
スイッチング素子ＳＭk+1 が接続され、ノードＮＤk+1
とコンパレータＣＭＰk+1の非反転入力端子“＋”との
間にスイッチング素子ＳＮk+1 が接続されている。同様
に、ノードＮＤMkとコンパレータＣＭＰk の非反転入力
端子“＋”との間にスイッチング素子ＳＭk が接続さ
れ、ノードＮＤk とコンパレータＣＭＰk の非反転入力
端子“＋”との間にスイッチング素子ＳＮk が接続され
ている。コンパレータＣＭＰk およびＣＭＰk+1 の反転
入力端子“−”はノードＮＤAに接続されている。ま
た、コンパレータＣＭＰk およびＣＭＰk+1 の出力端子
は図示しないエンコーダ１０に接続されている。
ＮＤMKが形成され、抵抗素子ＲMk+1，ＲNk+1の接続点に
よりノードＮＤMk+1が形成される。ノードＮＤMk+1とコ
ンパレータＣＭＰk+1 の非反転入力端子“＋”との間に
スイッチング素子ＳＭk+1 が接続され、ノードＮＤk+1
とコンパレータＣＭＰk+1の非反転入力端子“＋”との
間にスイッチング素子ＳＮk+1 が接続されている。同様
に、ノードＮＤMkとコンパレータＣＭＰk の非反転入力
端子“＋”との間にスイッチング素子ＳＭk が接続さ
れ、ノードＮＤk とコンパレータＣＭＰk の非反転入力
端子“＋”との間にスイッチング素子ＳＮk が接続され
ている。コンパレータＣＭＰk およびＣＭＰk+1 の反転
入力端子“−”はノードＮＤAに接続されている。ま
た、コンパレータＣＭＰk およびＣＭＰk+1 の出力端子
は図示しないエンコーダ１０に接続されている。
【００５１】ノードＮＤk とノードＮＤR との間に、ス
イッチング素子ＳＷk が接続され、ノードＮＤk+1 とノ
ードＮＤR との間に、スイッチング素子ＳＷk+1 が接続
されている。
イッチング素子ＳＷk が接続され、ノードＮＤk+1 とノ
ードＮＤR との間に、スイッチング素子ＳＷk+1 が接続
されている。
【００５２】このような構成において、補正モードで動
作するとき、例えば、コンパレータＣＭＰk において、
スイッチング素子ＳＷk を導通状態に設定し、ノードＮ
Ｄkの基準電圧をアナログ／ディジタル変換回路の入力
側に帰還することにより、エンコーダ１０の出力データ
に応じて、コンパレータＣＭＰk の非反転入力端子
“＋”に接続されたスイッチング素子ＳＭk ，ＳＮk の
内一つを選択し、それを導通状態に設定する。これによ
り、ノードＮＤk とノードＮＤk+1 との間の抵抗を二分
割する前に較べて１／２に細分された基準電圧をコンパ
レータＣＭＰk に入力することができ、補正精度の向上
が図れる。また、基準電圧発生用抵抗素子をさらに細か
く分割することにより、基準電圧をより細かく調整で
き、補正精度をさらに向上できる。
作するとき、例えば、コンパレータＣＭＰk において、
スイッチング素子ＳＷk を導通状態に設定し、ノードＮ
Ｄkの基準電圧をアナログ／ディジタル変換回路の入力
側に帰還することにより、エンコーダ１０の出力データ
に応じて、コンパレータＣＭＰk の非反転入力端子
“＋”に接続されたスイッチング素子ＳＭk ，ＳＮk の
内一つを選択し、それを導通状態に設定する。これによ
り、ノードＮＤk とノードＮＤk+1 との間の抵抗を二分
割する前に較べて１／２に細分された基準電圧をコンパ
レータＣＭＰk に入力することができ、補正精度の向上
が図れる。また、基準電圧発生用抵抗素子をさらに細か
く分割することにより、基準電圧をより細かく調整で
き、補正精度をさらに向上できる。
【００５３】図５は基準抵抗素子が三分割された場合の
アナログ／ディジタル変換回路の一例を示す具体的な回
路図である。以下、図５を用いて本例のアナログ／ディ
ジタル変換回路について説明する。
アナログ／ディジタル変換回路の一例を示す具体的な回
路図である。以下、図５を用いて本例のアナログ／ディ
ジタル変換回路について説明する。
【００５４】図５において、コンパレータＣＭＰ0 ，Ｃ
ＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1，ＣＭＰN およびエ
ンコーダ１０の部分は図１に示す回路と同様であり、本
例においては、補正モード時に動作するレジスタ１３，
１４、演算器１５およびスイッチング素子の導通／非導
通状態を制御するスイッチ制御回路１２がそれぞれ設け
られている。
ＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1，ＣＭＰN およびエ
ンコーダ１０の部分は図１に示す回路と同様であり、本
例においては、補正モード時に動作するレジスタ１３，
１４、演算器１５およびスイッチング素子の導通／非導
通状態を制御するスイッチ制御回路１２がそれぞれ設け
られている。
【００５５】また、ＳＷVRT ，ＳＷVRB ，ＳＷ0 ，ＳＷ
1 ，ＳＷ2 ，…，ＳＷN-1 ，ＳＷNは基準電圧を入力側
に帰還するためのスイッチング素子、ＳＬ0 ，ＳＮ0 ，
ＳＭ 0 ，ＳＬ1 ，ＳＮ1 ，ＳＭ1 ，ＳＬ2 ，ＳＮ2 ，Ｓ
Ｍ2 ，…，ＳＬN-1 ，ＳＮN- 1 ，ＳＭN-1 ，ＳＬN ，Ｓ
ＮN ，ＳＭN は分圧された基準電圧をノードＮＤR に入
力するためのスイッチング素子、ＲVRB ，ＲＭ0 ，ＲＬ
1 ，ＲＮ1 ，ＲＭ1 ，ＲＬ2 ，ＲＮ2 ，ＲＭ2 ，Ｒ
Ｌ3 ，ＲＮ3 ，…，ＲＭN-2 ，ＲＬN-1 ，ＲＮN-1，Ｒ
ＭN-1 ，ＲＬN ，ＲVRT は分割された基準抵抗素子をそ
れぞれ示している。なお、抵抗素子ＲVRB の抵抗値は分
割された抵抗素子ＲＬ0 とＲＮ0 の抵抗値の合計に等し
く、抵抗素子ＲVRT の抵抗値は分割された抵抗素子ＲＭ
N とＲＮNの抵抗値の合計に等しくなるように、設定さ
れている。
1 ，ＳＷ2 ，…，ＳＷN-1 ，ＳＷNは基準電圧を入力側
に帰還するためのスイッチング素子、ＳＬ0 ，ＳＮ0 ，
ＳＭ 0 ，ＳＬ1 ，ＳＮ1 ，ＳＭ1 ，ＳＬ2 ，ＳＮ2 ，Ｓ
Ｍ2 ，…，ＳＬN-1 ，ＳＮN- 1 ，ＳＭN-1 ，ＳＬN ，Ｓ
ＮN ，ＳＭN は分圧された基準電圧をノードＮＤR に入
力するためのスイッチング素子、ＲVRB ，ＲＭ0 ，ＲＬ
1 ，ＲＮ1 ，ＲＭ1 ，ＲＬ2 ，ＲＮ2 ，ＲＭ2 ，Ｒ
Ｌ3 ，ＲＮ3 ，…，ＲＭN-2 ，ＲＬN-1 ，ＲＮN-1，Ｒ
ＭN-1 ，ＲＬN ，ＲVRT は分割された基準抵抗素子をそ
れぞれ示している。なお、抵抗素子ＲVRB の抵抗値は分
割された抵抗素子ＲＬ0 とＲＮ0 の抵抗値の合計に等し
く、抵抗素子ＲVRT の抵抗値は分割された抵抗素子ＲＭ
N とＲＮNの抵抗値の合計に等しくなるように、設定さ
れている。
【００５６】レジスタ１３，１４はシフトレジスタによ
り構成され、補正モード時に動作する。レジスタ１３は
エンコーダ１０からの信号ＤＡＴを受け、それを保持し
て次段のレジスタ１４または演算器１５に転送する。レ
ジスタ１４はレジスタ１３からの信号ＤＡＴを受け、そ
れを保持して演算器１５に転送する。
り構成され、補正モード時に動作する。レジスタ１３は
エンコーダ１０からの信号ＤＡＴを受け、それを保持し
て次段のレジスタ１４または演算器１５に転送する。レ
ジスタ１４はレジスタ１３からの信号ＤＡＴを受け、そ
れを保持して演算器１５に転送する。
【００５７】演算器１５は補正モード時に動作し、レジ
スタ１３およびレジスタ１４からの信号ＤＡＴの減算処
理を行い、演算結果ＳＤＡＴをスイッチ制御回路１２に
出力する。ここで、レジスタ１３からの信号をＤＡＴ
k+1 、レジスタ１４からの信号をＤＡＴk とすると、演
算器１５において次式に示す演算処理が行われる。
スタ１３およびレジスタ１４からの信号ＤＡＴの減算処
理を行い、演算結果ＳＤＡＴをスイッチ制御回路１２に
出力する。ここで、レジスタ１３からの信号をＤＡＴ
k+1 、レジスタ１４からの信号をＤＡＴk とすると、演
算器１５において次式に示す演算処理が行われる。
【００５８】
【数１】 ＳＤＡＴ ＝ ＤＡＴk+1 − ＤＡＴk …（１）
【００５９】スイッチ制御回路１２はモード制御信号Ｓ
MCを受けて、この信号に応じて各スイッチング素子の導
通／非導通状態を制御する。通常モード時に、スイッチ
制御回路１２はスイッチング素子ＳＷA を導通状態に設
定し、スイッチング素子ＳＷR を非導通状態に設定す
る。補正モード時に、スイッチ制御回路１２はスイッチ
ング素子ＳＷA を非導通状態に設定し、スイッチング素
子ＳＷR を導通状態に設定する。さらに、スイッチング
素子ＳＷVRB ，ＳＷ0 ，ＳＷ1 ，ＳＷ2 ，…，Ｓ
ＷN-1 ，ＳＷN ，ＳＷVRTの各スイッチング素子を順次
に導通状態に設定し、例えば、スイッチング素子ＳＷk
が導通状態に設定されたとき、演算器１５からの演算結
果ＳＤＡＴに応じてスイッチング素子ＳＬk ，ＳＮk ，
ＳＭk の内の一つを導通状態に設定する。そして、その
スイッチング素子ＳＬk ，ＳＮk ，ＳＭk の設定状態を
保持し、通常モード動作時にこの設定状態を保持する。
MCを受けて、この信号に応じて各スイッチング素子の導
通／非導通状態を制御する。通常モード時に、スイッチ
制御回路１２はスイッチング素子ＳＷA を導通状態に設
定し、スイッチング素子ＳＷR を非導通状態に設定す
る。補正モード時に、スイッチ制御回路１２はスイッチ
ング素子ＳＷA を非導通状態に設定し、スイッチング素
子ＳＷR を導通状態に設定する。さらに、スイッチング
素子ＳＷVRB ，ＳＷ0 ，ＳＷ1 ，ＳＷ2 ，…，Ｓ
ＷN-1 ，ＳＷN ，ＳＷVRTの各スイッチング素子を順次
に導通状態に設定し、例えば、スイッチング素子ＳＷk
が導通状態に設定されたとき、演算器１５からの演算結
果ＳＤＡＴに応じてスイッチング素子ＳＬk ，ＳＮk ，
ＳＭk の内の一つを導通状態に設定する。そして、その
スイッチング素子ＳＬk ，ＳＮk ，ＳＭk の設定状態を
保持し、通常モード動作時にこの設定状態を保持する。
【００６０】以下、上述したアナログ／ディジタル変換
回路の構成に基づき、その動作を説明すると同時に、本
発明に係るアナログ／ディジタル変換回路の補正時動作
を明記する。まず、通常モード時の動作を説明する。ア
ナログ／ディジタル変換回路は通常モードで動作すると
き、スイッチ制御回路１２により、スイッチング素子Ｓ
ＷAが導通状態に設定され、スイッチング素子ＳＷR が
非導通状態に設定されている。
回路の構成に基づき、その動作を説明すると同時に、本
発明に係るアナログ／ディジタル変換回路の補正時動作
を明記する。まず、通常モード時の動作を説明する。ア
ナログ／ディジタル変換回路は通常モードで動作すると
き、スイッチ制御回路１２により、スイッチング素子Ｓ
ＷAが導通状態に設定され、スイッチング素子ＳＷR が
非導通状態に設定されている。
【００６１】これにより、入力端子ＴINに入力されたア
ナログ信号が導通状態にあるスイッチング素子ＳＷA を
介して、ノードＮＤA に入力され、さらにコンパレータ
ＣＭＰ0 ，ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭ
ＰN の反転入力端子“−”に入力される。一方、各コン
パレータＣＭＰk の非反転入力端子“＋”に接続されて
いるスイッチング素子ＳＬk ，ＳＮk ，ＳＭk の内の一
つが、スイッチ制御回路１２により導通状態に設定され
ている。これに応じて分圧ノードの分圧電圧が基準電圧
として、コンパレータＣＭＰk の非反転入力端子“＋”
に入力される。
ナログ信号が導通状態にあるスイッチング素子ＳＷA を
介して、ノードＮＤA に入力され、さらにコンパレータ
ＣＭＰ0 ，ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭ
ＰN の反転入力端子“−”に入力される。一方、各コン
パレータＣＭＰk の非反転入力端子“＋”に接続されて
いるスイッチング素子ＳＬk ，ＳＮk ，ＳＭk の内の一
つが、スイッチ制御回路１２により導通状態に設定され
ている。これに応じて分圧ノードの分圧電圧が基準電圧
として、コンパレータＣＭＰk の非反転入力端子“＋”
に入力される。
【００６２】コンパレータＣＭＰk は、非反転入力端子
“＋”と反転入力端子“−”の両方に入力された信号の
レベルに基づき、出力信号のレベルを設定し、エンコー
ダ１０に出力する。例えば、非反転入力端子“＋”に入
力された基準電圧のレベルが反転入力端子“−”に入力
された信号のレベルより高い場合、出力端子にハイレベ
ルの信号が出力され、一方、非反転入力端子“＋”に入
力された基準電圧のレベルが反転入力端子“−”に入力
された信号のレベルより低い場合、出力端子にローレベ
ルの信号が出力される。
“＋”と反転入力端子“−”の両方に入力された信号の
レベルに基づき、出力信号のレベルを設定し、エンコー
ダ１０に出力する。例えば、非反転入力端子“＋”に入
力された基準電圧のレベルが反転入力端子“−”に入力
された信号のレベルより高い場合、出力端子にハイレベ
ルの信号が出力され、一方、非反転入力端子“＋”に入
力された基準電圧のレベルが反転入力端子“−”に入力
された信号のレベルより低い場合、出力端子にローレベ
ルの信号が出力される。
【００６３】エンコーダ１０は、各コンパレータＣＭＰ
0 ，ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰN か
らの信号のレベルに基づき、ディジタル信号ＤＡＴを発
生し、これをアナログ／ディジタル変換回路の変換結果
として、外部に出力する。
0 ，ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰN か
らの信号のレベルに基づき、ディジタル信号ＤＡＴを発
生し、これをアナログ／ディジタル変換回路の変換結果
として、外部に出力する。
【００６４】次いで、補正モード時の動作について説明
し、本発明に係るアナログ／ディジタル変換回路の補正
時動作を説明する。補正モード時に、スイッチ制御回路
１２により、スイッチング素子ＳＷA が非導通状態に設
定され、スイッチング素子ＳＷR が導通状態に設定され
る。これにより、アナログ信号入力端子ＴINがノードＮ
ＤA から切り離され、導通状態に設定されたスイッチン
グ素子ＳＷR を介して、ノードＮＤA にノードＮＤ R の
電圧が入力される。なお、ノードＮＤR の電圧は、スイ
ッチング素子ＳＷVR B ，ＳＷ0 ，ＳＷ1 ，ＳＷ2 ，…，
ＳＷN-1 ，ＳＷN ，ＳＷVRT の内、スイッチ制御回路１
２により導通状態に設定されているスイッチング素子に
対応する分圧ノードの電圧となる。
し、本発明に係るアナログ／ディジタル変換回路の補正
時動作を説明する。補正モード時に、スイッチ制御回路
１２により、スイッチング素子ＳＷA が非導通状態に設
定され、スイッチング素子ＳＷR が導通状態に設定され
る。これにより、アナログ信号入力端子ＴINがノードＮ
ＤA から切り離され、導通状態に設定されたスイッチン
グ素子ＳＷR を介して、ノードＮＤA にノードＮＤ R の
電圧が入力される。なお、ノードＮＤR の電圧は、スイ
ッチング素子ＳＷVR B ，ＳＷ0 ，ＳＷ1 ，ＳＷ2 ，…，
ＳＷN-1 ，ＳＷN ，ＳＷVRT の内、スイッチ制御回路１
２により導通状態に設定されているスイッチング素子に
対応する分圧ノードの電圧となる。
【００６５】さらに、各コンパレータＣＭＰk の非反転
入力端子“＋”に接続されているスイッチング素子ＳＬ
k ，ＳＮk ，ＳＭk の内スイッチング素子ＳＮk が導通
状態に設定され、ノードＮＤR に接続されたスイッチン
グ素子ＳＷVRB ，ＳＷ0 ，ＳＷ1 ，ＳＷ2 ，…，ＳＷ
N-1 ，ＳＷN ，ＳＷVRT が順次に導通状態に設定され、
それぞれのスイッチング素子の導通状態におけるエンコ
ーダ１０の出力信号ＤＡＴがレジスタ１３，１４により
順次シフトされ、そして、演算器１５により、式（１）
に示す演算処理が行われ、演算結果ＳＤＡＴがスイッチ
制御回路１２に出力され、これに基づきスイッチ制御回
路１２が各スイッチング素子ＳＬk ，ＳＮ k ，ＳＭk の
内の一つを導通状態に保持し、他の二つを非導通状態に
保持する。
入力端子“＋”に接続されているスイッチング素子ＳＬ
k ，ＳＮk ，ＳＭk の内スイッチング素子ＳＮk が導通
状態に設定され、ノードＮＤR に接続されたスイッチン
グ素子ＳＷVRB ，ＳＷ0 ，ＳＷ1 ，ＳＷ2 ，…，ＳＷ
N-1 ，ＳＷN ，ＳＷVRT が順次に導通状態に設定され、
それぞれのスイッチング素子の導通状態におけるエンコ
ーダ１０の出力信号ＤＡＴがレジスタ１３，１４により
順次シフトされ、そして、演算器１５により、式（１）
に示す演算処理が行われ、演算結果ＳＤＡＴがスイッチ
制御回路１２に出力され、これに基づきスイッチ制御回
路１２が各スイッチング素子ＳＬk ，ＳＮ k ，ＳＭk の
内の一つを導通状態に保持し、他の二つを非導通状態に
保持する。
【００６６】この処理がスイッチング素子ＳＬ0 ，ＳＮ
0 ，ＳＭ0 の組からスイッチング素子ＳＬN ，ＳＮN ，
ＳＭN の組まで順次行われ、各スイッチング素子組ＳＬ
k ，ＳＮk ，ＳＭk の内、一つのみが導通状態に設定さ
れる。そしてこの設定状態がスイッチ制御回路１２によ
り保持され、通常モード時に用いられる。これにより、
各コンパレータＣＭＰk の非反転入力端子“＋”に入力
される基準電圧が微調整される。
0 ，ＳＭ0 の組からスイッチング素子ＳＬN ，ＳＮN ，
ＳＭN の組まで順次行われ、各スイッチング素子組ＳＬ
k ，ＳＮk ，ＳＭk の内、一つのみが導通状態に設定さ
れる。そしてこの設定状態がスイッチ制御回路１２によ
り保持され、通常モード時に用いられる。これにより、
各コンパレータＣＭＰk の非反転入力端子“＋”に入力
される基準電圧が微調整される。
【００６７】以下、図５の回路図および図６〜図９に示
すアナログ／ディジタル変換回路の出力コード／入力電
圧のグラフを参照しながら、基準電圧の補正について詳
細に説明する。なお、図６〜図９に示す出力コードはエ
ンコーダ１０の出力信号ＤＡＴである。補正モード時
に、まずスイッチング素子ＳＷA が非導通状態、スイッ
チング素子ＳＷR が導通状態に設定される。そして、各
スイッチング素子組ＳＬk ，ＳＮ k ，ＳＭk の内、スイ
ッチング素子ＳＮk が導通状態に設定される。すなわ
ち、図５に示すスイッチング素子ＳＮ0 ，ＳＮ1 ，ＳＮ
2 ，…，ＳＮN-1 ，ＳＮN がすべて導通状態に設定され
る。
すアナログ／ディジタル変換回路の出力コード／入力電
圧のグラフを参照しながら、基準電圧の補正について詳
細に説明する。なお、図６〜図９に示す出力コードはエ
ンコーダ１０の出力信号ＤＡＴである。補正モード時
に、まずスイッチング素子ＳＷA が非導通状態、スイッ
チング素子ＳＷR が導通状態に設定される。そして、各
スイッチング素子組ＳＬk ，ＳＮ k ，ＳＭk の内、スイ
ッチング素子ＳＮk が導通状態に設定される。すなわ
ち、図５に示すスイッチング素子ＳＮ0 ，ＳＮ1 ，ＳＮ
2 ，…，ＳＮN-1 ，ＳＮN がすべて導通状態に設定され
る。
【００６８】スイッチ制御回路１２により、スイッチン
グ素子ＳＷVRB が導通状態に設定される。この状態にお
いて、基準電圧ＶRBの電圧が各コンパレータＣＭＰ0 ，
ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰN の反転
入力端子“−”に入力され、各コンパレータＣＭＰ0 ，
ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰN の非反
転入力端子“＋”に、導通状態に設定されているスイッ
チング素子ＳＮ0 ，ＳＮ1 ，ＳＮ2 ，…，ＳＮN-1 ，Ｓ
ＮN を介して接続されている分圧ノードの電圧が基準電
圧として入力される。このとき、エンコーダ１０の出力
信号ＤＡＴ0 がレジスタ１３に保持される。
グ素子ＳＷVRB が導通状態に設定される。この状態にお
いて、基準電圧ＶRBの電圧が各コンパレータＣＭＰ0 ，
ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰN の反転
入力端子“−”に入力され、各コンパレータＣＭＰ0 ，
ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰN の非反
転入力端子“＋”に、導通状態に設定されているスイッ
チング素子ＳＮ0 ，ＳＮ1 ，ＳＮ2 ，…，ＳＮN-1 ，Ｓ
ＮN を介して接続されている分圧ノードの電圧が基準電
圧として入力される。このとき、エンコーダ１０の出力
信号ＤＡＴ0 がレジスタ１３に保持される。
【００６９】次いで、スイッチ制御回路１２により、ス
イッチング素子ＳＷVRB が非導通状態に設定され、スイ
ッチング素子ＳＷ0 が導通状態に設定される。この状態
において、スイッチング素子ＳＷ0 に接続されている分
圧ノードの電圧が各コンパレータＣＭＰ0 ，ＣＭＰ1 ，
ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰNの反転入力端子
“−”に入力される。このとき、エンコーダ１０から出
力される信号ＤＡＴが０になるべきである。信号ＤＡＴ
が１になっているとき、スイッチ制御回路１２により、
スイッチング素子ＳＮ0 が非導通状態に設定され、スイ
ッチング素子ＳＭ0 が導通状態に設定される。これによ
り、コンパレータＣＭＰ0 に入力される基準電圧のレベ
ルが高く調整され、スイッチング素子ＳＷ0 を介して入
力された基準電圧がアナログ信号入力側へ帰還されたと
き、エンコーダ１０の出力信号ＤＡＴが０となる。この
信号がＤＡＴ0 として、レジスタ１３に保持される。
イッチング素子ＳＷVRB が非導通状態に設定され、スイ
ッチング素子ＳＷ0 が導通状態に設定される。この状態
において、スイッチング素子ＳＷ0 に接続されている分
圧ノードの電圧が各コンパレータＣＭＰ0 ，ＣＭＰ1 ，
ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰNの反転入力端子
“−”に入力される。このとき、エンコーダ１０から出
力される信号ＤＡＴが０になるべきである。信号ＤＡＴ
が１になっているとき、スイッチ制御回路１２により、
スイッチング素子ＳＮ0 が非導通状態に設定され、スイ
ッチング素子ＳＭ0 が導通状態に設定される。これによ
り、コンパレータＣＭＰ0 に入力される基準電圧のレベ
ルが高く調整され、スイッチング素子ＳＷ0 を介して入
力された基準電圧がアナログ信号入力側へ帰還されたと
き、エンコーダ１０の出力信号ＤＡＴが０となる。この
信号がＤＡＴ0 として、レジスタ１３に保持される。
【００７０】次に、コンパレータＣＭＰ1 に入力される
基準電圧の調整が行われる。スイッチ制御回路１２によ
り、スイッチング素子ＳＷ0 が非導通状態に切り換えら
れ、スイッチング素子ＳＷ1 が導通状態に切り換えられ
る。このとき、エンコーダ１０から出力される信号ＤＡ
Ｔが１になるべきである。そして、このときの変換デー
タが信号ＤＡＴ1 として、レジスタ１３に保持され、レ
ジスタ１３に保持されていた信号ＤＡＴ0 がレジスタ１
４に転送され、レジスタ１４に保持される。
基準電圧の調整が行われる。スイッチ制御回路１２によ
り、スイッチング素子ＳＷ0 が非導通状態に切り換えら
れ、スイッチング素子ＳＷ1 が導通状態に切り換えられ
る。このとき、エンコーダ１０から出力される信号ＤＡ
Ｔが１になるべきである。そして、このときの変換デー
タが信号ＤＡＴ1 として、レジスタ１３に保持され、レ
ジスタ１３に保持されていた信号ＤＡＴ0 がレジスタ１
４に転送され、レジスタ１４に保持される。
【００７１】レジスタ１３およびレジスタ１４に保持さ
れた信号ＤＡＴ1 と信号ＤＡＴ0 が演算器１５に入力さ
れ、演算器１５により演算処理が行われ、演算結果ＳＤ
ＡＴがスイッチ制御回路１２に出力される。そして、ス
イッチ制御回路１２は、演算結果ＳＤＡＴに基づき、ス
イッチング素子組ＳＬ1 ，ＳＮ1 ，ＳＭ1 の内の一つを
導通状態に設定し、他の二つを非導通状態に設定する。
これにより、コンパレータＣＭＰ1 に入力される基準電
圧が微調整される。例えば、演算器１５の演算結果ＳＤ
ＡＴが１であるときは、コンパレータＣＭＰ1 が正常に
動作することを示し、コンパレータＣＭＰ1 に入力され
る基準電圧を調整する必要がない。すなわち、スイッチ
ング素子ＳＮ1 が導通状態に保持され、他の二つのスイ
ッチング素子ＳＬ1 ，ＳＭ1 が非導通状態に保持され
る。
れた信号ＤＡＴ1 と信号ＤＡＴ0 が演算器１５に入力さ
れ、演算器１５により演算処理が行われ、演算結果ＳＤ
ＡＴがスイッチ制御回路１２に出力される。そして、ス
イッチ制御回路１２は、演算結果ＳＤＡＴに基づき、ス
イッチング素子組ＳＬ1 ，ＳＮ1 ，ＳＭ1 の内の一つを
導通状態に設定し、他の二つを非導通状態に設定する。
これにより、コンパレータＣＭＰ1 に入力される基準電
圧が微調整される。例えば、演算器１５の演算結果ＳＤ
ＡＴが１であるときは、コンパレータＣＭＰ1 が正常に
動作することを示し、コンパレータＣＭＰ1 に入力され
る基準電圧を調整する必要がない。すなわち、スイッチ
ング素子ＳＮ1 が導通状態に保持され、他の二つのスイ
ッチング素子ＳＬ1 ，ＳＭ1 が非導通状態に保持され
る。
【００７２】以下、一般性を失わずに、コンパレータＣ
ＭＰk+1 に入力される基準電圧に対する補正、すなわ
ち、コンパレータＣＭＰk+1 に接続されているスイッチ
ング素子ＳＬk+1 ，ＳＮk+1 ，ＳＭk+1 の導通状態の設
定について詳細に説明する。このとき、レジスタ１３に
はｋ＋１番目のエンコーダ１０の出力信号ＤＡＴk+ 1 が
保持されており、レジスタ１４には前回、すなわち、ｋ
番目のエンコーダ１０の出力信号ＤＡＴk が保持されて
いる。演算器１５は式（１）に示す演算処理を行い、演
算結果ＳＤＡＴを出力する。ここで、演算器１５からの
演算結果ＳＤＡＴが０，１，２，−１の４つの状態につ
いて、図６〜図９に示すグラフを参照しながらそれぞれ
の場合の補正動作について説明する。
ＭＰk+1 に入力される基準電圧に対する補正、すなわ
ち、コンパレータＣＭＰk+1 に接続されているスイッチ
ング素子ＳＬk+1 ，ＳＮk+1 ，ＳＭk+1 の導通状態の設
定について詳細に説明する。このとき、レジスタ１３に
はｋ＋１番目のエンコーダ１０の出力信号ＤＡＴk+ 1 が
保持されており、レジスタ１４には前回、すなわち、ｋ
番目のエンコーダ１０の出力信号ＤＡＴk が保持されて
いる。演算器１５は式（１）に示す演算処理を行い、演
算結果ＳＤＡＴを出力する。ここで、演算器１５からの
演算結果ＳＤＡＴが０，１，２，−１の４つの状態につ
いて、図６〜図９に示すグラフを参照しながらそれぞれ
の場合の補正動作について説明する。
【００７３】まず、演算器１５から（ＳＤＡＴ＝０）の
演算結果が得られた場合、図６に示すように、エンコー
ダ１０におけるｋ＋１番目とｋ番目の出力信号ＤＡＴ
k+1 とＤＡＴk が同じ値である。
演算結果が得られた場合、図６に示すように、エンコー
ダ１０におけるｋ＋１番目とｋ番目の出力信号ＤＡＴ
k+1 とＤＡＴk が同じ値である。
【００７４】本来、エンコーダ１０におけるｋ＋１番目
の出力信号ＤＡＴk+1 がｋ番目の出力信号ＤＡＴk より
１だけ増えた値になるべきなので、スイッチ制御回路１
２により、スイッチング素子ＳＮk+1 が非導通状態に切
り換えられ、スイッチング素子ＳＬk+1 が導通状態に切
り換えられる。これにより、コンパレータＣＭＰk+1に
入力された基準電圧のレベルが下げられ、エンコーダ１
０の出力値が上方に修正されるので、コンパレータＣＭ
Ｐk+1 に入力される基準電圧が補正されることとなる。
の出力信号ＤＡＴk+1 がｋ番目の出力信号ＤＡＴk より
１だけ増えた値になるべきなので、スイッチ制御回路１
２により、スイッチング素子ＳＮk+1 が非導通状態に切
り換えられ、スイッチング素子ＳＬk+1 が導通状態に切
り換えられる。これにより、コンパレータＣＭＰk+1に
入力された基準電圧のレベルが下げられ、エンコーダ１
０の出力値が上方に修正されるので、コンパレータＣＭ
Ｐk+1 に入力される基準電圧が補正されることとなる。
【００７５】次に、演算器１５から（ＳＤＡＴ＝１）の
演算結果が得られた場合、図７に示すように、エンコー
ダ１０におけるｋ＋１番目の出力信号ＤＡＴk+1 はｋ番
目の出力信号ＤＡＴk より１だけ増えた値である。これ
は正常なので、スイッチ制御回路１２により、スイッチ
ング素子ＳＮk+1 が導通状態に保持され、コンパレータ
ＣＭＰk+1 に入力される基準電圧は変更されない。
演算結果が得られた場合、図７に示すように、エンコー
ダ１０におけるｋ＋１番目の出力信号ＤＡＴk+1 はｋ番
目の出力信号ＤＡＴk より１だけ増えた値である。これ
は正常なので、スイッチ制御回路１２により、スイッチ
ング素子ＳＮk+1 が導通状態に保持され、コンパレータ
ＣＭＰk+1 に入力される基準電圧は変更されない。
【００７６】次に、演算器１５から（ＳＤＡＴ＝２）の
演算結果が得られた場合、図８（ａ）に示すように、エ
ンコーダ１０におけるｋ＋１番目の出力信号ＤＡＴk+1
はｋ番目の出力信号ＤＡＴk より２だけ増えた値であ
る。
演算結果が得られた場合、図８（ａ）に示すように、エ
ンコーダ１０におけるｋ＋１番目の出力信号ＤＡＴk+1
はｋ番目の出力信号ＤＡＴk より２だけ増えた値であ
る。
【００７７】このとき、スイッチ制御回路１２により、
スイッチング素子ＳＮk+1 が非導通状態に切り換えら
れ、スイッチング素子ＳＭk+1 が導通状態に切り換えら
れる。これにより、コンパレータＣＭＰk+1 に入力され
る基準電圧が上げられ、エンコーダ１０の出力値が下方
に修正されるので、コンパレータＣＭＰk+1 に入力され
る基準電圧が補正されることとなる。
スイッチング素子ＳＮk+1 が非導通状態に切り換えら
れ、スイッチング素子ＳＭk+1 が導通状態に切り換えら
れる。これにより、コンパレータＣＭＰk+1 に入力され
る基準電圧が上げられ、エンコーダ１０の出力値が下方
に修正されるので、コンパレータＣＭＰk+1 に入力され
る基準電圧が補正されることとなる。
【００７８】この補正により、演算結果ＳＤＡＴが１に
なれば、補正が成功しスイッチング素子ＳＭk+1 の導通
状態が保持される。一方、このような補正でも演算結果
ＳＤＡＴが２のままであれば、スイッチング素子ＳＭ
k+1 を導通状態に保持したままにして、スイッチング素
子ＳＷk+1 を非導通状態に設定し、スイッチング素子Ｓ
Ｗk+2 を導通状態に設定し、コンパレータＣＭＰk+2 の
補正に進む。
なれば、補正が成功しスイッチング素子ＳＭk+1 の導通
状態が保持される。一方、このような補正でも演算結果
ＳＤＡＴが２のままであれば、スイッチング素子ＳＭ
k+1 を導通状態に保持したままにして、スイッチング素
子ＳＷk+1 を非導通状態に設定し、スイッチング素子Ｓ
Ｗk+2 を導通状態に設定し、コンパレータＣＭＰk+2 の
補正に進む。
【００７９】そして、コンパレータＣＭＰk+2 の補正時
に、積分直線性誤差を重視し、これを抑制するならば、
スイッチング素子ＳＭk+2 が導通状態に保持され、図８
（ｂ）に示す方向へ設定される。
に、積分直線性誤差を重視し、これを抑制するならば、
スイッチング素子ＳＭk+2 が導通状態に保持され、図８
（ｂ）に示す方向へ設定される。
【００８０】次いで、演算器１５から（ＳＤＡＴ＝−
１）の演算結果が得られた場合、図９（ａ）に示すよう
に、エンコーダ１０におけるｋ＋１番目の出力信号ＤＡ
Ｔk+1はｋ番目の出力信号ＤＡＴk より１だけ減少した
値である。このとき、スイッチ制御回路１２により、ス
イッチング素子ＳＮk+1 が非導通状態に切り換えられ、
スイッチング素子ＳＬk+1 が導通状態に切り換えられ
る。これにより、コンパレータＣＭＰk+1 に入力される
基準電圧のレベルが下げられ、エンコーダ１０の出力値
が上方に修正される。
１）の演算結果が得られた場合、図９（ａ）に示すよう
に、エンコーダ１０におけるｋ＋１番目の出力信号ＤＡ
Ｔk+1はｋ番目の出力信号ＤＡＴk より１だけ減少した
値である。このとき、スイッチ制御回路１２により、ス
イッチング素子ＳＮk+1 が非導通状態に切り換えられ、
スイッチング素子ＳＬk+1 が導通状態に切り換えられ
る。これにより、コンパレータＣＭＰk+1 に入力される
基準電圧のレベルが下げられ、エンコーダ１０の出力値
が上方に修正される。
【００８１】この補正により、演算結果ＳＤＡＴが１あ
るいは０になれば、補正が成功しスイッチング素子ＳＬ
k+1 の導通状態が保持される。一方、このような補正で
も演算結果ＳＤＡＴが−１のままであれば、スイッチン
グ素子ＳＬk+1 を導通状態に保持したままにして、スイ
ッチング素子ＳＷk+1を非導通状態に設定し、スイッチ
ング素子ＳＷk+2 を導通状態に設定し、コンパレータＣ
ＭＰk+2 の補正に進む。
るいは０になれば、補正が成功しスイッチング素子ＳＬ
k+1 の導通状態が保持される。一方、このような補正で
も演算結果ＳＤＡＴが−１のままであれば、スイッチン
グ素子ＳＬk+1 を導通状態に保持したままにして、スイ
ッチング素子ＳＷk+1を非導通状態に設定し、スイッチ
ング素子ＳＷk+2 を導通状態に設定し、コンパレータＣ
ＭＰk+2 の補正に進む。
【００８２】そして、コンパレータＣＭＰk+2 の補正時
に、積分直線性誤差を重視し、これを抑制するならば、
スイッチング素子ＳＬk+2 が導通状態に保持され、図８
（ｂ）に示す方向へ設定される。
に、積分直線性誤差を重視し、これを抑制するならば、
スイッチング素子ＳＬk+2 が導通状態に保持され、図８
（ｂ）に示す方向へ設定される。
【００８３】以上に説明したように、各コンパレータＣ
ＭＰ0 ，ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰ
N に入力される基準電圧が微調整され、図６に示す（Ｓ
ＤＡＴ＝０）場合または図９（ａ），（ｂ）に示す（Ｓ
ＤＡＴ＝−１）の場合に最も有効であり、上述した補正
により十分な効果が得られる。また、図８（ａ），
（ｂ）に示す（ＳＤＡＴ＝２）の場合、さらに以上に説
明しなかった（ＳＤＡＴ＝−２）の場合においても、上
述した補正によりアナログ／ディジタル変換回路全体の
誤差、例えば、積分直線性誤差およびモノトニシティが
改善される方向に補正される。
ＭＰ0 ，ＣＭＰ1 ，ＣＭＰ2 ，…，ＣＭＰN-1 ，ＣＭＰ
N に入力される基準電圧が微調整され、図６に示す（Ｓ
ＤＡＴ＝０）場合または図９（ａ），（ｂ）に示す（Ｓ
ＤＡＴ＝−１）の場合に最も有効であり、上述した補正
により十分な効果が得られる。また、図８（ａ），
（ｂ）に示す（ＳＤＡＴ＝２）の場合、さらに以上に説
明しなかった（ＳＤＡＴ＝−２）の場合においても、上
述した補正によりアナログ／ディジタル変換回路全体の
誤差、例えば、積分直線性誤差およびモノトニシティが
改善される方向に補正される。
【００８４】なお、上述した補正動作においては、下方
の基準電圧、すなわち、基準電圧Ｖ RB側から補正が始ま
り、コンパレータＣＭＰ0 に入力される基準電圧を最初
に補正し、順次上方へ補正していくが、これに限定され
るものではなく、例えば、上方の基準電圧、すなわち、
基準電圧ＶRT側から補正が始まり、コンパレータＣＭＰ
N に入力される基準電圧を最初に補正し、順次下方へ補
正していく方法も適用できる。この場合、演算器１５に
おいて、演算結果ＳＤＡＴとして、前回の信号ＤＡＴk
と今回の信号ＤＡＴk+1 との差を出力する、すなわち、
（ＳＤＡＴ＝ＤＡＴk −ＤＡＴk+1 ）。そして、上述し
た補正動作と同様に、演算結果ＳＤＡＴに応じて、コン
パレータＣＭＰk に基準電圧を入力するスイッチング素
子ＳＬk，ＳＮk ，ＳＭk の導通状態を設定すればよ
い。ここで、補正動作に関する詳細の説明は省略する。
の基準電圧、すなわち、基準電圧Ｖ RB側から補正が始ま
り、コンパレータＣＭＰ0 に入力される基準電圧を最初
に補正し、順次上方へ補正していくが、これに限定され
るものではなく、例えば、上方の基準電圧、すなわち、
基準電圧ＶRT側から補正が始まり、コンパレータＣＭＰ
N に入力される基準電圧を最初に補正し、順次下方へ補
正していく方法も適用できる。この場合、演算器１５に
おいて、演算結果ＳＤＡＴとして、前回の信号ＤＡＴk
と今回の信号ＤＡＴk+1 との差を出力する、すなわち、
（ＳＤＡＴ＝ＤＡＴk −ＤＡＴk+1 ）。そして、上述し
た補正動作と同様に、演算結果ＳＤＡＴに応じて、コン
パレータＣＭＰk に基準電圧を入力するスイッチング素
子ＳＬk，ＳＮk ，ＳＭk の導通状態を設定すればよ
い。ここで、補正動作に関する詳細の説明は省略する。
【００８５】また、図５に示す本回路例においては、基
準電圧分圧用抵抗素子が三分割されているが、これに限
定されるものではなく、他の分割比率もできる。例え
ば、コンパレータＣＭＰ0 ，ＣＭＰ1 ，ＣＭＰ2 ，…，
ＣＭＰN-1 ，ＣＭＰN の特性を考慮して、抵抗値の比率
を任意に設定することができる。さらに、コンパレータ
の検出特性がよければ、抵抗素子の分割数を増やすこと
により、より精度の高い補正が可能である。
準電圧分圧用抵抗素子が三分割されているが、これに限
定されるものではなく、他の分割比率もできる。例え
ば、コンパレータＣＭＰ0 ，ＣＭＰ1 ，ＣＭＰ2 ，…，
ＣＭＰN-1 ，ＣＭＰN の特性を考慮して、抵抗値の比率
を任意に設定することができる。さらに、コンパレータ
の検出特性がよければ、抵抗素子の分割数を増やすこと
により、より精度の高い補正が可能である。
【００８６】また、本例においては、フラッシュ型のア
ナログ／ディジタル変換回路として、その補正について
説明したが、フラッシュ型に限定されるものではなく、
他のセミフラッシュ型、ハーフフラッシュ型にも適用で
きる。すなわち、コンパレータを複数使用し、各コンパ
レータに基準電圧を与える回路で、コンパレータのアナ
ログ信号入力側に基準電圧を帰還でき、これにより補正
が行える回路であれば、本例で示すアナログ／ディジタ
ル変換回路が適用できる。
ナログ／ディジタル変換回路として、その補正について
説明したが、フラッシュ型に限定されるものではなく、
他のセミフラッシュ型、ハーフフラッシュ型にも適用で
きる。すなわち、コンパレータを複数使用し、各コンパ
レータに基準電圧を与える回路で、コンパレータのアナ
ログ信号入力側に基準電圧を帰還でき、これにより補正
が行える回路であれば、本例で示すアナログ／ディジタ
ル変換回路が適用できる。
【００８７】さらに、セミフラッシュ型、ハーフフラッ
シュ型のようなマルチステップ方式のアナログ／ディジ
タル変換回路において、コンパレータの前にサンプルホ
ールドなど別の回路を備えるものにおいても、これらの
回路を含めた補正ができる。
シュ型のようなマルチステップ方式のアナログ／ディジ
タル変換回路において、コンパレータの前にサンプルホ
ールドなど別の回路を備えるものにおいても、これらの
回路を含めた補正ができる。
【００８８】以上説明したように、本実施形態によれ
ば、基準電圧分圧用抵抗素子を三分割し、分割された各
抵抗素子間の接続ノードとコンパレータＣＭＰk との間
に、スイッチング素子ＳＬk ，ＳＮk ，ＳＭk を接続
し、補正モード時に、スイッチ制御回路１２により、順
番にスイッチング素子ＳＷk を導通状態に設定し、レジ
スタ１３，１４によりエンコーダ１０からのｋ＋１番目
とｋ番目の出力データを記憶し、演算器１５の演算処理
により、これらの出力データの差ＳＤＡＴを出力し、こ
れに応じてスイッチ制御回路１２はスイッチング素子Ｓ
Ｌk ，ＳＮk ，ＳＭ k の内の一つを導通状態に保持し、
他の二つのスイッチング素子を非導通状態に保持するの
で、各コンパレータに入力される基準電圧を微調整で
き、コンパレータまたはコンパレータの前に接続されて
いるサンプルホールド回路の特性による誤差が補正で
き、高精度のアナログ／ディジタル変換回路を実現でき
る。
ば、基準電圧分圧用抵抗素子を三分割し、分割された各
抵抗素子間の接続ノードとコンパレータＣＭＰk との間
に、スイッチング素子ＳＬk ，ＳＮk ，ＳＭk を接続
し、補正モード時に、スイッチ制御回路１２により、順
番にスイッチング素子ＳＷk を導通状態に設定し、レジ
スタ１３，１４によりエンコーダ１０からのｋ＋１番目
とｋ番目の出力データを記憶し、演算器１５の演算処理
により、これらの出力データの差ＳＤＡＴを出力し、こ
れに応じてスイッチ制御回路１２はスイッチング素子Ｓ
Ｌk ，ＳＮk ，ＳＭ k の内の一つを導通状態に保持し、
他の二つのスイッチング素子を非導通状態に保持するの
で、各コンパレータに入力される基準電圧を微調整で
き、コンパレータまたはコンパレータの前に接続されて
いるサンプルホールド回路の特性による誤差が補正で
き、高精度のアナログ／ディジタル変換回路を実現でき
る。
【００８９】
【発明の効果】以上説明したように、本発明のアナログ
／ディジタル変換回路によれば、アナログ／ディジタル
変換回路に使用されるコンパレータの数分のポイント数
で補正でき、また、サンプルホールドなどの回路を含め
た補正ができ、補正精度の向上を図れる。かつ、半導体
チップに備えた抵抗素子を用いることができ、チップサ
イズの過剰の増加を抑制でき、高精度の補正ができる利
点がある。さらに、本発明によれば、アナログ／ディジ
タル変換回路にある微分性誤差、積分性誤差およびモノ
トニシティなどの非直線性誤差に対して補正でき、高速
動作を損なうことなく高精度のアナログ／ディジタル変
換回路を実現できる利点がある。
／ディジタル変換回路によれば、アナログ／ディジタル
変換回路に使用されるコンパレータの数分のポイント数
で補正でき、また、サンプルホールドなどの回路を含め
た補正ができ、補正精度の向上を図れる。かつ、半導体
チップに備えた抵抗素子を用いることができ、チップサ
イズの過剰の増加を抑制でき、高精度の補正ができる利
点がある。さらに、本発明によれば、アナログ／ディジ
タル変換回路にある微分性誤差、積分性誤差およびモノ
トニシティなどの非直線性誤差に対して補正でき、高速
動作を損なうことなく高精度のアナログ／ディジタル変
換回路を実現できる利点がある。
【図１】本発明に係るアナログ／ディジタル変換回路の
第１の実施形態を示す回路図である。
第１の実施形態を示す回路図である。
【図２】コンパレータの一例を示す回路図である。
【図３】本発明における補正曲線の一例示すグラフであ
る。
る。
【図４】本発明に係るアナログ／ディジタル変換回路の
第２の実施形態を示す回路図である。
第２の実施形態を示す回路図である。
【図５】基準抵抗素子を三分割する場合の回路図であ
る。
る。
【図６】（ＳＤＡＴ＝０）のときの補正を示すグラフで
ある。
ある。
【図７】（ＳＤＡＴ＝１）のときの補正を示すグラフで
ある。
ある。
【図８】（ＳＤＡＴ＝２）のときの補正を示すグラフで
ある。
ある。
【図９】（ＳＤＡＴ＝−１）のときの補正を示すグラフ
である。
である。
【図１０】従来の補正回路付きアナログ／ディジタル変
換回路の一例を示す回路図である。
換回路の一例を示す回路図である。
【図１１】従来の補正における変換特性を示すグラフで
ある。
ある。
１，２…補正回路、３…基準電圧ＶRTの供給線、４…基
準電圧ＶRBの供給線、１０…エンコーダ、１１…オフセ
ット制御回路、１２，１２ａ…スイッチ制御回路、１
３，１４…レジスタ、１５…演算器、ＣＭＰ0 ，ＣＭＰ
1 ，…，ＣＭＰN- 2 ，ＣＭＰN-1 ，ＣＭＰN …コンパレ
ータ、ＳＷA ，ＳＷR ，ＳＷ0 ，ＳＷ1 ，…，Ｓ
ＷN-2 ，ＳＷN-1 ，ＳＷN …スイッチング素子、
ＲVRB ，Ｒ0 ，Ｒ1 ，…，ＲN-2 ，ＲN-1 ，ＲN …抵抗
素子、ＴIN…アナログ信号入力端子、ＳＷVRT ，ＳＷ
VRB ，ＳＷ0 ，ＳＷ1 ，ＳＷ2 ，…，ＳＷN-1 ，Ｓ
ＷN ，ＳＬ0 ，ＳＮ0 ，ＳＭ0 ，ＳＬ1 ，ＳＮ1 ，ＳＭ
1 ，ＳＬ2 ，ＳＮ2 ，ＳＭ2 ，…，ＳＬN-1 ，Ｓ
ＮN-1 ，ＳＭN-1 ，ＳＬN ，ＳＮN ，ＳＭN …スイッチ
ング素子、ＲVRB ，ＲＭ 0 ，ＲＬ1 ，ＲＮ1 ，ＲＭ1 ，
ＲＬ2 ，ＲＮ2 ，ＲＭ2 ，ＲＬ3 ，ＲＮ3 ，…，ＲＭ
N-2 ，ＲＬN-1 ，ＲＮN-1 ，ＲＭN-1 ，ＲＬN ，ＲVRT
…抵抗素子、ＰＴ0〜ＰＴ3 …ｐＭＯＳトランジスタ、
ＮＴ1 ，ＮＴ2 …ｎＭＯＳトランジスタ、Ｉ S …電流
源。
準電圧ＶRBの供給線、１０…エンコーダ、１１…オフセ
ット制御回路、１２，１２ａ…スイッチ制御回路、１
３，１４…レジスタ、１５…演算器、ＣＭＰ0 ，ＣＭＰ
1 ，…，ＣＭＰN- 2 ，ＣＭＰN-1 ，ＣＭＰN …コンパレ
ータ、ＳＷA ，ＳＷR ，ＳＷ0 ，ＳＷ1 ，…，Ｓ
ＷN-2 ，ＳＷN-1 ，ＳＷN …スイッチング素子、
ＲVRB ，Ｒ0 ，Ｒ1 ，…，ＲN-2 ，ＲN-1 ，ＲN …抵抗
素子、ＴIN…アナログ信号入力端子、ＳＷVRT ，ＳＷ
VRB ，ＳＷ0 ，ＳＷ1 ，ＳＷ2 ，…，ＳＷN-1 ，Ｓ
ＷN ，ＳＬ0 ，ＳＮ0 ，ＳＭ0 ，ＳＬ1 ，ＳＮ1 ，ＳＭ
1 ，ＳＬ2 ，ＳＮ2 ，ＳＭ2 ，…，ＳＬN-1 ，Ｓ
ＮN-1 ，ＳＭN-1 ，ＳＬN ，ＳＮN ，ＳＭN …スイッチ
ング素子、ＲVRB ，ＲＭ 0 ，ＲＬ1 ，ＲＮ1 ，ＲＭ1 ，
ＲＬ2 ，ＲＮ2 ，ＲＭ2 ，ＲＬ3 ，ＲＮ3 ，…，ＲＭ
N-2 ，ＲＬN-1 ，ＲＮN-1 ，ＲＭN-1 ，ＲＬN ，ＲVRT
…抵抗素子、ＰＴ0〜ＰＴ3 …ｐＭＯＳトランジスタ、
ＮＴ1 ，ＮＴ2 …ｎＭＯＳトランジスタ、Ｉ S …電流
源。
Claims (5)
- 【請求項１】 通常モードと補正モードの二つの動作モ
ードを有し、通常モード時に抵抗素子により分圧してな
る基準電圧と外部信号とを比較し、比較結果に応じたレ
ベルの信号を出力する比較器を少なくとも一つ備えたア
ナログ／ディジタル変換回路であって、 上記補正モード時に、上記基準電圧を上記外部信号に代
えて上記比較器に入力させ、そのときの比較器の出力信
号レベルが当該比較器の２入力電圧差を相殺したレベル
となるように調整する補正手段を有するアナログ／ディ
ジタル変換回路。 - 【請求項２】 上記補正手段は上記比較器のオフセット
を調整する請求項１記載のアナログ／ディジタル変換回
路。 - 【請求項３】 上記分圧してなる基準電圧値を所定の範
囲で変更可能な基準電圧調整手段を有し、上記補正手段
は上記比較器の出力信号レベルに応じた基準電圧値を上
記基準電圧調整手段に選択させて、上記比較器に入力さ
せる請求項１記載のアナログ／ディジタル変換回路。 - 【請求項４】 上記基準電圧調整手段は対応する基準電
圧を発生する分圧用抵抗素子を少なくとも二つに分割し
た複数の抵抗素子と、 上記補正手段の指示信号に応じて上記分割された抵抗素
子間の接続ノードを選択的に上記比較器の一の入力端子
に接続するスイッチング素子とを有する請求項３記載の
アナログ／ディジタル変換回路。 - 【請求項５】 上記補正手段は出力信号を記憶する記憶
手段と、 上記記憶手段に記憶した今回と前回の出力信号に基づく
演算処理を行い、演算結果を出力する演算手段と、 上記演算結果に応じて、上記スイッチング素子の導通状
態を制御するスイッチング制御手段とを有する請求項４
記載のアナログ／ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21649896A JPH1065542A (ja) | 1996-08-16 | 1996-08-16 | アナログ／ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21649896A JPH1065542A (ja) | 1996-08-16 | 1996-08-16 | アナログ／ディジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065542A true JPH1065542A (ja) | 1998-03-06 |
Family
ID=16689380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21649896A Pending JPH1065542A (ja) | 1996-08-16 | 1996-08-16 | アナログ／ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065542A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6778124B2 (en) | 2002-03-22 | 2004-08-17 | Semiconductor Technology Academic Rsearch Center | Low power, high speed analog to digital converter |
| JP2006270726A (ja) * | 2005-03-25 | 2006-10-05 | Toshiba Corp | アナログ／ディジタル変換回路 |
| JP2007181023A (ja) * | 2005-12-28 | 2007-07-12 | Sanyo Electric Co Ltd | アナログデジタル変換器およびしきい値補正方法 |
| WO2011104797A1 (ja) * | 2010-02-24 | 2011-09-01 | パナソニック株式会社 | Ａ／ｄ変換器 |
| WO2011114392A1 (ja) * | 2010-03-16 | 2011-09-22 | パナソニック株式会社 | コンパレータのオフセット補正装置 |
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| JP2012094968A (ja) * | 2010-10-25 | 2012-05-17 | Fujitsu Semiconductor Ltd | アナログデジタル変換装置及びオフセット電圧補正方法 |
| JP2013505633A (ja) * | 2009-09-18 | 2013-02-14 | メディア テック シンガポール ピーティーイー．リミテッド | 閾値発生回路を有する集積回路および電子機器と閾値発生方法 |
| US8760338B2 (en) | 2012-01-10 | 2014-06-24 | Fujitsu Limited | Compapator and analog-to-digital convertor |
| US8836376B2 (en) | 2012-11-12 | 2014-09-16 | Fujitsu Limited | Comparator and A/D converter |
-
1996
- 1996-08-16 JP JP21649896A patent/JPH1065542A/ja active Pending
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| JP2006270726A (ja) * | 2005-03-25 | 2006-10-05 | Toshiba Corp | アナログ／ディジタル変換回路 |
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