JP2006270726A

JP2006270726A - アナログ／ディジタル変換回路

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Publication number: JP2006270726A
Application number: JP2005088176A
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Inventors: Hirotomo Ishii; 啓友石井
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Current assignee: Toshiba Corp
Priority date: 2005-03-25
Filing date: 2005-03-25
Publication date: 2006-10-05
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Abstract

【課題】アナログ信号入力電圧を複数の参照電圧と一括して比較するための比較器の製造ばらつきによる直流オフセットを、簡単な回路構成により補正し、変換特性を改善する。【解決手段】複数の参照電圧を生成する参照電圧生成回路と、アナログ信号入力電圧を複数の参照電圧と一括して比較するために設けられた２^N−１（Ｎは正の整数）個の比較器とを具備する分解能がＮビットのアナログ／ディジタル変換回路において、各比較器は、アナログ信号入力電圧が入力される入力トランジスタMI0 と、参照電圧生成回路から供給された２つの参照電圧入力を用いて前記比較器の閾値電圧を２つの参照電圧間の所望値に設定する複数の参照電圧入力トランジスタMR0 〜MR3 群と、信号入力トランジスタおよび参照電圧入力トランジスタ群に対する負荷回路３１とを具備する。
【選択図】図２

Description

本発明は、アナログ／ディジタル変換回路（ADコンバータ）に係り、特に比較器の比較基準電圧の直流オフセットの補正を行うADコンバータに関するもので、例えば並列型のADコンバータにおいて高速かつ高精度のAD変換を必要とする分野に使用されるものである。

従来、アナログ値をディジタル値に変換するADコンバータは、その分解能と動作速度に応じて種々の方式が用いられている。その中でも、比較的分解能が低く（例えば、8bit以下程度）、変換レートが高い（例えば、数100MHz Sample/s 〜数GHz Sample/s）場合は、構造が単純で高速化し易い並列型のADコンバータが適している。

並列型のADコンバータのうちで最も構造が単純であるのは、アナログ入力信号電圧を複数の参照電圧と一括して比較するフラッシュ(Flash) 型ADコンバータである。

図１２に示すように、フラッシュ型コンバータの基本要素は、分解能分の数の比較器C1' 〜CM' と、各比較器の参照電圧を生成する抵抗ストリング１１と、各比較器C1' 〜CM'の比較出力を符号化するエンコーダ(Encoder) １２である。入力されたアナログ信号input は全ての比較器C1' 〜CM' へ入力され、各比較器C1' 〜CM' で参照電圧との大小を比較され、その結果がエンコーダ１２でエンコードされた信号がAD変換結果として出力される。

上記ADコンバータにおいて、素子特性のミスマッチに起因して比較器C1' 〜CM' の閾値の直流オフセット電圧が生じた場合には、変換精度に直接的に影響を与えることになる。この問題を解決する方法の一つとして、ディジタル的にオフセット電圧を補正する機能をADコンバータに備え、ディジタル回路を用いてキャリブレーションを行う方法がある。この方法では、オフセットを補正できる機能をどのように構成するかが課題の一つである。

従来のADコンバータにおいてオフセットを補正するために、参照電圧を生成する抵抗ストリングを分割してオフセット補正用の参照電圧を生成する技術が、特許文献１などに開示されている。また、特許文献２には、比較器にオフセットを補正する機能を備える方法も開示されている。

特許文献１に開示されたADコンバータは、抵抗ストリングと、セレクタ、比較器、エンコーダ、メモリにより構成されている。抵抗ストリングは、ADコンバータの分解能以上の数に分圧された電圧を取り出すことができるように構成されている。即ち、分解能以上の数の抵抗素子が直列に接続され、それらの各接続点からタップを取り出している。そして、適切なタップをセレクタで選択することにより比較器のオフセットを補正しており、セレクタの選択信号値をメモリに保持している。

このような構成により、比較器にオフセットが生じていても、それを補正してADコンバータの精度を改善することが可能である。しかし、このような構成の問題点として、オフセット電圧の補正ステップ数が増えると、それに比例して抵抗ストリングの回路規模、セレクタの数、セレクタの制御信号の本数が増えてしまうことが挙げられる。

即ち、上記したように、キャリブレーションやトリミングにより所望の変換精度を得るADコンバータにおいて、比較器のオフセット電圧を補正する手段が必要である。従来は、所望の分解能から必要な数よりも多くの参照電圧値を用い、比較器のオフセット電圧を補正していたので、回路規模が増大してしまうなどの問題がある。

特許文献２に開示された比較器は、差動対をなす入力素子であるNMOSトランジスタの負荷回路として一対のPMOSトランジスタを用いている。このPMOSトランジスタのゲートに適当な制御信号を与えると、それに応じて比較器の入出力特性が変化し、比較器の閾値を変化させることができるので、比較器のオフセットを補正することが可能となる。

しかし、PMOSトランジスタのゲート信号の制御方法と比較器の閾値電圧との関係は、負荷回路であるPMOSトランジスタと入力素子であるNMOSトランジスタの特性に依存する。したがって、比較器の回路設計が困難になるという問題や、比較器の閾値の可変特性が温度やバイアス条件等の動作環境により変動し易いという問題がある。
特開平６−２７６０９８号公報特開平１０−６５５４２号公報

本発明は前記した従来の問題点を解決すべくなされたもので、アナログ入力信号電圧を複数の参照電圧と一括して比較するための比較器の直流オフセットを、簡単な回路構成により補正し、変換特性を改善し得るアナログ／ディジタル変換回路を提供することを目的とする。

本発明は、複数の参照電圧を生成する参照電圧生成回路と、アナログ信号入力電圧を前記複数の参照電圧と一括して比較するために設けられた複数（２^N−１、Ｎは正の整数）個の比較器とを具備する分解能数がＮビットのアナログ／ディジタル変換回路において、前記各比較器は、前記アナログ入力信号電圧が入力される信号入力素子と、前記参照電圧生成回路から供給された２つの参照電圧入力を用いて前記比較器の閾値電圧を前記２つの参照電圧入力間の所望値に設定する複数の参照電圧入力素子と、前記信号入力素子および複数の参照電圧入力素子に対する負荷回路とを具備することを特徴とする。

本発明のアナログ／ディジタル変換回路によれば、アナログ入力信号電圧を複数の参照電圧と一括して比較するための比較器の直流オフセットを、簡単な回路構成により補正し、変換特性を改善することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明のADコンバータの第１の実施形態を示す回路図である。

このADコンバータは、分解能の数がＮ（正の整数）ビットであり、参照電圧生成回路１１と、Ｍ（＝２^N−１）個の比較器C1〜CMと、エンコーダ回路１２により構成されており、半導体集積回路のチップ上に形成される。そして、アナログ信号をディジタル信号に変換する通常動作モードと、アナログ信号をディジタル信号に変換する特性を較正する較正モードとを有する。

参照電圧生成回路１１は、２つの基準電圧ＶrefH・ＶrefL間に直列接続した抵抗R1〜RMにより分圧して複数の参照電圧Ｖ1 〜ＶM-1 を生成する。

比較器C1〜CMは、外部から供給される参照電圧を用いて比較器の閾値の直流オフセットを補正する回路部を内蔵したものであり、信号入力端子INと、２つの参照電圧入力端子VRH およびVRL と、出力端子OUT とを備えている。そして、比較器C1〜CMは、それぞれの閾値電圧とアナログ入力信号電圧を一括して比較する。

各比較器C1〜CMは、アナログ入力信号電圧input と、参照電圧生成回路１１で生成された複数の参照電圧Ｖ1 〜ＶM-1 の中で隣接したタップから出力される２つの参照電圧が供給される。この場合、各比較器C1〜CMには互いに組み合わせが異なる２つの参照電圧が供給されるものであり、例えば、比較器C1のVRL 入力とVRH 入力には対応して参照電圧ＶrefLとＶ1 とが供給され、比較器C2のVRL 入力とVRH 入力には対応して参照電圧Ｖ1 とＶ2とが供給される。

図１に示したADコンバータの各比較器C1〜CMの閾値は、参照電圧生成回路１１で生成された複数の参照電圧Ｖ1 〜ＶM-1 の中で隣接するタップから出力された参照電圧の範囲内で、制御信号の値に応じて等価的に分圧した電圧に設定できるように構成されている。この場合、オフセット電圧が零でない場合には、オフセット電圧を打ち消す方向に閾値をシフトできる。即ち、オフセット電圧が比較基準電圧の可変範囲内であれば、比較器C1〜CMのオフセットを低減するように補正可能である。

従って、第１の実施形態では、アナログ入力信号電圧input を複数の参照電圧と一括して比較するための比較器C1〜CMの直流オフセットを、簡単な回路構成により補正し、変換特性を改善したADコンバータを実現できる。

以下、前記各比較器C1〜CMについて詳細に説明する。

＜本発明で使用される比較器の第１実施例＞
図２は、本発明のADコンバータで使用される比較器C1〜CMの第１実施例（比較器CMP ）を示す回路図である。この比較器CMP は、Ｎチャネル型のMOS(NMOS) トランジスタMI0(信号入力素子) とNMOSトランジスタMR0 〜MR3(参照電圧入力素子) とを有する。信号入力トランジスタMI0 のゲート（制御端子）は、信号入力端子INへ接続されている。参照電圧入力トランジスタMR0 〜MR3 のゲート（制御端子）は、スイッチ素子SWH0〜SWH3を介して第１の参照電圧入力端子VRH へ接続され、スイッチ素子SWL0〜SWL3を介して第２の参照電圧入力端子VRL へ接続されている。トランジスタMI0 のソース（電流出力端子）およびMRO〜MR3 群のソース（電流出力端子）は、共通に接続され、定電流源IBを介して接地電位(VSS) ノードに接続されている。信号入力トランジスタMI0 および参照電圧入力トランジスタMR0 〜MR3 群に対して、電源電圧(VDD) ノードとの間に例えばカレントミラー回路あるいは抵抗負荷からなる負荷回路(load)３１が接続されており、例えば複数の参照電圧入力トランジスタMR0 〜MR3 のコレクタ共通接続ノードが比較出力ノードとなっている。

差動対の一方の素子であるトランジスタMR0 〜MR3 群は、差動対の他方の素子であるトランジスタMI0 と対をなす素子であり、本例では４つに分割されて並列に接続された構造を有するが、必要に応じて任意の数に設計してよい。

図２中のスイッチ素子SWH0〜SWH3およびSWL0〜SWL3は、素子MR0 〜MR3 のゲートがVRHとVRL のいずれか一方に接続されるように制御されるものであり、その具体的な回路例を図３乃至図５に示す。

図３は、NMOSトランジスタと制御信号CKを用いた回路例である。図４は、Ｐチャネル型のMOS(PMOS) トランジスタと制御信号CKB を用いた回路例である。図５は、NMOSトランジスタとPMOSトランジスタと互いに逆相の制御信号CK,CKBを用いた回路例である。

なお、図２中のスイッチ素子SWH0〜SWH3およびSWL0〜SWL3は、図３乃至図５に示した回路例に限らず、スイッチ素子として機能するものや、電流やレーザービーム照射により切断されるヒューズ等、電流を十分に遮断する機能を有する素子や構造であれば使用可能である。電流やレーザービーム照射により切断されるヒューズを用いる場合、本発明のADコンバータの出荷前にトリミングを行うことによってスイッチ素子SWH0〜SWH3およびSWL0〜SWL3のオン／オフ設定を行うようにしてもよい。

ここで、トランジスタMR0 〜MR3 の設計方法の一例を示す。MI0 とMR0 〜MR3 のチャネル長は等しく設計する。MI0 のチャネル幅を15とした場合に、MR0 のチャネル幅は1 、MR1 のチャネル幅は2 、MR2 のチャネル幅は4 、MR3 のチャネル幅は8 というようにバイナリ状に重み付けをし、かつ、MR0 〜MR3 のチャネル幅の総和がMI0 のチャネル幅と等しくなるように設計する。スイッチ素子SWH0〜SWH3およびSWL0〜SWL3を切り替えた場合に比較器C1〜CMの閾値が可変となり、その特性は以下に示す表１のようになり、図６に示すようになる。但し、以下に示す表１ではスイッチ素子SWH0〜SWH3およびSWL0〜SWL3の切り替え方法を示す代わりに、参照電圧入力素子（トランジスタMR0 〜MR3 ）のゲートが接続される端子を示している。即ち、例えばMR0 については、VRL に接続される場合はSWL0がオンでSWH0がオフ、VRH に接続される場合はSWL0がオフでSWH0がオンであることを意味する。その他のMR1 〜MR3 に関しても同様である。

このように、スイッチ素子SWH0〜SWH3およびSWL0〜SWL3を適切に切り替えれば、仮に比較器C1〜CMにオフセットが生じていても、補正が可能である。この可変特性は、MI0 とMR0 〜MR3 の単位W/L 当りの素子特性が等しいことを前提とすれば、概ね素子寸法の比率で決まるという特徴がある。素子特性そのものが温度やバイアス条件の変化に伴い変動しても、一般にこの可変特性への影響は小さい。

尚、ここで示した可変特性はあくまでも一例であり、これとは異なる特性が必要な場合は、所望の特性が得られるように、任意に素子の分割数や各素子のチャネル幅やチャネル長等を設計すれば良い。

以上に示したように、本実施例の特徴は、比較器C1〜CMの閾値電圧を３段階以上得るために２つの参照電圧VRH,VRL しか必要とせず、しかも、その可変特性が素子寸法の比率で決まることである。従来例の方法では、比較器C1〜CMの閾値電圧の補正ステップ数と同じだけ参照電圧を用意する必要があったり、閾値電圧の可変特性が詳細な素子特性そのものに大きく依存してしまうので、本実施例は従来例の方法とは大きく異なる。

また、本実施例では、従来例と比べて制御信号の本数を削減する効果、あるいは制御信号のデコーダ回路を不要とする効果がある。特に、各素子のチャネル幅をバイナリに重み付けした場合に、その効果が大きい。例えば、４ビット分の可変幅を持たせる場合に、従来例の方法では16本の制御信号が必要であった。あるいは、制御信号のデコーダ回路を用いる場合は、デコーダに至るまでの４本の制御信号と、4bitから16bit へのデコーダ回路と、デコーダ回路からセレクタへ至るまでの16本の制御信号とが必要であった。ここで注意すべきことは、従来例の方法においてデコーダ回路を用いる場合、ADコンバータ全体で１個のデコーダ回路があれば良いのではなく、１個の比較器に対して１個のデコーダ回路が必要となることである。一方、本実施例では制御信号は４本で十分であり、かつ制御信号のデコーダ回路は不要である。

さらに、本実施例では、参照電圧生成回路１１の抵抗素子の規模を削減する効果やタップ取り出し用配線の本数を削減する効果がある。従来例では16ステップの参照電圧を生成するために、16に分割された抵抗と16個のタップが必要であった。

一方、本実施例では、抵抗の分割は必要ではなく、２個のタップがあれば良い。抵抗素子の占めるチップ面積については、本実施例の方が従来例よりもチップ面積の低減が可能である。従来例では1LSB分の抵抗を複数に分割していた。抵抗を分割する場合、抵抗の長さ方向を分割する方法と、抵抗の長さを保持したまま抵抗の幅を拡大し、一本当りの抵抗値を低減することで実現する方法とがある。後者は、既に抵抗の長さ方向が設計基準の最小値に近いので、抵抗素子の長さ方向を分割することが不可能な場合に行われる。抵抗の長さ方向を分割する場合には、純粋に抵抗を実現する部分の面積は変わらない。しかし、タップを取り出すためのコンタクトを形成する必要があり、面積は同じか大きくなる。抵抗素子の幅方向を拡大させる場合には、分割後の一本当りの抵抗素子の面積が増大し、抵抗素子の占めるチップ面積が増加してしまう。

本実施例では抵抗素子の分割が不要であることから、いずれの場合でも抵抗素子の占めるチップ面積が増加することはない。つまり、本実施例は参照電圧生成回路１１の抵抗素子の占めるチップ面積を低減できる効果がある。

＜本発明で使用される比較器の第２実施例＞
図７は、本発明のADコンバータで使用される比較器C1〜CMの第２実施例（比較器CMP ）を示す回路図である。この比較器CMP が備える機能や端子は、図２を参照して前述した第１実施例で示した比較器と全く同様である。

図７に示す比較器CMP は、トランジスタMI0(信号入力素子) とトランジスタMA0 〜MA3およびMB0 〜MB3 ( 参照電圧入力素子) とを有する。信号入力トランジスタMI0 のゲート( 制御端子) は、信号入力端子INへ接続されている。参照電圧入力トランジスタMB0 〜MB3 のゲート( 制御端子) は第１の参照電圧入力端子VRH へ接続され、参照電圧入力トランジスタMA0 〜MA3 のゲート( 制御端子) は第２の参照電圧入力端子VRL へ接続されている。MI0 のソース( 電流出力端子) およびMA0 〜MA3,MB0 〜MB3 群のソース（電流出力端子）は、共通に接続され、定電流源IBを介して接地電位VSS に接続されている。信号入力トランジスタMI0 および参照電圧入力トランジスタMA0 〜MA3 、MB0 〜MB3 群に対して、例えばカレントミラー回路あるいは抵抗負荷からなる負荷回路(load)８１が接続されている。

参照電圧入力トランジスタMA0 〜MA3 のドレインと参照電圧入力トランジスタMB0 〜MB3 のドレインとはそれぞれスイッチ素子SWA0〜SWA3とスイッチ素子SWB0〜SWB3を介して共通に接続されている。この共通接続ノードが比較出力ノードとなっている。

スイッチ素子SWA0〜SWA3およびSWB0〜SWB3は、これらのうち少なくとも一つがオンとなるように制御される。スイッチ素子SWA0〜SWA3およびSWB0〜SWB3の具体的な回路については、第１の実施例において図３〜図５を参照して前述した回路と同様であるので、説明を省略するが、図３〜図５に示した回路以外でも、電流を十分に遮断する機能を有する素子や構造を用いることができる。

ここで、参照電圧入力素子MA0 〜MA3 およびMB0 〜MB3 の設計方法の一例を示す。MI0とMA0 〜MA3 およびMB0 〜MB3 のチャネル長は等しく設計する。MI0 のチャネル幅を15とした場合に、MA0 とMB0 のチャネル幅は1 、MA1 とMB1 のチャネル幅は2 、MA2 とMB2 のチャネル幅は4 、MA3 とMB3 のチャネル幅は8 というようにバイナリ状に重み付けをし、かつ、MA0 〜MA3 およびMB0 〜MB3 のチャネル幅の総和がMI0 のチャネル幅と等しくなるように設計する。スイッチ素子SWA0〜SWA3およびSWB0〜SWB3を切り替えた場合に比較器の閾値が可変となり、その特性は以下に示す表２のようになる。但し、以下に示す表２では、スイッチ素子SWA0〜SWA3およびSWB0〜SWB3の切り替え方法を示す代わりに、素子群A(=MA0〜MA3)および素子群B(=MB0〜MB3)の中でドレイン側が遮断されていないトランジスタ（アクティブ素子）のチャネル幅の総和を示している。即ち、例えば素子群A のトランジスタのチャネル幅の総和が3 、素子群B のトランジスタのチャネル幅の総和が12である場合は、スイッチ素子SWA0とSWA1とがオン、スイッチ素子SWA2とSWA3とはオフ、スイッチ素子SWB2とSWB3とがオン、スイッチ素子SWB0とSWB1とはオフであることを意味する。

このように、スイッチ素子SWA0〜SWA3およびSWB0〜SWB3を適切に切り替えれば、仮に比較器C1〜CMにオフセットが生じていても、補正が可能である。この可変特性は、MI0 とMA0 〜MA3 およびMB0 〜MB3 の単位W/L 当りの素子特性が等しいことを前提とすれば、概ね素子寸法の比率で決まるという特徴がある。素子特性そのものが温度やバイアス条件の変化に伴い変動しても、一般にこの可変特性への影響は小さい。

以上に示したように、本実施例でも、前述した第１実施例と同等の特徴が得られるので、詳細な説明は省略する。

なお、前記スイッチ素子SWA0〜SWA3およびSWB0〜SWB3は、それぞれ参照電圧入力トランジスタMA0 〜MA3 およびMB0 〜MB3 のドレイン側に挿入されている例を示したが、参照電圧入力トランジスタMA0 〜MA3 およびMB0 〜MB3 のドレイン・ソース間の電流を遮断できることを条件にスイッチ素子SWA0〜SWA3およびSWB0〜SWB3の接続を変更してもよい。例えば、参照電圧入力トランジスタMA0 〜MA3 およびMB0 〜MB3 のソース側にスイッチ素子SWA0〜SWA3およびSWB0〜SWB3を挿入してもよい。

本発明のADコンバータで使用される比較器C1〜CMは、差動入力信号に応動する機能を有するものであれば、図２あるいは図７に示した比較器に限らず、種々の変形実施が可能であり、以下、複数の変形例を説明する。

＜比較器の第１の変形例＞
図２あるいは図７に示した比較器では、出力が参照電圧入力素子のドレイン側から取り出される例を示したが、信号入力素子のドレイン側から出力を取り出してもよく、あるいは、両方のドレイン側から差動信号として出力を取り出してもよい。

＜比較器の第２の変形例＞
図８は、図２に示した比較器の第２の変形例を示す回路図である。図８に示す比較器は、図２に示した比較器と比べて、信号入力素子のソースと定電流源IBとの間、および、参照電圧入力素子のソースと定電流源IBとの間にそれぞれ抵抗素子あるいは抵抗性の素子（例えば線形領域で動作するMOS トランジスタ）Ｒが挿入されている点が異なる。図７に示した比較器についても、上記と同様に変形実施が可能である。

＜比較器の第３の変形例＞
図９は、図２に示した比較器の第３の変形例を示す回路図である。図９に示す比較器は、図２に示した比較器と比べて、定電流源IBが複数（本例では２つ、IB1,IB2）に分割され、相互間に抵抗素子あるいは抵抗性の素子Ｒが挿入されている点が異なる。図７に示した比較器についても、上記と同様に変形実施が可能である。

＜比較器の第４の変形例＞
図１０は、図２に示した比較器の第４の変形例を示す回路図である。図１０に示す比較器は、図２に示した比較器と比べて、定電流源IBが省略され、信号入力素子のソースと参照電圧入力素子のソースとが直接に（または、抵抗素子あるいは抵抗性の素子を介してもよい）接地電位VSSに接続されている点が異なる。図７に示した比較器についても、上記と同様に変形実施が可能である。但し、図２あるいは図７に示した比較器のように１つの信号が出力される場合は、一般に出力に対して信号入力素子の出力信号と参照電圧入力素子の出力信号とが共に影響を与える構成（負荷回路３１にカレントミラー回路を用いるなど）が必要である。これに対して、比較器から差動信号が出力される場合は、後段の回路が差動入力信号を受けて動作可能な構成になっていればよい。

＜比較器の第５の変形例＞
なお、図２あるいは図７に示した比較器は、NMOSトランジスタをPMOSトランジスタに置き換え、VDD ノードとVSS ノードとを入れ換えた構成になっていてもよい。

＜第２の実施形態＞
図１１は、本発明のADコンバータの第２の実施形態を示す回路図である。

このADコンバータは、第１の実施形態のADコンバータと同様に、前述した比較器C1〜CMの第１実施例（図２参照）あるいは第２実施例（図７参照）を用いて構成した場合の一例を示すものである。

このADコンバータの各構成要素は、第１の実施形態のADコンバータと同様であるが、参照電圧生成回路１１の出力電圧と比較器C1〜CMとの接続方法が異なっている。即ち、第１の実施形態のADコンバータでは、参照電圧生成回路１１のタップのうち隣接する２つの電圧が比較器C1〜CMへ接続されているが、本実施形態では、参照電圧生成回路１１のタップのうち隣接しない２つの電圧（１つのタップ置きの電圧）が比較器C1〜CMへ接続されている。

本実施形態のADコンバータの特徴は、第１の実施形態のADコンバータよりも比較器C1〜CMのオフセット電圧の補正範囲が広いことである。

尚、参照電圧生成回路と比較器との接続については、第１の実施形態や第２の実施形態の２通りの方法を示したが、これらに限らず、所望の特性に応じて任意のタップを比較器に接続してよい。

本発明のADコンバータの第１の実施形態を示す回路図。本発明のADコンバータで使用される比較器の第１実施例を示す回路図。図２中のスイッチ素子の回路例を示す回路図。図２中のスイッチ素子の他の回路例を示す回路図。図２中のスイッチ素子のさらに他の回路例を示す回路図。図２中に示した素子の特性の一例を示す図。本発明のADコンバータで使用される比較器の第２実施例を示す回路図。図２に示した比較器の第２の変形例を示す回路図。図２に示した比較器の第３の変形例を示す回路図。図２に示した比較器の第４の変形例を示す回路図。本発明のADコンバータの第２の実施形態を示す回路図。フラッシュ型コンバータの基本要素を示すブロック図。

符号の説明

MI0 …MOS トランジスタ（信号入力素子）、MR0 〜MR3 …MOS トランジスタ（参照電圧入力素子）、IN…信号入力端子、VRH 、VRL …参照電圧入力端子、SWH0〜SWH3、SWL0〜SWL3…スイッチ素子、IB…定電流源、３１…負荷回路。

Claims

複数の参照電圧を生成する参照電圧生成回路と、
アナログ信号入力電圧を前記複数の参照電圧と一括して比較するために設けられた複数（２^N−１、Ｎは正の整数）個の比較器
とを具備する分解能数がＮビットのアナログ／ディジタル変換回路において、
前記各比較器は、前記アナログ入力信号電圧が入力される信号入力素子と、前記参照電圧生成回路から供給された２つの参照電圧入力を用いて前記比較器の閾値電圧を前記２つの参照電圧入力間の所望値に設定する複数の参照電圧入力素子と、前記信号入力素子および複数の参照電圧入力素子に対する負荷回路とを具備することを特徴とするアナログ／ディジタル変換回路。
前記比較器は、前記複数の参照電圧入力素子が並列接続され、当該複数の参照電圧入力素子の各制御端子がそれぞれ対応してスイッチ素子を介して前記２つの参照電圧入力に接続され、前記複数のスイッチ素子のスイッチ制御状態に応じて前記２つの参照電圧入力間の所望の電圧を閾値として設定することを特徴とする請求項１記載のアナログ／ディジタル変換回路。
前記比較器は、前記複数の参照電圧入力素子がそれぞれ対応してスイッチ素子を介して並列接続され、当該複数の参照電圧入力素子が二グループに分けられ、一方のグループに属する参照電圧入力素子の制御端子が前記２つの参照電圧入力のうちの一方に接続され、他方のグループに属する参照電圧入力素子の制御端子が前記２つの参照電圧入力のうちの他方に接続され、前記複数のスイッチ素子のスイッチ制御状態に応じて前記２つの参照電圧入力間の所望の電圧を閾値として設定することを特徴とする請求項１記載のアナログ／ディジタル変換回路。
前記参照電圧生成回路は、２つの基準電圧間に直列に接続された複数の分圧用素子を備え、前記２つの基準電圧間を分圧した前記複数の参照電圧を生成し、電圧値が隣り合う２つの参照電圧を前記比較器に供給することを特徴とする請求項１乃至３のいずれか１項に記載のアナログ／ディジタル変換回路。
前記参照電圧生成回路は、２つの基準電圧間に直列に接続された複数の分圧用素子を備え、前記２つの基準電圧間を分圧した前記複数の参照電圧を生成し、電圧値が隣り合わない２つの参照電圧を前記比較器に供給することを特徴とする請求項１乃至３のいずれか１項に記載のアナログ／ディジタル変換回路。