JPH05347561A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【構成】 改善された直並列型Ａ／Ｄ変換器が開示され
る。ＡＮＤゲート回路７は、ファイン比較期間において
のみエンコーダ３から出力される信号Ｓ１１′ないしＳ
１４′をスイッチング制御信号Ｓ１１ないしＳ１４とし
てスイッチング回路１１ないし１４に与える。ファイン
比較期間において、１つのスイッチング回路がオンし、
詳細比較電圧が電圧比較器２１ないし２３に与えられ
る。 【効果】 コース比較期間においてすべてのスイッチン
グ回路がオフするので、基準電圧発生回路から正しい粗
比較電圧が出力される。その結果、コース比較期間にお
ける正しい変換が行なわれ得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般にＡ／Ｄ変換器
に関し、特に、動作において粗比較期間および精比較期
間を有するＡ／Ｄ変換器に関する。

【０００２】

【背景の技術】従来から、アナログ信号をデジタル信号
に変換する変換器（以下「Ａ／Ｄ変換器」という）は、
アナログ信号にデジタル信号処理を施すために広く用い
られている。たとえば、映像信号処理の分野では、高速
のデジタル信号処理が必要となるので、Ａ／Ｄ変換器に
おいても高速の変換が要求される。

【０００３】高速変換に適したＡ／Ｄ変換器として、従
来から並列型Ａ／Ｄ変換器および直並列型Ａ／Ｄ変換器
が知られる。直並列型Ａ／Ｄ変換器では、アナログ信号
からデジタル信号への変換が、時間軸上で直列に行なわ
れる。一般に、直並列型Ａ／Ｄ変換器は、並列型変換器
ほど高速で動作できないが、少ない電力消費を有し、か
つ半導体基板上のより少ない占有領域内に形成できる、
すなわち、高集積化に適しているので、民生用電子機器
に広く使用される。直並列型Ａ／Ｄ変換器の一例は、
“Ａｎ ８−ＭＨｚ ＣＭＯＳ Ｓｕｂｒａｎｇｉｎｇ
８−Ｂｉｔ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ”と題され
た論文（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦＳＯＬＩＤ−
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ＳＣ−２０，
ＮＯ．６，Ｄｅｃｅｍｂｅｒ １９８５）に開示されて
いる。この発明は、動作において粗比較期間および精比
較期間を有するＡ／Ｄ変換器、特に、直並列型Ａ／Ｄ変
換器に好ましく適用され得ることが指摘される。

【０００４】図１１は、従来の直並列型Ａ／Ｄ変換器の
ブロック図である。図１１を参照して、Ａ／Ｄ変換器５
００は、抵抗素子Ｒの直列接続により構成された基準電
圧発生回路１と、アナログ入力信号Ａｉの電位と与えら
れた基準電圧とを比較する電圧比較器２１ないし２３
と、基準電圧を電圧比較器２１ないし２３に伝えるため
の配線回路２と、電圧比較器２１ないし２３の出力に接
続されたエンコーダ３と、エンコーダ３から出力された
データを多重するためのマルチプレクサ４と、タイミン
グ信号発生器５とを含む。

【０００５】基準電圧発生回路１を構成する抵抗素子Ｒ
は、予め定められた基準電位Ｖｒｅｆと接地との間に直
列に接続される。隣接する抵抗素子の共通接続ノードＦ
１１ないしＦ４３およびＣ１ないしＣ３を介して様々な
基準電圧が発生される。配線回路２は、３本の配線４１
ないし４３を備えている。配線４１ないし４３は、スイ
ッチング回路１１ないし１４を介して基準電圧発生回路
１に接続される。

【０００６】各スイッチング回路１１ないし１４は、３
つのスイッチング素子を備えている。各スイッチング回
路１１ないし１４内の３つのスイッチング素子は、エン
コーダ３から与えられるスイッチング制御信号Ｓ１１′
ないしＳ１４′のうちの対応する信号に応答して同時に
オンする。言い換えると、スイッチング回路１１ないし
１４のうちの１つが、スイッチング制御信号Ｓ１１′な
いしＳ１４′に応答して選択的にオンする。

【０００７】配線回路２内の配線４１は、各スイッチン
グ回路１１ないし１４内の第１のスイッチング素子を介
してノードＦ１１，Ｆ２１，Ｆ３１およびＦ４１に接続
される。配線４２は、各スイッチング回路１１ないし１
４内の第２のスイッチング素子を介してノードＦ１２，
Ｆ２２，Ｆ３２およびＦ４２に接続される。配線４３
は、各スイッチング回路１１ないし１４内の第３のスイ
ッチング素子を介してノードＦ１３，Ｆ２３，Ｆ３３お
よびＦ４３に接続される。

【０００８】図１２は、図１１に示した１つの電圧比較
器の回路図である。図１２を参照して、電圧比較器２ｉ
は、図１１に示した各電圧比較器２１ないし２３に適用
される。電圧比較器２ｉは、前段のスイッチング回路２
ｉａと、後段の比較回路２ｉｂとを含む。スイッチング
回路２ｉａは、出力ノード６８に一体接続された３つの
スイッチング素子６５ないし６７を備える。スイッチン
グ素子６５ないし６７は、図１１に示したタイミング信
号発生器５から発生される制御信号φ０ないしφ２に応
答してそれぞれ動作する。

【０００９】スイッチング素子６５は、アナログ入力信
号Ａｉを受ける。スイッチング素子６６は、粗比較電圧
Ｖｒｃを受ける。スイッチング素子６７は、精比較電圧
Ｖｒｆを受ける。１つの粗比較電圧Ｖｒｃは、基準電圧
発生回路１内の対応する１つのノードＣ１ないしＣ３を
介して与えられる。１つの精比較電圧Ｖｒｆは、回路１
内のノードＦ１１ないしＦ４３のうちの対応する１つの
ノード，スイッチング回路１１ないし１４のうちの対応
する１つおよび配線回路２を介して与えられる。

【００１０】比較回路２ｉｂは、電圧比較のためのキャ
パシタ６０と、比較結果を判定するためのインバータ６
３と、比較における初期化のためのスイッチング素子６
４とを備える。スイッチング素子６４は、インバータ６
３をわたって接続され、かつ図１１に示したタイミング
信号発生器５から与えられる制御信号φ０に応答して動
作する。

【００１１】図１３は、図１２に示した電圧比較器の動
作を説明するためのタイミングチャートである。図１３
を参照して、期間ＡＺは、ノード６１の電位を初期化す
るための初期化期間（以下「オートゼロ期間」という）
を示す。期間ＣＣは、粗比較電圧Ｖｒｃを用いた比較動
作を行なう粗比較期間（以下「コース比較期間」とい
う）を示す。期間ＦＣは、精比較電圧Ｖｒｆを用いてよ
り正確に比較動作が行なわれる精比較期間（以下「ファ
イン比較期間」という）を示す。制御信号φ０は、オー
トゼロ期間ＡＺにおいて高レベルになり、他の期間にお
いて低レベルになる。制御信号φ１は、コース比較期間
ＣＣにおいて高レベルになり、他の期間において低レベ
ルになる。制御信号φ２は、ファイン比較期間ＦＣにお
いて高レベルになり、他の期間において低レベルにな
る。

【００１２】したがって、スイッチング素子６４および
６５は、オートゼロ期間においてオンし、他の期間にお
いてオフする。スイッチング素子６６は、コース比較期
間においてオンし、他の期間においてオフする。スイッ
チング素子６７は、ファイン比較期間ＦＣにおいてオン
し、他の期間においてオフする。

【００１３】図１４は、図１２に示したインバータの入
出力特性を示す特性図である。図１４を参照して、横軸
はインバータ６３の入力電圧Ｖ６１の変化を示し、一
方、縦軸はインバータ６３の出力電圧Ｖ６２の変化を示
す。曲線Ｔは、スイッチング素子６４がオフしていると
きの入出力特性を示す。スイッチング素子６４がオンし
ているとき、インバータ６３の入出力電圧Ｖ６１および
Ｖ６２は、直線Ｌ上に存在しなければならない。したが
って、スイッチング素子６４がオンしているとき、イン
バータ６３の入出力電圧Ｖ６１およびＶ６２は、曲線Ｔ
と直線Ｌとが交わる交点Ｍにより決定される電圧Ｖ
_BS（以下「バランス電圧」という）になる。

【００１４】図１２ないし図１４を参照して、電圧比較
器２ｉの動作について説明する。まず、オートゼロ期間
ＡＺにおいて、スイッチング素子６５および６４がオン
し、スイッチング素子６６および６７がオフする。した
がって、アナログ入力信号Ａｉの電位がスイッチング素
子６５を介してノード６８に与えられる。一方、スイッ
チング素子６４のオンにより、インバータ６３の入力ノ
ード６１の電位は、前述のバランス電圧Ｖ_BSにもたらさ
れる。その結果、キャパシタ６０は、ノード６８の電圧
とノード６１の電圧とによって充電される。

【００１５】コース比較期間において、スイッチング素
子６６がオンし、他のスイッチング素子６５，６７およ
び６４がオフする。スイッチング素子６４のオフによ
り、インバータ６３の入力インピーダンスが無限大とな
る。したがって、オートゼロ期間ＡＺにおいて充電され
たノード６１側の電荷は、保持される。一方、粗比較電
圧Ｖｒｃがスイッチング素子６６を介してノード６８に
与えられるので、ノード６８での電圧変化（Ｖｒｃ−Ａ
ｉ）がインバータ６３の入力ノード６１に与えられるこ
とになる。インバータ６３は、入力ノード６１に与えら
れた電位に応答して、粗比較結果を示す出力信号Ｓｒｃ
を出力する。すなわち、インバータ６３は、Ｖｒｃ＞Ａ
ｉのときは、低レベルの信号Ｓｒｃを出力する。Ｖｒｃ
＜Ａｉのときは、インバータ６３は高レベルの信号Ｓｒ
ｃを出力する。以上により、コース比較期間における動
作が終了する。

【００１６】図１１に示した各電圧比較器２１ないし２
３が、コース比較期間における比較結果を示す出力信号
をエンコーダ３に与える。エンコーダ３は、コース比較
期間ＣＣでの比較結果に従って、適当なスイッチング制
御信号Ｓ１１′ないしＳ１４′をスイッチング回路１１
ないし１４に与える。したがって、スイッチング回路１
１ないし１４のうちの１つが選択的にオンし、次のファ
イン比較期間ＦＣにおいて、粗比較動作に基づく精比較
電圧が配線回路２を介して電圧比較器２１ないし２３に
与えられることになる。

【００１７】すなわち、エンコーダ３から出力されるス
イッチング制御信号Ｓ１１′ないしＳ１４′は、次のと
おりである。ここで、基準電圧発生回路１内のノードＣ
１，Ｃ２およびＣ３から、粗比較電圧Ｖｒｃ１，Ｖｒｃ
２およびＶｒｃ３がそれぞれ出力されるものと仮定す
る。Ａｉ＜Ｖｒｃ１であるとき、スイッチング回路１４
だけをオンさせるスイッチング制御信号Ｓ１１′ないし
Ｓ１４′が出力される。Ｖｒｃ１＜Ａｉ＜Ｖｒｃ２であ
るとき、スイッチング回路１３だけをオンさせるスイッ
チング制御信号が与えられる。Ｖｒｃ２＜Ａｉ＜Ｖｒｃ
３であるとき、スイッチング回路１２だけをオンさせる
スイッチング制御信号が与えられる。Ｖｒｃ３＜Ａｉで
あるとき、スイッチング回路１１だけをオンさせるスイ
ッチング制御信号が与えられる。すなわち、エンコーダ
３が次の表１に示すような制御信号Ｓ１１′ないしＳ１
４′を出力し、スイッチング回路１４の動作状態が変化
する。

【００１８】

【表１】

【００１９】ファイン比較期間ＦＣにおいて、スイッチ
ング素子６７だけがオンし、他のスイッチング素子６
５，６６および６４がオフする。したがって、基準電圧
発生回路１から発生された精比較電圧Ｖｒｆがスイッチ
ング素子６７を介してノード６８に与えられる。オート
ゼロ期間ＡＺにおいてノード６１に充電された電荷が依
然として保持されているので、ノード６８での電位変化
（Ｖｒｆ−Ａｉ）がインバータ６３の入力ノード６１に
伝えられる。インバータ６３は、入力ノード６１での電
位に応答して、精比較結果を示す出力信号Ｓｒｆを出力
する。すなわち、インバータ６３は、Ｖｒｆ＞Ａｉであ
るとき、低レベルの信号Ｓｒｆを出力する。一方、Ｖｒ
ｆ＜Ａｉであるとき、インバータ６３は高レベルの信号
Ｓｒｆを出力する。

【００２０】したがって、図１１に示した各電圧比較器
２１ないし２３は、ファイン比較期間ＦＣにおける比較
結果を示す出力信号をエンコーダ３に与える。エンコー
ダ３は、与えられた信号を符号化し、ファイン比較期間
ＦＣにおける比較結果を示すデータＤｅをマルチプレク
サ４に与える。マルチプレクサ４は、制御信号φｍに応
答して、コース比較期間ＣＣにおける比較結果を示すデ
ータＤｃとファイン比較期間ＦＣにおける比較結果を示
すデータＤｆとをマルチプレクスし、マルチプレクスさ
れたデジタルデータＤｏが出力される。

【００２１】図１７は、図１１に示したエンコーダ３の
回路ブロック図である。図１７を参照して、エンコーダ
３は、ＡＮＤゲート３１ないし３４と、インバータ３５
ないし３７と、ＲＯＭ３８とを含む。ＡＮＤゲート３１
ないし３４は、図１１に示した電圧比較器２１ないし２
３からの出力信号および反転された出力信号を受けるよ
うに接続される。ＲＯＭ３８は、図１１に示したタイミ
ング信号発生器５からの制御信号φｅに応答して、ＡＮ
Ｄゲート３１ないし３４からの出力信号を予め定められ
た規則に従ってデジタルコード「１１」，「１０」，
「０１」および「００」に変換する。

【００２２】すなわち、図１７に示したエンコーダ３
は、粗比較および精比較において次の表２に示したデジ
タルコードをそれぞれ出力する。

【００２３】

【表２】

【００２４】表２において、マルチプレクサ４の出力信
号も示されている。マルチプレクサ４は、粗比較および
精比較におけるエンコーダ３からの出力信号、すなわち
デジタルコードを順次に受け、デジタルコードをパラレ
ルに、言い換えると同時に変換されたデジタルデータＤ
ｏとして出力する。

【００２５】粗比較動作が行なわれた後、ＡＮＤゲート
３１ないし３４の出力信号Ｓ１１′ないしＳ１４′は、
図１１に示したスイッチング回路１１ないし１４を制御
するために出力される。

【００２６】図１５は、図１１に示したタイミング信号
発生器の回路ブロック図である。図１５を参照して、タ
イミング信号発生器５は、分周器１５１および１５２
と、遅延回路１５３，１５４および１５５と、ＡＮＤゲ
ート１５６とを含む。分周器１５１は、Ａ／Ｄ変換にお
ける基準のタイミング信号ＳＣを受ける。信号ＳＣとし
て、たとえば映像信号処理におけるＡ／Ｄ変換のため
に、色信号副搬送波が用いられる。

【００２７】ＡＮＤゲート１５６は、分周器１５１およ
び１５２のそれぞれの出力信号を受ける。ＡＮＤゲート
１５６の出力信号が、制御信号φ０として出力される。
信号φ０は遅延回路１５５により遅延され、遅延された
信号が制御信号φ１として出力される。分周器１５２の
出力信号は、遅延回路１５３および１５４によって遅延
され、遅延された信号が制御信号φ２として出力され
る。その結果、図１３に示した制御信号φ０，φ１およ
びφ２が得られる。

【００２８】

【発明が解決しようとする課題】図１６は、図１１に示
したＡ／Ｄ変換器において繰返される変換動作を示すタ
イミングチャートである。図１６では、３つのサイクル
における変換動作が示される。すなわち、オートゼロ期
間ＡＺ１，コース比較期間ＣＣ１およびファイン比較期
間ＦＣ１によって１つの変換動作が終了する。期間ＣＣ
１およびＦＣ１における比較動作の結果、エンコーダ３
から粗比較コードＤｃ１および精比較コードＤｆ１が出
力信号Ｄｅとして順次出力される。マルチプレクサ４
は、コードＤｃ１およびＤｆ１を変換された出力データ
Ｄｏとして並列に出力する。同様に、期間ＡＺ２，ＣＣ
２およびＦＣ２によってもう１つの変換動作が終了され
る。期間ＡＺ３，ＣＣ３およびＦＣ３によってさらにも
う１つの変換動作が終了される。図１６では、アナログ
入力信号Ａｉの変化の一例が示される。図１６における
横軸は、時間の経過を示している。

【００２９】前述のように、コース比較期間における比
較結果に従ってエンコーダ３から出力されるスイッチン
グ制御信号Ｓ１１′ないしＳ１４′は、次のオートゼロ
期間ＡＺおよびコース比較期間ＣＣの間も引続いて出力
される。たとえば、図１６において示されるように、コ
ース比較期間ＣＣ１における比較結果に基づいたスイッ
チング制御信号Ｓ１１′ないしＳ１４′は、ファイン比
較期間ＦＣ１において与えられた後、次のオートゼロ期
間ＡＺ２およびコース比較期間ＣＣ２においても与えら
れ続ける。したがって、スイッチング回路１１ないし１
４のうちの信号Ｓ１１′ないしＳ１４′により指定され
た１つが、オートゼロ期間ＡＺ２およびコース比較期間
ＣＣ２においてもオンし続けることになる。

【００３０】Ａ／Ｄ変換器５００においてマルチアドレ
スが発生したとき、エンコーダ３が、スイッチング回路
１１ないし１４のうちの２つ以上をオンさせるスイッチ
ング制御信号Ｓ１１′ないしＳ１４′を出力する。した
がって、スイッチング回路１１ないし１４のうちの２つ
以上の回路は、オートゼロ期間ＡＺ２およびコース比較
期間ＣＣ２においてもオンし続けることになる。２つ以
上のスイッチング回路のオンにより、基準電圧発生回路
１内のノードＦ１１ないしＦ４３の幾つかが、オンして
いるスイッチング回路および配線回路２を介して短絡さ
れることになる。このことは、コース比較期間において
発生される粗比較電圧のレベルの変更を引き起こす。し
たがって、コース比較期間ＣＣ２における粗比較動作が
正確に行なわれ得ず、その結果、電圧比較器２１ないし
２３からエンコーダ３に誤った粗比較結果が与えられ
る。

【００３１】たとえば、コース比較期間における粗比較
電圧の好ましくないレベル変化は、次のように説明され
る。図１８は、正常動作において基準電圧発生回路１か
ら出力される出力電圧の分布を示すグラフである。図１
８を参照して、横軸は図１１に示した基準電圧発生回路
１内のノードＦ１１，Ｆ１２，…，Ｃ１，…，Ｃ２，…
の位置を示し、縦軸はそれぞれのノードにおける電圧レ
ベルを示す。図１８に示されるように、正常動作におい
て、すなわちマルチアドレスが発生されない場合では、
基準電圧発生回路１は、次第に下降する直線上で変化さ
れる粗基準電圧および精基準電圧を出力する。

【００３２】他方、マルチアドレスが発生したとき、基
準電圧発生回路の出力電圧の分布は次のように変化す
る。一例として、アナログ入力信号Ａｉの電位がＶｒｃ
１＜Ａｉ＜Ｖｒｃ２の関係にある場合について考える。
この場合において、電圧比較器２１，２２および２３
は、正常動作において「Ｌ」，「Ｌ」および「Ｈ」の出
力信号をそれぞれ出力する（表１参照）。しかしなが
ら、マルチアドレスが発生したとき、電圧比較器２１，
２２および２３は、表１において（ ）により示される
ように「Ｈ」，「Ｌ」および「Ｈ」の出力信号をそれぞ
れ出力する。その結果、エンコーダ３が、「Ｈ」，
「Ｌ」，「Ｈ」および「Ｌ」の出力信号Ｓ１１′ないし
Ｓ１４′を出力するので、スイッチング回路１１および
１３がオンし、スイッチング回路１２および１４がオフ
することになる。２つのスイッチング回路１１および１
３が導通することの結果として、基準電圧発生回路１が
図９に示した電圧分布を有する基準電圧を発生すること
になる。

【００３３】図１９は、マルチアドレスが発生したとき
の基準電圧発生回路１の出力電圧の分布を示すグラフで
ある。図１９に示されるように、この例では連続的にか
つ一様に変化する基準電圧が得られず、したがって、コ
ース比較期間における誤動作が引き起こされることにな
る。

【００３４】これに加えて、次のような問題も指摘され
る。前述のように、精比較電圧Ｖｒｆは、先のファイン
比較期間，後のオートゼロ期間ＡＺおよびコース比較期
間ＣＣにおいて電圧比較器２１ないし２３に与えられ続
ける。たとえば、図１６を参照して、精比較電圧Ｖｒｆ
１は、期間ＦＣ１，ＡＺ２およびＣＣ２の間与えられ続
ける。同様に、精比較電圧Ｖｒｆ２は、期間ＦＣ２，Ａ
Ｚ３およびＣＣ３の間与えられ続ける。

【００３５】コース比較期間ＣＣが終了するとき、新し
い精比較電圧Ｖｒｆが電圧比較器２１ないし２３に与え
られる。したがって、新しい精比較電圧Ｖｒｆと古い精
比較電圧Ｖｒｆとの間の電圧差が大きいとき、配線回路
２を介して電圧比較器２１ないし２３に与えられる精比
較電圧Ｖｒｆが変化するのに要する時間が長くなる（図
１６に示したタイミングチャート参照）。このことは、
新しい精比較電圧Ｖｒｆの電圧比較器２１ないし２３へ
の供与が遅延されることを意味する。その結果、電圧比
較器２１ないし２３から精比較結果を示す信号が出力さ
れるのが遅延され、Ａ／Ｄ変換に要する時間が長くな
る。

【００３６】たとえば、図１６を参照して、コース比較
期間ＣＣ３が終了するとき、大きな電圧差（Ｖｒｆ２−
Ｖｒｆ３）を有する新しい精比較電圧Ｖｒｆ３が電圧比
較器に与えられなければならないので、電圧比較器での
電圧Ｖｒｆ３の確立が遅れる。

【００３７】この発明は、上記のような課題を解決する
ためになされたもので、Ａ／Ｄ変換器において正確な変
換データを出力することである。

【００３８】この発明のもう１つの目的は、Ａ／Ｄ変換
器において変換速度を改善することである。

【００３９】

【課題を解決するための手段】請求項１の発明に係るＡ
／Ｄ変換器は、複数の粗電圧範囲を規定するための複数
の粗基準電圧と複数の精電圧範囲を規定するための複数
の精基準電圧とを発生する基準電圧発生手段と、与えら
れた基準電圧によって規定された電圧範囲の中から、ア
ナログ入力信号電位を含む電圧範囲を検出する範囲検出
手段と、複数の粗基準電圧を範囲検出手段に与える粗電
圧供与手段と、粗基準電圧に基づく範囲検出手段による
検出結果に応答して、複数の精基準電圧のうち検出され
た粗範囲に含まれる精基準電圧を範囲検出手段に選択的
に与える精電圧供与手段と、粗比較期間において、精電
圧供与手段による精基準電圧の範囲検出手段への供与を
禁止する精電圧供与禁止手段とを含む。

【００４０】請求項２の発明に係るＡ／Ｄ変換器は、さ
らに、精電圧供与手段と範囲検出手段との間に接続さ
れ、精電圧供与手段から出力された精基準電圧を範囲検
出手段に伝える中間配線手段と、粗比較期間において、
中間配線手段をアナログ入力信号電位に追従させる追従
手段とを含む。

【００４１】請求項３の発明に係るＡ／Ｄ変換器は、さ
らに、精電圧供与手段と範囲検出手段との間に接続さ
れ、精電圧供与手段から出力された精基準電圧を範囲検
出手段に伝えるための中間配線手段と、粗比較期間の直
前の期間において、中間配線手段をアナログ入力信号電
位に追従させる追従手段と、粗比較期間において、中間
配線手段を粗比較期間の直前の期間における最終の電位
に保持する保持手段とを含む。

【００４２】請求項４の発明に係るＡ／Ｄ変換器は、複
数の粗電圧範囲を規定するための複数の粗基準電圧およ
び複数の精電圧範囲を規定するための複数の精基準電圧
を発生する基準電圧発生手段と、入力アナログ電圧をサ
ンプリングする手段と、サンプルされた電圧に応答し
て、粗比較期間において、入力アナログ電圧が含まれる
粗電圧範囲に対応する粗比較結果コードを出力する粗範
囲検出手段と、サンプルされた電圧および粗比較結果コ
ードに応答して、精比較期間において、入力アナログ電
圧が含まれる精電圧範囲に対応する精比較結果コードを
出力する精範囲検出手段と、粗範囲検出手段に応答し
て、精比較期間のみにおいて、粗範囲検出手段により検
出された粗電圧範囲内に含まれる精基準電圧を精範囲検
出手段に与える精電圧供与手段と、粗比較結果コードお
よび精比較結果コードに応答して、入力アナログ電圧に
対応するデジタルコードを出力する手段とを含む。

【００４３】請求項５の発明に係るＡ／Ｄ変換器は、複
数の粗電圧範囲を規定するための複数の粗基準電圧およ
び複数の精電圧範囲を規定するための複数の精基準電圧
を発生する基準電圧発生手段を含む。各複数の粗電圧範
囲は、複数の精電圧範囲のうちの対応する群を含んでい
る。このＡ／Ｄ変換器は、さらに、各々が第１，第２お
よび第３の入力ノードを有する複数の電圧比較器を含
む。各複数の電圧比較器は、サンプリング期間において
第１の入力ノードを介して入力アナログ電圧をサンプル
し、粗比較期間において、サンプルされた電圧を第２の
入力ノードを介して与えられる電圧と比較しかつ粗比較
結果信号を出力し、精比較期間において、サンプルされ
た電圧を第３の入力ノードを介して与えられる電圧と比
較しかつ精比較結果信号を出力する。このＡ／Ｄ変換器
は、さらに、複数の電圧比較器から出力される粗比較結
果信号および精比較結果信号を予め定められた規則に従
って上位ビット信号および下位ビット信号に変換し、そ
れらを順次に出力するエンコーダと、エンコーダからの
上位ビット信号および下位ビット信号をパラレルに出力
するマルチプレクサと、粗比較結果信号に応答して、複
数の精基準電圧のうち粗比較結果に対応する幾つかを選
択的に複数の電圧比較器に与えるスイッチング回路と、
粗比較結果信号を精比較期間のみにおいてスイッチング
回路に伝える粗比較結果伝送制御回路とを含む。

【００４４】

【作用】請求項１の発明におけるＡ／Ｄ変換器では、粗
比較期間において、精電圧供与禁止手段が精電圧供与手
段による精基準電圧の範囲検出手段への供与を禁止す
る。したがって、基準電圧発生手段から出力される複数
の粗基準電圧のレベルが、複数の精基準電圧の出力によ
って影響されないので、範囲検出手段による粗電圧範囲
の検出が正確に行なわれ得る。したがって、正確な変換
データが得られる。

【００４５】請求項２の発明におけるＡ／Ｄ変換器で
は、範囲検出手段が粗電圧範囲を検出している間におい
て、追従手段が中間配線手段をアナログ入力信号電位に
追従させる。したがって、中間配線手段から範囲検出手
段に与えられる次の精基準電圧が、アナログ入力信号電
位から変化されるので、精基準電圧の範囲検出手段への
供与に要する時間が短縮される。その結果、Ａ／Ｄ変換
速度が改善される。

【００４６】請求項３の発明におけるＡ／Ｄ変換器で
は、粗比較期間の直前の期間において、追従手段が中間
配線手段をアナログ入力信号電位に追従させている。保
持手段は、粗比較期間において、中間配線手段を粗比較
期間の直前の期間における最終の電位に保持する。した
がって、中間配線手段から範囲検出手段に与えられる次
の精基準電圧が、アナログ入力信号電位から変化され、
精基準電圧を範囲検出手段に与えるのに要する時間が短
縮されるという利点に加えて、保持手段による利点もも
たらされ得る。すなわち、中間配線手段の電位が保持手
段により保持されるので、中間配線手段における電荷の
リークにより引き起こされる電圧レベルの低下が防がれ
る。したがって、精比較に要する時間の増大が防がれ、
変換速度が改善され得る。

【００４７】請求項４の発明におけるＡ／Ｄ変換器で
は、精電圧供与手段が、精比較期間のみにおいて、精基
準電圧を精範囲検出手段に与える。したがって、複数の
粗基準電圧のレベルが粗比較期間においてマルチアドレ
スの発生によって影響されないので、範囲検出手段によ
る粗電圧範囲の検出が正確に行なわれ得る。その結果、
正確な変換データが得られる。

【００４８】請求項５の発明におけるＡ／Ｄ変換器で
は、粗比較結果伝送制御回路が、複数の電圧比較器から
出力される粗比較結果信号を精比較期間のみにおいてス
イッチング回路に伝える。スイッチング回路は、したが
って、精比較期間のみにおいて、精基準電圧を選択的に
複数の電圧比較器に与える。したがって、複数の粗基準
電圧のレベルが粗比較期間においてマルチアドレスの発
生によって影響されないので、複数の電圧比較器による
粗比較動作が正確に行なわれ得る。その結果、正確な変
換データが得られる。

【００４９】

【実施例】図１は、この発明の一実施例を示すＡ／Ｄ変
換器の回路ブロック図である。図１を参照して、Ａ／Ｄ
変換器１００は、新たに追加されたゲート回路７を含
む。ゲート回路７は、タイミング信号発生器５から発生
される制御信号φ２と、エンコーダ３から出力されるス
イッチング制御信号Ｓ１１′ないしＳ１４′とを受け
る。ゲート回路７は、制御信号φ２に応答して、スイッ
チング回路１１ないし１４のための新しいスイッチング
制御信号Ｓ１１ないしＳ１４を出力する。スイッチング
回路１１ないし１４は、新しいスイッチング制御信号Ｓ
１１ないしＳ１４に応答してそれぞれ動作する。Ａ／Ｄ
変換器１００における他の回路構成は、図１１に示した
従来のＡ／Ｄ変換器５００と基本的に同様であるので説
明が省略される。

【００５０】図２は、図１に示したゲート回路７の一例
を示す論理回路図である。図２を参照して、ゲート回路
７ａは、各々が第１および第２の入力ノードを有するＡ
ＮＤゲート７１ないし７４を含む。ＡＮＤゲート７１な
いし７４は、それぞれの第１の入力ノードを介して、タ
イミング信号発生器５から制御信号φ２を受ける。ＡＮ
Ｄゲート７１ないし７４は、それぞれの第２の入力ノー
ドを介して、エンコーダ３からスイッチング制御信号Ｓ
１１′ないしＳ１４′をそれぞれ受ける。ＡＮＤゲート
７１ないし７４は、出力信号Ｓ１１ないしＳ１４をスイ
ッチング回路１１ないし１４に与える。

【００５１】動作において、ＡＮＤゲート７１ないし７
４は、高レベルの制御信号φ２が与えられたとき、スイ
ッチング制御信号Ｓ１１′ないしＳ１４′を出力信号Ｓ
１１ないしＳ１４として伝送する。他方、低レベルの制
御信号φ２が与えられたとき、スイッチング制御信号Ｓ
１１′ないしＳ１４′は伝送されない。

【００５２】図３は、図１に示したゲート回路７の別の
例を示す回路図である。図３を参照して、ゲート回路７
ｂは、制御信号φ２に応答して導通するスイッチング素
子７５ないし７８を含む。スイッチング素子７５ないし
７８は、スイッチング制御信号Ｓ１１′ないしＳ１４′
を受けるように接続される。

【００５３】動作において、高レベルの制御信号φ２が
与えられたとき、スイッチング素子７５ないし７８が導
通する。したがって、スイッチング制御信号Ｓ１１′な
いしＳ１４′がスイッチング制御信号Ｓ１１ないしＳ１
４として転送される。他方、低レベルの制御信号φ２が
与えられたとき、スイッチング素子７５ないし７８がオ
フする。したがって、スイッチング制御信号Ｓ１１′な
いしＳ１４′は伝送されない。

【００５４】図４は、図１に示したＡ／Ｄ変換器におけ
る動作を説明するためのタイミングチャートである。図
１および図４を参照して、以下にＡ／Ｄ変換器１００の
動作について説明する。なお、基本的な変換動作は図１
１に示したＡ／Ｄ変換器５００と同様であるので、説明
は省略され、以下の記載では、特にゲート回路７を設け
たことにより得られる利点について説明する。

【００５５】タイミング信号発生器５から発生される制
御信号φ２は、ファイン比較期間ＦＣにおいて高レベル
になり、他の期間ＡＺおよびＣＣにおいて低レベルにな
る。したがって、ゲート回路７は、ファイン比較期間Ｆ
Ｃにおいてのみ、エンコーダ３から出力されたスイッチ
ング制御信号Ｓ１１′ないしＳ１４′を新しいスイッチ
ング制御信号Ｓ１１ないしＳ１４として出力する。した
がって、スイッチング回路１１ないし１４のうちのいず
れか１つが、ファイン比較期間ＦＣにおいてオンする。
他の期間、すなわちオートゼロ期間ＡＺおよびコース比
較期間ＣＣにおいては、すべてのスイッチング回路１１
ないし１４が、ゲート回路７から与えられる信号Ｓ１１
ないしＳ１４に応答してオフする。したがって、オート
ゼロ期間ＡＺおよびコース比較期間ＣＣにおいて、精比
較電圧Ｖｒｆが電圧比較器２１ないし２３に与えられな
い。

【００５６】たとえば、図４を参照して、ファイン比較
期間ＦＣ１，ＦＣ２およびＦＣ３においてのみ、スイッ
チング制御信号Ｓ１１ないしＳ１４がスイッチング回路
１１ないし１４に与えられる。したがって、各ファイン
比較期間ＦＣ１，ＦＣ２およびＦＣ３において、スイッ
チング制御信号Ｓ１１ないしＳ１４のうちのいずれか１
つの活性化された信号により決定される精比較電圧が、
電圧比較器２１ないし２３に与えられる。他の期間、す
なわち期間ＡＺ１，ＣＣ１，ＡＺ２，ＣＣ２，…など
は、すべてのスイッチング回路１１ないし１４がオフす
るので、精基準電圧Ｖｒｆが電圧比較器２１ないし２３
に与えられない。

【００５７】コース比較期間ＣＣ１，ＣＣ２およびＣＣ
３において精基準電圧Ｖｒｆが出力されないことは、次
のような利点をもたらす。Ａ／Ｄ変換器１００において
マルチアドレスが発生した場合に、スイッチング回路１
１ないし１４のうちの２つ以上をオンさせる信号Ｓ１
１′ないしＳ１４′がエンコーダ３から出力されるので
あるが、コース比較期間ＣＣにおいてはこれらの信号Ｓ
１１′ないしＳ１４′がスイッチング制御信号Ｓ１１な
いしＳ１４としてスイッチング回路１１ないし１４に与
えられない。したがって、図１１に示したＡ／Ｄ変換器
５００において引き起こされたような問題、すなわち基
準電圧発生回路１内のノードＦ１１ないしＦ４３のうち
の幾つかがスイッチング回路１１ないし１４のいくつか
および配線回路２を介して短絡されることが防がれ、粗
比較電圧Ｖｒｃの好ましくない変化が防がれる。したが
って、コース比較期間において、正しい粗比較電圧Ｖｒ
ｃを用いた比較動作が行なわれ、正しい粗比較結果が得
られる。

【００５８】ファイン比較期間ＦＣでは、ゲート回路７
が信号Ｓ１１′ないしＳ１４′を新しいスイッチング制
御信号Ｓ１１ないしＳ１４として出力するので、この期
間ＦＣにおいて図１７に示した従来のＡ／Ｄ変換器５０
０と同様の精比較動作が行なわれる。すなわち、スイッ
チング回路１１ないし１４のうちの１つがオンし、粗比
較結果に基づいた精基準電圧Ｖｒｆが電圧比較器２１な
いし２３に与えられる。

【００５９】図５は、この発明のもう１つの実施例を示
すＡ／Ｄ変換器の回路ブロック図である。図５を参照し
て、図１に示したＡ／Ｄ変換器１００と比較すると、Ａ
／Ｄ変換器２００は、配線回路２内の配線４１ないし４
３に接続されたスイッチング回路６をさらに備えてい
る。スイッチング回路６は、アナログ入力信号Ａｉを受
けるように接続される。スイッチング回路６は、タイミ
ング信号発生器５から発生される制御信号φ０に応答し
て、アナログ入力信号Ａｉを配線４１ないし４３に与え
る。他の回路構成は、図１に示したＡ／Ｄ変換器１００
と同様であるので説明が省略される。

【００６０】図６は、図５に示したＡ／Ｄ変換器の動作
を説明するためのタイミングチャートである。図５およ
び図６を参照して、以下にＡ／Ｄ変換器２００の動作に
ついて説明する。なお、基本的な動作は図１および図１
１に示したＡ／Ｄ変換器１００および５００と同様であ
るので説明が省略され、特にスイッチング回路６が設け
られた利点について説明する。

【００６１】ゲート回路７は、前述のように、オートゼ
ロ期間ＡＺおよびコース比較期間ＣＣにおいて、スイッ
チング制御信号Ｓ１１ないしＳ１４がスイッチング回路
１１ないし１４に与えられるのを禁止する。これに加え
て、新たに設けられたスイッチング回路６は、期間ＡＺ
において、アナログ入力信号Ａｉを配線４１ないし４３
に与える。したがって、各配線４１ないし４３の電位
は、アナログ入力信号Ａｉの電位に追従して変化される
ことになる。このことは、次のような利点をもたらす。

【００６２】図６を参照して、オートゼロ期間ＡＺにお
いて、精比較電圧Ｖｒｆがアナログ入力信号Ａｉの電位
に追従して変化していることがわかる。すなわち、期間
ＡＺ１，ＡＺ２およびＡＺ３において、図５に示したス
イッチング回路６が高レベルの信号φ０に応答してオン
するので、配線回路２内の配線４１ないし４３がアナロ
グ入力信号Ａｉの電位に追従される。その結果、これら
の期間ＡＺおよびＣＣにおいて電圧比較器２１ないし２
３に与えられる精比較電圧Ｖｒｆは、アナログ入力信号
Ａｉに追従する。

【００６３】各コース比較期間ＣＣ１，ＣＣ２およびＣ
Ｃ３が終了するとき、精比較電圧Ｖｒｆとして、スイッ
チング制御信号Ｓ１１ないしＳ１４により指定された電
圧が出力される。たとえば、コース比較期間ＣＣ１が終
了するとき、新しい精比較電圧Ｖｒｆ１が出力される。
精比較期間ＦＣ１において、精比較電圧Ｖｒｆ１に基づ
く精比較動作が行なわれる。

【００６４】したがって、電圧比較器２１ないし２３に
与えられる精比較電圧Ｖｒｆは、オートゼロ期間ＡＺに
おける最後のアナログ入力信号電位から変化されるの
で、精比較電圧Ｖｒｆの変化に要する時間が短縮され
る。たとえば、図１１に示した従来のＡ／Ｄ変換器５０
０では、図１６に示したファイン比較期間ＦＣ３が開始
されるとき、大きな電圧差（Ｖｒｆ２−Ｖｒｆ３）が生
じる。したがって、Ａ／Ｄ変換器５００では精基準電圧
Ｖｒｆ３が確立されるまでに長い時間が必要となるが、
図５に示したＡ／Ｄ変換器２００においてこの点が改善
されている。すなわち、図６に示されるように、ファイ
ン比較期間ＦＣ３が始まるとき、精基準電圧Ｖｒｆ３
は、オートゼロ期間ＡＺにおける最後のアナログ入力信
号電位Ａｉから変化される。精基準電圧Ｖｒｆ３はコー
ス比較期間ＣＣ３における比較結果に基づいて選択され
ているので、電圧差（Ａｉ−Ｖｒｆ３）が前述の電圧差
（Ｖｒｆ２−Ｖｒｆ３）よりも小さい。したがって、精
基準電圧Ｖｒｆ３が確立されるまでに要する時間が短縮
される。その結果、Ａ／Ｄ変換器２００において、ファ
イン比較期間ＦＣにおいてより高速の精比較動作が可能
となるので、変換速度が改善され得る。

【００６５】図５に示したＡ／Ｄ変換器２００において
も、オートゼロ期間ＡＺおよびコース比較期間ＣＣにお
いてスイッチング制御信号Ｓ１１ないしＳ１４がスイッ
チング回路１１ないし１４に与えられないので、マルチ
アドレスの発生により、これらの期間において粗比較電
圧Ｖｒｃが変化されるのが防がれる。したがって、図５
に示したＡ／Ｄ変換器２００が、図１に示したＡ／Ｄ変
換器１００においてもたらされた利点をも有しているこ
とが指摘される。

【００６６】図７は、この発明のさらにもう１つの実施
例を示すＡ／Ｄ変換器の回路ブロック図である。図７を
参照して、図５に示したＡ／Ｄ変換器２００と比較する
と、Ａ／Ｄ変換器３００は、さらに、スイッチング回路
６の前段に設けられたバッファ回路７１ないし７３を備
えている。アナログ入力信号Ａｉの電位は、バッファ回
路７１ないし７３を介してスイッチング回路６に与えら
れる。他の回路構成は、図５に示したＡ／Ｄ変換器２０
０と同様であるので説明が省略される。図５に示したＡ
／Ｄ変換器２００によりもたらされた利点に加えて、図
７に示したＡ／Ｄ変換器３００は、さらに次のような利
点をもたらすことができる。

【００６７】一般に、配線回路２内の各配線４１ないし
４３は、接地に対し容量を有している。したがって、こ
れらの配線４１ないし４３をアナログ入力信号Ａｉのみ
によって駆動することは、時間遅延を引き起こすことに
なる。図７に示した各バッファ回路７１ないし７３は、
たとえばソースホロワ回路のように高い入力インピーダ
ンスと低い出力インピーダンスとを有しているので、配
線４１ないし４３が有する容量による影響を防ぐことが
できる。言い換えると、バッファ回路７１ないし７３は
インピーダンス変換回路として動作する。その結果、ア
ナログ入力信号Ａｉの電位を配線回路２に伝えるのに要
する時間が短縮され、変換速度がさらに改善される。

【００６８】図８は、この発明のさらにもう１つの実施
例を示すＡ／Ｄ変換器４００の回路ブロック図である。
図８を参照して、図５に示したＡ／Ｄ変換器２００と比
較すると、Ａ／Ｄ変換器４００は、電圧比較器２１ない
し２３の出力側に設けられたバッファ回路７４と、スイ
ッチング回路６の入力側に設けられたバッファ回路７５
とをさらに含む。各バッファ回路７４および７５は、ア
ナログ入力信号Ａｉを受けるように接続される。各バッ
ファ回路７４および７５は、たとえばソースホロワ回路
により構成されており、高い入力インピーダンスを有し
かつ低い出力インピーダンスを有する。他の回路構成
は、図５に示したＡ／Ｄ変換器２００と同様であるので
説明が省略される。図８に示したＡ／Ｄ変換器４００
は、図７に示したＡ／Ｄ変換器３００における利点に加
えて、さらに次のような利点をもたらすことができる。

【００６９】アナログ入力信号Ａｉが、バッファ回路７
５を介して配線回路２に与えられるので、図７に示した
Ａ／Ｄ変換器３００と同様に、配線４１ないし４３の電
位が、アナログ入力信号Ａｉに追従して変化するのに要
する時間が短縮される。したがって、Ａ／Ｄ変換器４０
０においても、図７に示したＡ／Ｄ変換器３００と同様
の高速化における利点が得られる。

【００７０】これに加えて、電圧比較器２１ないし２３
の入力側にバッファ回路７４が設けられているので、バ
ッファ回路７４および７５の特性が周囲環境の変化によ
り変動されても、悪影響が生じるのが防がれる。すなわ
ち、図７に示したＡ／Ｄ変換器３００では、スイッチン
グ回路６の入力側だけにバッファ回路７１ないし７３が
設けられているので、たとえば周囲温度の変化により、
バッファ回路７１ないし７３の特性が変化される。した
がって、電圧比較器２１ないし２３に与えられるアナロ
グ入力信号Ａｉと配線回路２に与えられるアナログ入力
信号Ａｉとの間に違いが生じ得るので、配線４１ないし
４３の電位変化が精度において劣る。しかしながら、図
８に示したＡ／Ｄ変換器４００において、電圧比較器２
１ないし２３の入力側およびスイッチング回路６の入力
側に、同じ回路特性を有するバッファ回路７４および７
５がそれぞれ設けられているので、温度変化などにより
引き起こされる悪影響を防ぐことが可能となる。

【００７１】図９は、この発明のさらにもう１つの実施
例を示すＡ／Ｄ変換器６００の回路ブロック図である。
図９を参照して、図５に示したＡ／Ｄ変換器２００と比
較すると、Ａ／Ｄ変換器６００は、アナログ入力信号Ａ
ｉを受けるように接続されたサンプルホールド回路（Ｓ
／Ｈ）８をさらに含む。サンプルホールド回路８は、タ
イミング信号発生器５から出力される高レベルの制御信
号φ０に応答して、アナログ入力信号Ａｉに追従する出
力電圧Ｖｓｈをスイッチング回路６に与える。低レベル
の制御信号φ０が与えられたとき、信号φ０の立下がり
の直前の時点におけるアナログ入力信号Ａｉの電位を保
持し、保持された電位をスイッチング回路６に与える。
すなわち、サンプルホールド回路８は、制御信号φ０が
低レベルにある期間において、保持された電圧Ｖｓｈを
スイッチング回路６に与える。

【００７２】スイッチング回路６は、タイミング信号発
生器５から与えられる反転された制御信号／φ２に応答
して、サンプルホールド回路８から与えられた電圧を配
線４１ないし４３に与える。他の回路構成は、図５に示
したＡ／Ｄ変換器２００と同様であるので説明が省略さ
れる。図９に示したＡ／Ｄ変換器６００は、図５に示し
たＡ／Ｄ変換器２００における利点に加えて、さらに次
のような利点をもたらすことができる。

【００７３】前述のように、配線回路２内の各配線４１
ないし４３は、接地に対し容量を有している。この容量
があまりに大きいと、アナログ入力信号Ａｉの伝達にお
いて遅延が引き起こされるので、この容量は小さいほど
好ましい。しかしながら、配線４１ないし４３の接地に
対する容量が小さすぎると、アナログ入力信号Ａｉの電
圧がコース比較期間ＣＣにおいて保持できなくなる。す
なわち、各配線４１ないし４３からの電荷のリークによ
り、各配線４１ないし４３の電圧レベルが減少される。

【００７４】図９に示したＡ／Ｄ変換器６００では、こ
の問題の発生を防ぐためのサンプルホールド回路８が設
けられている。図１０を参照して、サンプルホールド回
路８は、高レベルの制御信号φ０に応答して、各オート
ゼロ期間ＡＺ１，ＡＺ２およびＡＺ３においてアナログ
入力信号Ａｉの電圧を出力電圧Ｖｓｈとして伝送する。
すなわち、アナログ入力信号Ａｉの電位に追従する出力
電圧Ｖｓｈがスイッチング回路６に与えられる。他方、
サンプルホールド回路８は、低レベルの制御信号φ０に
応答して、各オートゼロ期間ＡＺ１，ＡＺ２およびＡＺ
３における最終の電圧を出力電圧Ｖｓｈとして出力す
る。すなわち、コース比較期間ＣＣ１，ＣＣ２およびＣ
Ｃ３ならびにファイン比較期間ＦＣ１，ＦＣ２およびＦ
Ｃ３において、オートゼロ期間における最終の電圧が保
持される。

【００７５】その結果、コース比較期間ＣＣにおいて配
線４１ないし４３からの電荷のリークが引き起こされて
も、サンプルホールド回路８が失われた電荷を補うの
で、各配線４１ないし４３の電圧レベルを一定のレベ
ル、すなわち各オートゼロ期間ＡＺにおける最終の電圧
レベルに保つことができる。したがって、各ファイン比
較期間ＦＣが開始されるとき、精比較電圧Ｖｒｆを確立
するのに要する時間がより短縮され得る。その結果、精
比較に要する時間がより短縮され、変換速度が改善され
得る。

【００７６】このように、図１に示したＡ／Ｄ変換器１
００は、コース比較期間ＣＣにおいてスイッチング制御
信号Ｓ１１ないしＳ１４のスイッチング回路１１ないし
１４への供与を禁止するゲート回路７を備えているの
で、コース比較期間ＣＣにおいていずれのスイッチング
回路１１ないし１４もオンしない。したがって、マルチ
アドレスが発生した場合でも、基準電圧発生回路１内の
幾つかのノードが配線回路２を介して短絡されないの
で、コース比較期間ＣＣにおいて正しい粗比較電圧Ｖｒ
ｃが出力される。その結果、コース比較期間ＣＣにおけ
る正しい比較動作が行なわれ得るので、Ａ／Ｄ変換器１
００から正確な変換データＤｏが出力される。

【００７７】これに加えて、図５，図７および図８に示
したＡ／Ｄ変換器２００，３００および４００は、コー
ス比較期間ＣＣにおいて、配線回路２内の配線４１ない
し４３の電位をアナログ入力信号Ａｉに追従させるため
の回路構成を備えているので、ファイン比較期間ＦＣが
開始されるとき、精比較電圧Ｖｒｆの電位が確立される
のに要する時間が短縮される。したがって、精比較に要
する時間が短縮され、変換速度が改善される。これに加
えて、図９に示したＡ／Ｄ変換器６００は、さらにサン
プルホールド回路８を備えているので、配線４１，４２
および４３の電位の低下が防がれ、精比較に要する時間
の増大が防がれ得る。

【００７８】

【発明の効果】以上のように、請求項１の発明によれ
ば、粗比較期間において、精電圧供与手段による精基準
電圧の範囲検出手段への供与を禁止する精電圧供与禁止
手段を設けたので、正確な変換データを出力することの
できるＡ／Ｄ変換器が得られた。

【００７９】また、請求項２の発明によれば、粗比較期
間において、中間配線手段をアナログ入力信号電位に追
従させる追従手段を設けたので、改善された変換速度を
有するＡ／Ｄ変換器が得られた。

【００８０】さらに、請求項３の発明によれば、追従手
段により粗比較期間の直前の期間においてアナログ入力
信号電位に追従された電位に中間配線手段を保持する保
持手段を設けたので、中間配線手段における電荷のリー
クにかかわらず、改善された変換速度を有するＡ／Ｄ変
換器が得られた。

【００８１】さらには、請求項４の発明によれば、精比
較期間のみにおいて精基準電圧を精範囲検出手段に与え
る精電圧供与手段を設けたので、正確な変換データを出
力することのできるＡ／Ｄ変換器が得られた。

【００８２】さらにはまた、請求項５の発明によれば、
複数の電圧比較器から出力される粗比較結果信号を精比
較期間のみにおいてスイッチング回路に伝える粗比較結
果伝送制御回路を設けたので、正確な変換データを出力
することのできるＡ／Ｄ変換器が得られた。

【図面の簡単な説明】

【図１】この発明の一実施例を示すＡ／Ｄ変換器の回路
ブロック図である。

【図２】図１に示したゲート回路７の一例を示す論理回
路図である。

【図３】図１に示したゲート回路７の別の例を示す回路
図である。

【図４】図１に示したＡ／Ｄ変換器における動作を説明
するためのタイミングチャートである。

【図５】この発明のもう１つの実施例を示すＡ／Ｄ変換
器の回路ブロック図である。

【図６】図５に示したＡ／Ｄ変換器の動作を説明するた
めのタイミングチャートである。

【図７】この発明のさらにもう１つの実施例を示すＡ／
Ｄ変換器の回路ブロック図である。

【図８】この発明のさらにもう１つの実施例を示すＡ／
Ｄ変換器の回路ブロック図である。

【図９】この発明のさらにもう１つの実施例を示すＡ／
Ｄ変換器の回路ブロック図である。

【図１０】図９に示したＡ／Ｄ変換器における動作を説
明するためのタイミングチャートである。

【図１１】従来のＡ／Ｄ変換器の回路ブロック図であ
る。

【図１２】図１１に示した１つの電圧比較器の回路図で
ある。

【図１３】図１２に示した電圧比較器の動作を説明する
ためのタイミングチャートである。

【図１４】図１２に示したインバータの入出力特性を示
す特性図である。

【図１５】図１１に示したタイミング信号発生器の回路
ブロック図である。

【図１６】図１１に示したＡ／Ｄ変換器における動作を
説明するためのタイミングチャートである。

【図１７】図１１に示したエンコーダ３の回路ブロック
図である。

【図１８】正常動作における基準電圧発生回路の出力電
圧の分布を示すグラフである。

【図１９】マルチアドレスが発生したときの基準電圧発
生回路の出力電圧の分布を示すグラフである。

【符号の説明】

１ 基準電圧発生回路 ２ 配線回路 ３ エンコーダ ４ マルチプレクサ ５ タイミング信号発生器 ７ ゲート回路 ８ サンプルホールド回路 １１−１４ スイッチング回路 ２１−２３ 電圧比較器 Ｓ１１−Ｓ１４ スイッチング制御信号 φ０，φ１，φ２ 制御信号 Ａｉ アナログ入力信号 Ｄｏ 出力データ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の粗電圧範囲を規定するための複数
   の粗基準電圧と複数の精電圧範囲を規定するための複数
   の精基準電圧とを発生する基準電圧発生手段を含み、各
   前記複数の粗電圧範囲は、前記複数の精電圧範囲の対応
   する群を含んでおり、 与えられた基準電圧によって規定された電圧範囲の中か
   ら、アナログ入力信号電位を含む電圧範囲を検出する範
   囲検出手段と、 前記複数の粗基準電圧を前記範囲検出手段に与える粗電
   圧供与手段とを含み、 前記範囲検出手段は、与えられた粗基準電圧に基づい
   て、アナログ入力信号電位を含む粗電圧範囲を検出し、 前記範囲検出手段に応答して、前記複数の精基準電圧の
   うち、検出された粗範囲に含まれる精基準電圧を前記範
   囲検出手段に選択的に与える精電圧供与手段を含み、 前記範囲検出手段は、粗比較期間において、与えられた
   精基準電圧に基づいて、アナログ入力信号電位を含む精
   電圧範囲を検出し、 前記粗比較期間において、前記精電圧供与手段による精
   基準電圧の前記範囲検出手段への供与を禁止する精電圧
   供与禁止手段を含む、Ａ／Ｄ変換器。
2. 【請求項２】 さらに、 前記精電圧供与手段と前記範囲検出手段との間に接続さ
   れ、前記精電圧供与手段から出力された精基準電圧を前
   記範囲検出手段に伝えるための中間配線手段と、 前記粗比較期間において、前記中間配線手段をアナログ
   入力信号電位に追従させる追従手段とを含む、請求項１
   に記載のＡ／Ｄ変換器。
3. 【請求項３】 さらに、 前記精電圧供与手段と前記範囲検出手段との間に接続さ
   れ、前記精電圧供与手段から出力された精基準電圧を前
   記範囲検出手段に伝えるための中間配線手段と、 前記粗比較期間の直前の期間において、前記中間配線手
   段をアナログ入力信号電位に追従させる追従手段と、 前記粗比較期間において、前記中間配線手段を前記直前
   の期間における最終の電位に保持する保持手段とを含
   む、請求項１に記載のＡ／Ｄ変換器。
4. 【請求項４】 入力アナログ電圧を対応するデジタルコ
   ードに変換するＡ／Ｄ変換器であって、 複数の粗電圧範囲を規定するための複数の粗基準電圧お
   よび複数の精電圧範囲を規定するための複数の精基準電
   圧を発生する基準電圧発生手段と、 入力アナログ電圧をサンプリングする手段と、 サンプルされた電圧に応答して、粗比較期間において、
   入力アナログ電圧が含まれる粗電圧範囲に対応する粗比
   較結果コードを出力する粗範囲検出手段と、 サンプルされた電圧および粗比較結果コードに応答し
   て、精比較期間において、入力アナログ電圧が含まれる
   精電圧範囲に対応する精比較結果コードを出力する精範
   囲検出手段と、 前記粗範囲検出手段に応答して、前記精比較期間のみに
   おいて、前記粗範囲検出手段により検出された前記粗電
   圧範囲内に含まれる精基準電圧を前記精範囲検出手段に
   与える精電圧供与手段と、 前記粗比較結果コードおよび前記精比較結果コードに応
   答して、前記デジタルコードを出力する手段とを含む、
   Ａ／Ｄ変換器。
5. 【請求項５】 複数の粗電圧範囲を規定するための複数
   の粗基準電圧および複数の精電圧範囲を規定するための
   複数の精基準電圧を発生する基準電圧発生手段を含み、 各前記複数の粗電圧範囲は、前記複数の精電圧範囲のう
   ちの対応する群を含んでおり、 各々が第１，第２および第３の入力ノードを有する複数
   の電圧比較器を含み、 各前記複数の電圧比較器は、サンプリング期間において
   第１の入力ノードを介して入力アナログ電圧をサンプル
   し、粗比較期間において、サンプルされた電圧を第２の
   入力ノードを介して与えられる電圧と比較しかつ粗比較
   結果信号を出力し、精比較期間において、サンプルされ
   た電圧を第３の入力ノードを介して与えられる電圧と比
   較しかつ精比較結果信号を出力し、 前記複数の電圧比較器に接続され、前記複数の電圧比較
   器から出力される粗比較結果信号および精比較結果信号
   を予め定められた規則に従って上位ビット信号および下
   位ビット信号に変換し、それらを順次に出力するエンコ
   ーダと、 前記エンコーダに接続され、前記上位ビット信号および
   下位ビット信号をパラレルに出力するマルチプレクサ
   と、 前記複数の電圧比較器から出力される粗比較結果信号に
   応答して、前記複数の精基準電圧のうち粗比較結果に対
   応する幾つかを選択的に前記複数の電圧比較器に与える
   スイッチング回路と、 前記複数の電圧比較器から出力される粗比較結果信号を
   精比較期間のみにおいて前記スイッチング回路に伝える
   粗比較結果伝送制御回路とを含む、Ａ／Ｄ変換器。