KR890004650B1 - A/d변환기 - Google Patents

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KR890004650B1
KR890004650B1 KR1019840005100A KR840005100A KR890004650B1 KR 890004650 B1 KR890004650 B1 KR 890004650B1 KR 1019840005100 A KR1019840005100 A KR 1019840005100A KR 840005100 A KR840005100 A KR 840005100A KR 890004650 B1 KR890004650 B1 KR 890004650B1
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    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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  • Theoretical Computer Science (AREA)
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Abstract

내용 없음.

Description

A/D변환기
제 1 도는 시이컨셜 비교시스템에서 종래의 A/D변환기의 일예에 대한 블록도.
제2a도는 제 1 도에서 보인 시이컨셜 비교기의 상세한 회로도.
제2b도 및 제2c도는 제2a도에 보인 시이컨셜 비교기의 동작을 보여주는 파형도 및 다이어그램.
제3a도는 제 1 도에 보인 A/D변환기의 동작을 보여주는 다이어그램.
제3b도는 제 1 도에서 보인 A/D변환기의 알고리즘을 보여주는 다이어그램.
제 4 도는 본 실시예에 따른 A/D변환기의 일실시예의 블록도.
제 5 도는 제 4 도에서 보인 A/D변환기의 동작을 설명하는 타임 차아트.
제 6 도는 제 4 도에서 보인 시이컨셜 비교기 레지스터(12a 및 12b)의 상세한 회로도.
제 7 도는 제 4 도에서 보인 시이컨셜 비교기 레지스터(12c 내지 12h)의 상세한 회로도.
제8a도 및 제8b도는 제 7 도에서 보인 회로가 동작하는 동안 신호레벨을 보여주는 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 비교기 2 : D/A변환기
3 : 시이컨셜 비교기 제어회로 11a - 11h : 쉬프트 레지스터
12a - 12h : 시이컨셜 비교기 레지스터 13 : 제 1 반전기 회로
14 : 제 2 반전기 회로
본 발명은 A/D변환기, 특히 시이컨셜 비교형 A/D변환기에 관한 것이다.
종전 형태의 A/D변환기는 기준전압을 발생하는 D/A변환기, 표본화된 애널로그(analog) 입력전압을 기준전압과 비교하는 비교기 및 디지탈값을 비교기에 의해 판정된 결과에 따라 D/A변환기에 입력하는 비교단계를 반복하여 변환결과를 얻는 시이컨셜 비교기 제어회로를 포함한다. 비교기는 그의 제 1 입력에서 애널로그 신호를 받으며, 그의 제 2 입력에서 D/A변환기로부터 애널로그 신호입력을 받는다.
제 1 입력 및 제 2 입력에서 수신된 이들 신호는 비교기에서 비교되어지고 비교된 출력은 시이컨셜 비교기 제어회로에 공급된다. 이 시이컨셜 비교기 제어회로에서 디지탈신호를 애널로그 신호로 변환하는 D/A변환기에 디지탈 신호가 공급되도록 디지탈값은 비교기출력에 일치해서 변화된다.
애널로그 신호는 비교기의 제 2 입력에 공급되는데 그것은 제 2 의 비교를 수행한다.
결과적으로 애널로그 값에 대응하는 디지탈신호가 얻어지는 점에서 제 1 입력과 제 2 입력이 서로 같을때까지 비교는 순차적으로 제 1 시간, 제 2 시간 등과 같이 수행된다.
상기에서 보인 시이컨셜 비교시스템에서 비교는 일본공개특허공보(No.57-160219)에 공개된 바와같이 D/A변환기에서 통상적으로 발생되는 최대기준전압의 1/2되는 점에서 시작된다. 더우기 애널로그 입력전압이 광범위하게 변화될때 오기능이 비교기에서 발생하게 되는데 이에 대해서는 후에 설명하겠다.
비교가 기준전압의 3/4되는 점에서 시작된다면 상기 오(誤) 기능은 일본 공개특허공보(No.58-53222)에서 밝혀진 바와같이 제거된다.
더우기 이 방법에서 다음값이 비교결과에 따라 세트될때 오차 비교루틴(routine)이 후에 상세히 설명하는 바와같이 발생하기도 한다.
종래 기술의 상기문제를 고려하여 시이컨셜 비교기 레지스터에서 오동작의 원인을 제거할 수 있는 3/4기준전압 시이컨셜 비교시스템의 A/D변환기를 제공하는 것이 본 발명의 목적이다.
상기 목적은 기준전압을 발생하는 D/A변환기, 기준전압과 표본화된 애널로그 입력전압을 비교하는 비교기 및 변환결과를 얻기 위해 비교기에 의한 판정결과에 따라서 디지탈값을 D/A변환기에 입력하는 비교처리를 반복하는 시이컨셜 비교기 제어회로로 구성된 A/D변환기에 의하여 이룩될 수 있다. 애널로그 입력의 최대허용 값의 1/2보다 더 큰 기준전압이 A/D비교가 시작되는 시각에 비교기에 공급되도록 시이컨셜 비교기 제어회로는 초기 디지탈값을 D/A변환기에 입력한다.
따라서 시이컨셜 제어회로는 디지탈 치(置)입력의 내용을 비교결과에 따라서 각 비교단계에서 유지하거나 D/A변환기로 변화되도록 구성되어 있다.
비교단계는 최대의미 비트를 제외한 임의의 비트에서 시작된다. 애널로그 입력전압이 기준전압보다 더 크다는 것이 결정되었을때 초기 디지탈값의 최대의미 비트는 비교기에 의한 결정결과와 관계없이 A/D변환이 끝날때까지 변화되지 않는다.
더우기 본 발명의 특징과 장점은 첨부된 도면을 참조로 한 다음 기술로부터 명백해질 것이며, 더우기 본 발명의 영역이 제한된 방법에 있지 않다는 것이 밝혀질 것이다.
제 1 도는 시이컨셜 비교형 A/D변환기의 블록도를 보이고 있다. 제 1 도에서 비교기(1)는 애널로그 신호입력을 제 1 입력에서 받으며 비교기(1)의 제 2 입력은 D/A변환기(2)에서 애널로그신호 입력을 받는다.
제 1 입력 및 제 2 입력에서 받는 이들 신호는 비교기(1)에서 비교되어지고, 비교된 입력은 시이컨셜 비교기 제어회로(3)에 공급된다.
시이컨셜 비교기 제어회로(3)에서 디지탈신호(D0, …D5, D6, D7)가 D/A변환기에 공급되어 디지탈신호(D0, …, D7)를 애널로그 신호로 변환되도록 디지탈값을 비교기(1)의 출력에 따라 변화된다.
상기 애널로그 신호는 비교기(1)의 제 2 입력에 공급되어 두번째 비교를 수행한다.
결과적으로 애널로그 신호에 대응하는 디지탈신호(D0, …, D7)가 출력단자에서 얻어지는 점에서 제 1 입력 및 제 2 입력이 서로 같게 될때까지 제 1 시각, 제 2 시각 등의 비교가 순차적으로 수행된다.
제 1 도에 보인 회로에서 제2a도에 보인 바와같이 비교기(1)는 구성되었으며 제2b도는 타이밍 차아트로서 a는 표본화된 애널로그신호, b는 밸런스신호(BALANCE), b)는 비교기 이네이블(enable) 신호(CPE), (d)는 기준신호, (e)는 출력신호(VCMP)를 각각 설명하고 있다.
제2a도에서 밸런스신호(BALANCE) (제2b도 (b))가 H(고레벨)에 있으며, 애널로그 입력전압(제2b도 (a))이 트랜지스터(Q1)를 경유한 입력이고, 이때 CPE신호 (제2b도 (c))가 H(고레벨)가 되고, 즉 비교모드(mode)에 들어가며 D/A출력(제2b도 (d))은 트랜지스터(Q2)를 경유한 입력이다.
이때 애널로그 입력과 D/A변환기의 출력사이의 전위차("a") (제2c도에 보임)에 대응하는 전압은 노드a (제2a도)에서 발생된다.
상기 전위차("a")는 제2c도에 보인 바와같이 노드(node) b (제2a)도에서 "b" (제2c도에 보임)로 증폭된다.
결과적으로 더욱 증폭된 전압이 노드(C, D 및 E) (제2a도)에서 얻어진다.
예컨대 애널로그 입력전압이 10mV라고 가정하면 D/A비교기 출력은 12mV이고, 각 반전기에서 증폭인자는 10이며, 노드a에서 전압변화는 2mV이며, 4는 출력전압을 -20mV, +200mV 및 -2.0V를 노드(B, C, D) (제2a도)에서 변화시키고, H(고레벨)신호는 노드(E)에 입력이다.
그러므로 기준전압(D/A변환기 출력)은 애널로그 입력(AN)보다 더 높다.
제2a도에서 보인 시이컨셜 비교시스템에서 D/A변환기에서 통상적으로 발생되는 최대기준전압의 1/2점에서부터 비교가 개시된다.
더우기 애널로그 입력전압이 광범위하게 변할때 제2a도를 참조하여 아래에서 상세히 설명되는 바와같이 비교기에서 오기능이 발생된다.
밸런스신호(BALANCE)가 H(고레벨)일때 즉 밸런스 모드에서 점(4)에서의 전압이 반전기의 입력 드레쉬호울드 전압에 해당되는 통상적으로 약 1.2V이다.
이 상태에서 애널로그 신호의 최대전압(예컨대 5V)이 공급된다면 점(5)에서의 전압은 5V가 되어 3.8V의 전위차가 콘덴서(7)의 양 단자에 나타나고 전하(3.8C) (여기서 C는 콘덴서(7)의 캐패시턴스)가 콘덴서(7)에 저장된다.
그때 밸런스신호(BALANCE)가 L(저레벨)로 된다.
최대 기준전압(REF)이 5.6V라고 가정하면 최대전압의
Figure kpo00001
은 2.8V이다.
상기 2.8V가 D/A변환기의 초기 기준출력으로서 비교기(1)에 공급될때나 비교기 이네이블신호(CPE)가 H일때 점(5)의 전압은 2.8V가 되며 이것은 점(4)에서의 전압을 콘덴서(7)를 경유한 용량성 결합으로 인하여 -1.0V 이하로 떨어지게 한다.
그 다음에 MOS트랜지스터(Q3)의 확산영역과 반도체기판(substrate)사이에 형성된 PN접합이 순방향으로 바이어스(bias)되므로 전류는 접지전위에 그라운드된 반도체 기판으로부터 점(4)으로 흐르고 점(4)에서의 전압은 0V가 된다. 따라서 콘덴서(7)에서의 전하량은 3.7C에서 2.8C로 변하여 오기능을 일으킨다. 그러므로 최대기준전압의 3/4부터
Figure kpo00002
비교가 개시된다면 점(5)에서의 전압은 4.2V가되며 (최대기준전압(REF)은 5.6V라고 가정) 점(4)에서의 전압은 약 0.4V가 되어 상기 결점이 제거된다. 이것은 시이컨셜 제어회로(3)내의 시이컨셜 비교기 레지스터의 초기치를 해상도가 8비트일때(8Q)H로부터 (8Q)H로 함으로써 이룩된다.
더우기 이 방법에서 다음 값이 비교결과에 따라서 세트되었을 때 오차 비교루틴(routine)이 발생한다.
이 상태는 제3a도 및 제3b도를 설명하기에 앞서 시이컨셜 비교기 제어회로의 알고리즘을 설명한다.
즉 비교단계는 다음 알고리즘에 따라 최대의미 비트를 제외한 임의의 비트에서 개시된다.
a비교되는 신호가 초기치보다 더 클때 즉 "H"에서 비교되는 비트는 값("1")에 놓이게 되고 비교될 다음 비트가 또한 값("1")에 놓인다.
b비교되는 신호가 초기치보다 더 작을때 비교되는 비트는 값("0")에 놓이고 비교되어질 다음 비트는 또한 값("1")에 놓인다.
제3a도 및 제3b도에서 Ref는 전류의 디지탈값에 해당되는 전류 기준전압 레벨을 나타내고 8a는 초기치를, 8b는 비교되는 애널로그 신호를 각각 나타낸다.
제3b도에서 정상상태에서 앤러로그값(8b)은 초기치(8a)와 비교되고 이 비교처리에서 길(a→b→c→d→e)에 의해 실행되어 비교된 값은 값("1100")으로 세트된다.
이 길은 제3a도에서 A→B→C→D→E로 보인다.
제3b도에서 애널로그 신호(8b)가 첫번째 비교에서 초기치(8a)보다 더 작은 걸로 결정되었을때 비교처리는 또 다른 길(g→h→i→j→k)에 의해 실행되고 비교된 값은 값("1100")에 세트된다. 이 길은 제3a도에서 G→H→I→J→K로서 보이고 있다.
더우기 제3b도에서 애널로그 신호(8b)가 두번째 시각에서 기준치(8c)보다 더 적은 것으로 결정되었을때 즉 AN＜Ref일때 비교처리는 또 다른 길(a→l→m→n)로 실행되고 최종적으로 값("111")이 출력된다.
이 길은 제3a도에서 A→L→M→N으로서 보인다.
제3a도에서 참조번호(12)는 오기능 모드영역을 설명하고 있음을 주의하라.
시이컨셜 비교기 레지스터에서 오기능을 제거하려는 목적을 성취하기 위하여 기준치가 애널로그치(置)보다 더 적은 것으로 결정되었을때 두번째 비교 이하에서는 비교가 수행되지 않는다.
본 발명에 따른 상기 목적으로 실현하기 위한 회로도가 제 4 도에 보인다.
제 4 도에서 11a부터 11h까지는 쉬프트(shift) 레지스터를 나타내며, 12a부터 12h까지는 시이컨셜 비교기 레지스터를 나타내고 13과 14는 각각 반전기를 나타낸다.
제 4 도에서 개시펄스가 첫번째 쉬프트 레지스터(11a)에 인가되고 그 펄스가 쉬프트될때 상기 펄스는 순차적으로 쉬프트되는 것과 같은 방법으로 쉬프트 레지스터(11a - 11h)는 클록펄스(
Figure kpo00003
A및
Figure kpo00004
B)에 의해 구동된다.
즉 개시펄스가 제 1 쉬프트 레지스터 및 시이컨셜 비교기 레지스터(12b)를 후에 설명하는 바와같이 레지스터(12a)에 피이드백 시키며, 반전기(14)는 더 먼 전송을 위해 3비트보다 더 낮은 치(置)를 금지시킨다.
출력단자(D7- D0)는 제 1 도에서 보인 시이컨셜 비교기 제어회로의 출력단자에 대응된다.
제 5 도는 제 4 도에 보인 회로의 동작을 설명하는 타임차아트이다.
도면에 보인 바와같이 개시펄스(
Figure kpo00005
6')는 제 1 레지스터(12a)에 공급되고 펄스(
Figure kpo00006
7,
Figure kpo00007
6,
Figure kpo00008
5,
Figure kpo00009
4)는 클록펄스(
Figure kpo00010
A)에 의해 발생된다. 클록펄스(
Figure kpo00011
A)가 비교기(VCMP)의 출력을 수신할때 출력(1, 1, 0)은 순차적으로 출력단자(D7, D6, D5)에서 발생된다.
제 6 도는 시이컨셜 비교기 레지스터(12a, 12b) 및 제 4 도에 보인 쉬프트 레지스터(11a, 11b)의 상세한 회로도이다.
제 4 도 및 제 6 도에서 반전기(13 및 14)는 본 발명을 수행하기 위해 종래회로에 추가된 것이다.
제 6 도에서 보인 회로에서 개시펄스(START)가 공급될때 트랜지스터(21)의 콜렉터 및 출력클록(
Figure kpo00012
7)은 L가 되고, 트랜지스터(21)의 베이스는 H가 된다.
유사하게 출력클록(
Figure kpo00013
6)은 또한 L가 된다.
트랜지스터(25 및 27)의 콜렉터는 L가 되고 트랜지스터(29)의 베이스는 H가 되고 트랜지스터(25 및 27)도 H가 된다. 따라서 H레벨이 단자(D6및 D7)에 나타난다.
이 상태에서 비교기 레지스터(12b)의 출력(D6)은 고레벨(H레벨)로서 결정되었을때 반전기(13)의 출력은 L레벨이 되고 트랜지스터(15)는 오프상태에 놓이게 된다.
그러므로 비교기 레지스터(12a)의 출력(D7)은 입력레벨에 관계없이 H레벨에 고정된다.
제 7 도는 제 4 도에 보인 레지스터(12c ∼ 12h)의 상세한 회로도를 보이고 있다.
제 7 도는 레지스터가 이네이블(ENABLE) 모드에 있지 않은 상태를 보여주며 기호(H 및 L)는 각각 이들 점에서 고레벨 상태와 저레벨상태를 보인다.
레지스터가 이네이블 상태에 있으며 ref＞AN이 H레벨에 있을때 각 점에서 제8a도는 레벨을 보여준다.
이 경우에 비트 출력레벨(D5- D0)은 L레벨이 된다.
제8b도는 ref＞AN이 L레벨일때 각 점에서의 레벨을 보인다. 이 경우에 비트출력레벨(D5- D0)은 H레벨이 된다.
위에서 상세히 설명한 바와 같이 본 발명에 따르면 3/4 기준전압 시이컨셜 비교시스템의 A/D변환기에서 시이컨셜 비교기 레지스터의 오기능 모드가 제거될 수 있으므로 종래시스템에 비해 본 발명은 큰 개선을 실현할 수 있다.
본 발명의 상기 실시예는 3/4기준전압 시이컨셜 비교시스템으로 사용된다.
더우기 애널로그 입력의 최대허용치의 1/2보다 더 큰 기준전압이 A/D변환이 개시되는 시각에서 비교기에 공급될때도 또한 본 발명이 응용될 수 있다는 것이 이해된다.
따라서 시이컨셜 제어회로는 비교결과에 따라 각 비교단계에서 디지탈값의 내용을 D/A변환기에 유지하거나 변화되도록 구성되었으며 비교단계는 최대의미 비트를 제외한 임의의 비트에서 시작된다.

Claims (3)

  1. A/D변환기에 있어서, 기준전압을 발생하는 D/A변환기 ; 표본화된 애널로그 입력전압을 상기 기준전압과 비교하는 비교기 ; 및 변환결과를 얻기 위해 상기 비교기에 의한 결정결과에 따라 디지탈치(置)를 상기 D/A변환기에 입력하는 비교단계를 반복하는 시이컨셜(dequential) 비교기 제어회로로 구성되어있으며 ; 상기 시이컨셜 비교기 제어회로는 상기 애널로그 입력의 최대허용치의 1/2보다 더 큰 기준전압이 A/D변환이 개시되는 시각에 비교기에 공급되도록 하며, 디지탈치 입력내용을 비교결과에 따라 각 입력단계에서 상기 D/A변환기로 유지하거나 변경하기 위해 상기 시이컨셜 제어회로가 구성되도록 초기 디지탈치를 상기 D/A변환기에 입력하며, 상기 비교단계는 최대의미 비트를 제외한 임의의 비트로서 시작되며, 이때 상기 애널로그 입력전압이 상기 기준전압보다 더 크다는 것이 결정되었을때, 상기 초기 디지탈치의 최대의미 비트는 상기 비교기에 의한 결정결과에 관계없이 A/D변환이 끝날때까지 변화되지 않는 것을 특징으로 하는 A/D변환기.
  2. 제 1 항에 있어서, 상기 애널로그 입력의 최대 허용치의 적어도 3/4이상이 되는 기준전압이 상기 애널로그 입력의 최대허용치의 1/2보다 더 큰 기준입력으로 사용되는 것을 특징으로 하는 A/D변환기.
  3. 제 1 항에 있어서, 상기 시이컨셜 비교기 제어회로는 순차적으로 연결되고 클록펄스(_A및 _B)에 의해 구동되며 첫번째 레지스터가 개시펄스를 수신했을때 상기 쉬프트(shift)레지스터의 각각이 순차적으로 쉬프트되는 펄스를 출력하는 다수의 쉬프트 레지스터(11a 내지 11h), 시이컨셜 비교기 레지스터 각각이 상기 쉬프트 레지스터의 대응출력 및 상기 개시펄스에 의해 구동되며, 상기 비교기 회로의 출력이 상기 시이컨셜 비교기 레지스터 각각에 공급되는 다수의 시이컨셜 비교기 레지스터(12a 내지 12h), 두번째 시이컨셜 비교기 레지스터로부터 첫번째 시이컨셜 레지스터에 연결된 제 1 반전기회로, 및 상기 두번째 시이컨셜 비교기 레지스터로 상기 개시펄스가 들어가는 입력점과 세번째 시이컨셜 비교기 레지스터로 상기 개시펄스가 들어가는 입력점사이에 연결되어 있는 제 2 반전기 회로로 구성되어 있는 것을 특징으로 하는 A/D변환기.
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