KR850002717A - D/a변 환 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본실시예에 따른 A/D변환기의 일실시예의 블록도, 제5도는 제4도에서 보인 A/D변환기의 동작을 설명하는 타임 차아트, 제6도는 제4도에서 보인 시이퀸셜 비교기 레지스터(12a 및 12b)의 상세한 회로도.
Claims (3)
- A/D변환기에 있어서, 기준전압을 발생하는 D/A변환기; 표본화된 애널로그 입력전압을 상기 기준전압과 비교하는 비교기; 및 변환결과를 얻기 위해 상기 비교기에 의한 결정결과에 따라 디지탈치(値)를 상기 D/A변환기에 입력하는 비교단계를 반복하는 시이퀸셜(sequential) 비교기 제어회로로 구성되어 있으며; 상기 시이퀸셜 비교기 제어회로는 상기 에널로그 입력의 최대허용치의 1/2보다 더 큰 기준전압이 A/D변환이 개시되는 시각에 비교기에 공급되도록 하며, 디지탈치 입력내용을 비교결과에 따라 각 입력단계에서 상기 D/A변환기로 유지하거나 변경하기 위해 상기 시이퀸셜 제어회로가 구성되도록 초기 디지탈치를 상기 D/A변환기에 입력하며, 상기 비교단계는 최대의미 비트를 제외한 임의의 비트로서 시작되며, 이때 상기 애널로그 입력전압이 상기 기준전압보다 더 크다는 것이 결정되었을 때, 상기 초기 디지탈치의 최대의미 비트는 상기 비교기에 의한 결정결과에 관계없이 A/D변환이 끝날때까지 변화되지 않는 것을 특징으로 하는 A/D변환기.
- 제1항에 있어서, 상기 애널로그 입력의 최대허용치의 3/4보다 더 큰 기준전압이 상기 애널로그 입력의 최대허용치의 1/2보다 더 큰 기준입력으로 사용되는 것을 특징으로 하는 A/D변환기.
- 제1항에 있어서, 상기 시이퀸셜 비교기 제어회로는 순차적으로 연결되고 클록펄스(øA및øB)에 의해 구동되며 첫번째 레지스터가 개시펄스를 수신했을 때 상기 쉬프트(shift) 레지스터의 각각이 순차적으로 쉬프트되는 펄스를 출력하는 다수의 쉬프트 레지스터(11a 내지 11h), 시이퀸셜 비교기 레지스터 각각이 상기 쉬프트 레지스터의 대응출력 및 상기 개스펄스에 의해 구동되며, 상기 비교기 회로의 출력이 상기시이퀸셜 비교기 레지스터 각각에 공급되는 다수의 시이퀸셜 비교기 레지스터(12a 내지 12h), 두번째 시이퀸셜 비교기 레지스터로부터 첫번째 시이퀸셜 레지스터에 연결된 제1반전기회로, 및 상기 두번째 시이퀸셜 비교기 레지스터로 상기 개시펄스가 들어가는 입력점과 세번째 시이퀸셜 비교기 레지스터로 상기 개시펄스가 들어가는 입력점사이에 연결되어 있는 제2반전기회로로 구성되어 있는 것을 특징으로 하는 A/D변환기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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