KR880011802A - 반도체장치 - Google Patents

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KR880011802A
KR880011802A KR1019880003592A KR880003592A KR880011802A KR 880011802 A KR880011802 A KR 880011802A KR 1019880003592 A KR1019880003592 A KR 1019880003592A KR 880003592 A KR880003592 A KR 880003592A KR 880011802 A KR880011802 A KR 880011802A
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mos transistor
channel mos
semiconductor device
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나츠키 구시야마
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용없음

Description

반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예를 따른 반도체장치 특히 행어드레스지정부를 블록도로 도시한 도면
제2도는 본 발명의 다른 실시예에 따른 반도체장치 특히 행어드레스지정부를 블록도로 도시한 도면
제3도는 본 발명의 또다른 실시예에 따른 반도체장치의 행어드레스 지정부를 블록도로 도시한 도면

Claims (13)

  1. 디지털신호를 송신하는 적어도 2개 이상의 디지털신호선과, 상기 적어도 2개 이상의 디지털 신호선의 출력단에 접속되어 송신된 상기 디지털신호를 아날로그신호로 변환시키는 아날로그전압발생기, 상기 아날로그전압발생기에 입력단이 접속되어 상기 아날로그신호를 송신하는 적어도 1개 이상의 아날로그신호선 및 상기 적어도 1개 이상의 아날로그신호선의 출력단에 접속되어 송신된 아날로그신호를 디지털신호로 변환시키는 디지털전압발생기등을 구비하고 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 디지털신호는 어드레스신호이며, 상기 적어도 1개 이상의 아날로그신호선은 어드레스신호선인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 디지털신호는 제어신호이며, 상기 적어도 1개 이상의 아날로그신호선은 제어신호인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 기억수단과, 상기 기억수단과 상기 디지털전압발생기에 접속되어 상기 디지털전압 발생기 의해 변환된 상기 디지털신호를 디코드하는 디코더를 구비한 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 아날로그전압발생기는 디지털/아날로그변환기로 구성되는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 디지털전압발생기는 아날로그/디지탈변환기로 구성되는 것을 특징으로 하는 장치.
  7. 제5항에 있어서, 상기 디지털/아날로그변환기는 사다리형 저항회로로 구성되는 것을 특징으로 하는 반도체장치.
  8. 제5항에 있어서, 상기 디지털/아날로그변환기는 상보형 MOS 인버터의 온저항에 의한 저항 분할형 회로로 구성되는 것을 특징으로 하는 반도체장치.
  9. 제6항에 있어서, 상기 아날로그/디지탈변환기는 저항분할에 의해 다수의 기준전위를 발생하는 직렬 저항회로와, 상기 다수의 기준전위 각 G과 적어도 한 개 이상의 아날로그신호선에 의해 송신되어온 상기 아날로그 신호를 비교하는 다수의 비교기 및, 인접하는 2개의 비교기 출력의 배타적 논리곱을 취하는 다수의 배타적 오아회로로 구성되는 것을 특징으로 하는 반도체장치.
  10. 제6항에 있어서, 상기 아날로그/디지탈변환기는 저항분할에 의해 다수의 기준전위를 발생하는 직렬저항회로와, 상기 다수의 기준저위 각각과 상기 적어도 1개이상의 아날로그신호선에 의해 송신되어온 상기 아날로그신호를 비교하는 다수의 비교기 및, 인접하는 2개의 상기 비교기의 출력신호를 받아 이 출력신호의 레벨이 동일할 때 신호를 출력하는 다수의 트랜지스터회로로 구성되는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 디지털/아날로그변환기는 직렬접속된 다수의 지1저항과, T아기 제1저항의 2배인 저항값을 갖는 상기 다수의 제1저항 각각의 접속점에 일단이 접속된 다수의 제2저항 및, 상기 다수의 제2저항 각각의 타단과 전원전위와의 사이에 접속되어 게이트로 상기 디지털신호가 입력되는 다수의 트랜지스터로 구성되는 것을 특징으로 하는 반도체장치.
  12. 제8항에 있어서, 디지털/아날로그변환기는 각각 전원전위와 기준전위와의 사이에 직렬로 접속된 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터로 구성되며, 상기 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 접속점이 회로 출력단을 구성하는 병렬접속된 다수의 상보형 MOS 인버터와, 일단이 전원전위에 접속되고 타단이 상기 다수의 상보형 MOS 인버터 각각의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 한쪽 게이트에 직접 접속되어 있음과, 더불어 인버터를 통해서 상기 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 타단이 게이트에 접속되어 게이트로 상기 디지탈신호가 입력되는 다수의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 채널 MOS 트랜지스터의 채널 길이를 LP, 채널폭을 WP, N채널 MOS 트랜지스터의 채널의 길이를 Ln, 채널 폭을 Wn, βP=WP/LP, βn=Wn/Ln, βR=(βP/βn=WP/LP)/(Wn/Ln)으로 할때 상기 다수의 상보형 MOS 인버터의 βR이 순차 2n승 배로 설정되어 있는 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880003592A 1987-03-31 1988-03-31 반도체장치 KR910008098B1 (ko)

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JP78610 1987-03-31
JP62-78610 1987-03-31

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KR880011802A true KR880011802A (ko) 1988-10-31
KR910008098B1 KR910008098B1 (ko) 1991-10-07

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0388508A (ja) * 1989-08-31 1991-04-12 Yamaha Corp ディジタルミキサ
JPH04258876A (ja) * 1991-02-12 1992-09-14 Mitsubishi Electric Corp 半導体メモリ装置およびメモリアクセスシステム
JP3194636B2 (ja) * 1993-01-12 2001-07-30 三菱電機株式会社 レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム
JP3504220B2 (ja) * 2000-06-23 2004-03-08 株式会社東芝 半導体集積回路及びその内部基準電位変更方法
US6379807B1 (en) 2000-11-07 2002-04-30 E. I. Du Pont De Nemours And Company Coating composition having improved acid etch resistance
KR100863033B1 (ko) * 2007-01-08 2008-10-13 주식회사 하이닉스반도체 반도체 메모리 장치의 내부 전압 모니터링 회로
KR20130136343A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
JP2018160306A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3666890A (en) * 1970-11-27 1972-05-30 American Data Systems Inc Differential coding system and method
US3755807A (en) * 1972-02-15 1973-08-28 Collins Radio Co Resistor-ladder circuit
US3984830A (en) * 1974-10-18 1976-10-05 Westinghouse Electric Corporation Complementary FET digital to analog converter
JPS5427224B2 (ko) * 1974-11-29 1979-09-08
US4176344A (en) * 1975-05-28 1979-11-27 Bell Telephone Laboratories, Incorporated Integrated circuit binary weighted digital-to-analog converter
JPS6037995B2 (ja) * 1977-12-14 1985-08-29 株式会社日立製作所 記憶回路
DE2914108C2 (de) * 1979-04-07 1984-03-08 Deutsche Itt Industries Gmbh, 7800 Freiburg Monolithisch integrierte Schaltungsanordnung für einen Digital-Analog-Wandler
JPS56115026A (en) * 1980-02-18 1981-09-10 Sony Tektronix Corp Analog-digital converter
JPS5832286A (ja) * 1981-08-20 1983-02-25 Sanyo Electric Co Ltd 記憶装置のアドレスデコ−ド方式
JPS6076084A (ja) * 1983-09-30 1985-04-30 Fujitsu Ltd 半導体集積回路装置
JPS62140518A (ja) * 1985-12-13 1987-06-24 Advantest Corp Ａｄ変換装置

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