JPH04258876A - 半導体メモリ装置およびメモリアクセスシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体メモリ
装置およびメモリアクセスシステムに関し、特に、高速
動作のために、４状態を有するアドレス信号を使用した
半導体メモリ装置およびメモリアクセスシステムに関す
る。

【０００２】

【従来の技術】近年、半導体メモリは様々な産業機器に
おいて広く使用されている。特に、ダイナミックランダ
ムアクセスメモリ（以下「ＤＲＡＭ」という）は、他の
半導体メモリ、たとえばスタティックランダムアクセス
メモリ（以下「ＳＲＡＭ」という）と比較して大きな記
憶容量を有しているので、コンピュータシステムにおけ
るデータ記憶のために頻繁に用いられている。すなわち
、ＤＲＡＭは、データ記憶におけるビット当たりのコス
トが安くかつ高い集積度を有しているので、コンピュー
タシステムにおいてたとえばメインメモリを構成するの
に使用される。

【０００３】近年のＶＬＳＩ設計およびプロセス技術の
進歩に伴い、マイクロプロセッサの動作速度がより高く
なり、コンピュータシステムにおいてより高速のメモリ
アクセスが要求されるようになった。すなわち、コンピ
ュータシステムにおいて使用されている半導体メモリ、
すなわちＤＲＡＭやＳＲＡＭなどがより高速で動作する
ことが要求されている。このような状況の下で、近年Ｄ
ＲＡＭやＳＲＡＭなどの動作速度がより高くなってはい
るが、動作速度において近い将来ほぼ限界に達すること
が予想される。この発明は、より高速のメモリアクセス
の目的で、一般に半導体メモリに適用可能であるが、以
下の説明では説明を簡単にするためＤＲＡＭについて述
べる。

【０００４】図１４は、コンピュータシステムにおける
従来のメモリアクセス回路のブロック図である。図１４
を参照して、このメモリアクセス回路は、マイクロプロ
セッシングユニット（以下「ＭＰＵ」という）１と、Ｍ
ＰＵ１によりアクセスされるＤＲＡＭ１１０とを含む。 ＭＰＵ１とＤＲＡＭ１１０との間のインタフェースのた
めに、次のような回路が設けられている。尚、以下の説
明では、ＤＲＡＭ１１０が１６Ｍビットのメモリ容量を
有するものと仮定する。

【０００５】アドレス拡張回路２は、ＭＰＵ１により直
接にアドレッシング可能なアドレス空間を超えるメモリ
空間を扱うため、アドレス空間の拡張処理を行なう。ア
ドレス変換器３は、ＭＰＵ１から発生される仮想アドレ
ス信号ＶＡを受け、ＤＲＡＭ１１０をアクセスするため
のロウアドレス信号ＲＡ０ないしＲＡ１１およびカラム
アドレス信号ＣＡ０ないしＣＡ１１を発生する。アドレ
スマルチプレクサ１０５は、ロウアドレス信号ＲＡ０な
いしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣ
Ａ１１を受け、アドレスマルチプレクスのためのスイッ
チング動作を行なう。すなわち、アドレスマルチプレク
サ１０５は、タイミングコントローラ１０６から発生さ
れるスイッチング制御信号／ＭＰＸに応答して、ロウア
ドレス信号ＲＡ０ないしＲＡ１１とカラムアドレス信号
ＣＡ０ないしＣＡ１１とを交互にすなわち時分割で出力
する。その結果、合計２４ビットの行アドレス信号およ
びカラムアドレス信号が、時分割処理を行なうことによ
り１２ビットの時分割されたアドレス信号Ａ０〜Ａ１１
として得られる。アドレス信号Ａ０ないしＡ１１は、ア
ドレスバッファ１０７を介してＤＲＡＭ１１０に与えら
れる。ＭＰＵ１は、ＤＲＡＭ１１０へのアクセスだけで
なく、他の記憶装置および入出力装置など（図示せず）
にアクセスすることができる。図１４に示したメモリア
クセス回路ではＤＲＡＭ１１０をアクセスするための制
御信号だけが示されている。ＭＰＵ１がＤＲＡＭ１１０
へ読出し動作を要求するとき、ＭＰＵ１はメモリ読出し
信号／ＭＲをタイミングコントローラ１０６に与える。 他方、ＭＰＵ１がＤＲＡＭ１１０への書込み動作を要求
するとき、ＭＰＵ１がメモリ書込み信号／ＭＷをタイミ
ングコントローラ１０６に与える。これに加えて、ＭＰ
Ｕ１は、ＭＰＵにおける動作サイクルのステータスを示
すための状態信号／Ｓ０および／Ｓ１をタイミングコン
トローラ１０６に与える。タイミングコントローラ１０
６は、ＤＲＡＭ１１０へのメモリアクセス期間において
、待ち信号／ＷＡＩＴをＭＰＵ１に与える。タイミング
コントローラ１０６は、ＭＰＵ１から与えられた制御信
号に応答して、ロウアドレスストローブ信号／ＲＡＳ，
カラムアドレスストローブ信号／ＣＡＳおよび書込み可
能化信号／ＷＥおよびスイッチング制御信号／ＭＰＸを
発生する。信号／ＲＡＳ，／ＣＡＳおよび／ＷＥは、制
御信号ドライバ８を介してＤＲＡＭ１１０に与えられる
。ＭＰＵ１とＤＲＡＭ１１０との間にデータバッファ９
が接続されており、データバッファ９はタイミングコン
トローラ１０６から発生される書込み制御信号／ＷＲに
応答してＤＲＡＭ１１０への／からのデータＤを転送す
る。

【０００６】図１５は、図１４に示したメモリアクセス
回路における読出しサイクルのタイムチャートである。 以下の説明では、ＭＰＵ１が、基準クロック信号ＣＬＫ
の４周期において読出しサイクルおよび書込みサイクル
を行なうものと仮定する。図１５を参照して、メモリア
ドレスをデコードすることによって発生されたメモリア
クセス要求信号／ＣＳと状態信号／Ｓ０および／Ｓ１と
が、クロック信号ＣＬＫの立下がりに応答してサンプル
される。クロック信号ＣＬＫの最初の立下がりに応答し
て、信号／ＲＡＳおよび信号／ＭＰＸが立下げられる。 アドレスマルチプレクサ１０５は、最初にロウアドレス
信号ＲＡ０ないしＲＡ１１を出力しているが、信号／Ｍ
ＰＸの立下がりに応答してスイッチされ、カラムアドレ
ス信号ＣＡ０ないしＣＡ１１を出力する。図１５のタイ
ミングチャートでは、合計１２ビットのアドレス信号Ａ
０ないしＡ１１のうち、ｉ番目のビットのみが示される
。したがって、信号／ＭＰＸに応答して、ｉ番目のロウ
アドレス信号ＲＡｉとｉ番目のカラムアドレス信号ＣＡ
ｉとが切換わる。このように各々が時分割された１２ビ
ットのアドレス信号Ａ０ないしＡ１１がアドレスマルチ
プレクサ１０５から発生される。信号／ＣＡＳは、クロ
ック信号ＣＬＫの第２番目の立上がり（期間Ｔ２）に応
答して、立下げられる。時分割されたアドレス信号Ａ０
ないしＡ１１はアドレスバッファ１０７を介してＤＲＡ
Ｍ１１０に与えられ、そこでＤＲＡＭ１１０の読出し動
作が行なわれる。

【０００７】図１６は、図１４に示したメモリアクセス
回路における書込みサイクルのタイムチャートである。 書込みサイクルもクロック信号ＣＬＫの４つの周期にお
いて行なわれる。図１６を参照して、クロック信号ＣＬ
Ｋの最初の立下がりに応答して、信号／ＲＡＳおよび／
ＭＰＸが立下げられる。したがって、信号／ＭＰＸに応
答して、アドレスマルチプレクサ１０５がロウアドレス
信号ＲＡ０ないしＲＡ１１に代えてカラムアドレス信号
ＣＡ０ないしＣＡ１１を出力する。時分割されたアドレ
ス信号は、１２ビットのアドレス信号Ａ０ないしＡ１１
として、アドレスバッファ１０７を介してＤＲＡＭ１１
０に与えられ、そこでＤＲＡＭ１１０の読出し動作が行
なわれる。

【０００８】前述のように、近年マイクロプロセッサ、
すなわちＭＰＵの高速化が進むにつれ、ＤＲＡＭの高速
化への要求が高まっている。ＤＲＡＭの高速化はＤＲＡ
Ｍの世代とともに進行され、４メガビットまたは１６メ
ガビットのメモリ容量を有するＤＲＡＭでは、６０ｎｓ
または１２０ｎｓのサイクルタイムがすでに達成されて
いる。今後もこの傾向は続き、アクセスタイムがさらに
短縮されることが予想される。これに伴い、ＭＰＵとＤ
ＲＡＭとの間のアクセス制御のために許される時間長さ
がより短くなり、アクセス制御タイミングがより複雑化
されることが予想される。

【０００９】図１７は、図１４に示した従来のＤＲＡＭ
１１０のブロック図である。図１７を参照して、このＤ
ＲＡＭ１１０は、行および列に配設された多数のメモリ
セルを含むメモリセルアレイ１１と、メモリセル行を選
択するためのロウデコーダ１２と、メモリセル列を選択
するためのカラムデコーダ１３と、メモリセルから読出
されたデータ信号を増幅するためのセンスアンプ１４と
を含む。アドレスバッファ１１５は、前述のアドレスマ
ルチプレクサ１０５によって時分割されたアドレス信号
Ａ０ないしＡ１１を受ける。クロック信号発生器１１８
は、信号／ＲＡＳ，／ＣＡＳおよび／ＷＥに応答して、
ＤＲＡＭ１１０の動作に必要な様々なクロック信号を発
生する。データ入力バッファ１６は、書込まれるべきデ
ータ信号Ｄｉｎを受け、それをＩＯバスを介してメモリ
セルアレイ１１に与える。データ出力バッファ１７は、
読出されたデータ信号ＤｏｕｔをＩＯバスを介して受け
、それを外部に出力する。

【００１０】アドレスバッファ１１５に与えられるアド
レス信号Ａ０ないしＡ１１は、前述のように時分割され
たロウアドレス信号ＲＡ０ないしＲＡ１１とカラムアド
レス信号ＣＡ０ないしＣＡ１１とを含んでいるが、クロ
ック信号発生器１１８から発生されるクロック信号によ
り、ロウアドレス信号ＲＡ０ないしＲＡ１１がロウデコ
ーダ１２に与えられ、一方カラムアドレス信号ＣＡ０な
いしＣＡ１１がカラムデコーダ１３に与えられることに
なる。

【００１１】図１８は、図１７に示したＤＲＡＭの読出
し動作を説明するためのタイムチャートである。図１８
を参照して、読出し動作は、信号／ＷＥの立上がりから
少なくとも時間長さｔＲＣＳ　が経過した後に、信号／
ＣＡＳが立下がることにより規定される。時分割された
アドレス信号Ａｉは、信号／ＲＡＳの立下がりに応答し
てアドレスバッファ１１５内にラッチされ、ロウアドレ
ス信号ＲＡｉが得られる。これに加えて、アドレス信号
Ａｉは、信号／ＣＡＳの立下がりに応答してアドレスバ
ッファ１１５内にラッチされ、カラムアドレス信号ＣＡ
ｉが得られる。アドレスバッファ１１５内にラッチされ
たロウアドレス信号ＲＡｉおよびカラムアドレス信号Ｃ
Ａｉは、ロウデコーダ１２およびカラムデコーダ１３に
それぞれ与えられる。ロウデコーダ１２は、ロウアドレ
ス信号ＲＡ０ないしＲＡ１１に応答して、１本のワード
線（図示せず）を活性化させる。センスアンプ１４は、
活性化されたワード線に接続されているメモリセルから
読出されたデータ信号を増幅する。カラムデコーダ１３
は、カラムアドレス信号ＣＡ０ないしＣＡ１１に応答し
て、１つのビット線対を選択し、増幅されたデータ信号
Ｄｏｕｔがデータ出力バッファ１７を介して出力される
。なお、図１８では、／ＲＡＳアクセス時間ｔＲＡＣ　
，／ＣＡＳアクセス時間ｔＣＡＣ　およびアドレスアク
セス時間ｔＡＡが示される。出力端子Ｄｏｕｔは、通常
、高インピーダンス状態（Ｈｉ−Ｚ）にもたらされるが
、読出されたデータ信号が出力されるときだけ活性化さ
れる。また、図１８において、／ＲＡＳアクティブ時間
ｔＲＡＳ　および／ＲＡＳプリチャージ時間ｔＲＰが示
される。

【００１２】図１９は、図１７に示したＤＲＡＭの書込
み動作を説明するためのタイムチャートである。このタ
イムチャートでは、アーリーライト動作が示される。す
なわち、書込み動作が、信号／ＣＡＳの立下がりの前に
信号／ＷＥが立下げられることによって始められる。図
１８に示した読出し動作の場合と同様に、時分割された
ロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡ
ｉがアドレスバッファ１１５内にラッチされ、これらの
アドレス信号によって指定されたメモリセルに、データ
入力バッファ１６を介して与えられるデータ信号Ｄｉｎ
が書込まれる。

【００１３】図２０は、図１７に示したメモリセルアレ
イ１１およびその周辺回路の回路図である。図２０を参
照して、メモリセルＭは、スイッチングのためのＮＭＯ
ＳトランジスタＱｓと、データ信号をストアするための
キャパシタＣｓとを含む。このメモリセルＭは、ｊ番目
のビット線ＢＬｊに接続される。トランジスタＱｓは、
ゲートがｋ番目のワード線ＷＬｋに接続される。センス
アンプ１４は、ＮＭＯＳトランジスタＱ１およびＱ２と
、ＰＭＯＳトランジスタＱ３およびＱ４とを含む。この
センスアンプ１４は、センスアンプ活性化信号φＮ　お
よびφＰ　に応答して活性化される。

【００１４】図２１は、図２０に示した回路の動作を説
明するためのタイムチャートである。図２０および図２
１を参照して、以下に読出し動作について説明する。ワ
ード線ＷＬｋがロウデコーダにより立上げられるので、
トランジスタＱｓがオンする。したがって、ビット線対
ＢＬｊおよび／ＢＬｊ間に微小な電位差が現われる。セ
ンスアンプ活性化信号ＳｎおよびＳｐの活性化に応答し
て、センスアンプ１４が活性化されるので、微小な電位
差が増幅される。この増幅は、センスアンプ１４による
ビット線対ＢＬｊおよび／ＢＬｊの充放電により行なわ
れる。次に、カラムデコーダ１３が信号Ｙｊを立上げる
ので、ゲートトランジスタＱ８およびＱ９がオンし、増
幅された信号がＩＯバス線対に与えられる。ＩＯバス線
対上のデータ信号は、データ出力バッファ１７を介して
出力される。

【００１５】

【発明が解決しようとする課題】図２２は、図１７に示
したアドレスバッファ１１５のブロック図である。この
図では、１２ビットのアドレス信号Ａ０ないしＡ１１の
うちのｉ番目のビットＡｉを扱う回路だけが示される。 図２２を参照して、このアドレスバッファ１１５は、ロ
ウアドレス信号を受けるためのロウアドレス入力回路６
０１と、インタロックのためのスイッチング回路６０２
と、ロウアドレスラッチ回路６０３と、カラムアドレス
信号を受けるためのカラムアドレス入力回路６０４と、
インタロックのためのスイッチング回路６０５と、カラ
ムアドレスラッチ回路６０６とを含む。

【００１６】図２３は、図２２に示したアドレスバッフ
ァ１１５の動作を説明するためのタイミングチャートで
ある。図２２および図２３を参照して、次に動作につい
て説明する。なお、制御信号／ＲＡＳＡ，／ＲＡＩ，／
ＲＡＬ，／ＣＡＳＡ，／ＣＡＩおよび／ＣＡＬは、図１
７に示したクロック信号発生器１８から発生される。

【００１７】時刻ｔ１において信号／ＲＡＳＡが立下が
るので、与えられたアドレス信号Ａｉのうちの前半のロ
ウアドレス信号ＲＡｉがロウアドレス入力回路６０１に
より受信される。次に、時刻ｔ２において、信号／ＲＡ
Ｉが立下がるので、受信された信号がスイッチング回路
６０２を介してロウアドレスラッチ回路６０３に与えら
れる。時刻ｔ３において、信号／ＲＡＬが立下がるので
、ロウアドレスラッチ回路６０３が与えられたロウアド
レス信号ＲＡｉをラッチする。時刻ｔ４において、アド
レス信号Ａｉのうちの後半のカラムアドレス信号ＣＡｉ
が与えられる。時刻ｔ５において信号／ＣＡＳＡが立下
がるので、カラムアドレス信号ＣＡｉがカラムアドレス
入力回路６０４により受信される。時刻ｔ６において信
号／ＣＡＩが立下がるので、受信されたカラムアドレス
ＣＡｉがスイッチング回路６０５を介してカラムアドレ
スラッチ回路６０６に与えられる。時刻ｔ７において信
号／ＣＡＩが立下がるので、カラムアドレスラッチ回路
６０６がカラムアドレス信号ＣＡｉをラッチする。ラッ
チ回路６０３および６０６にそれぞれラッチされたロウ
アドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉは
、ロウデコーダ１２およびカラムデコーダ１３へそれぞ
れ転送される。

【００１８】図２３からわかるように、時刻ｔ３におい
て信号／ＲＡＬが立下がった後、時刻ｔ４までの間の期
間において、ロウアドレス信号ＲＡｉはロウアドレスラ
ッチ回路６０３内にラッチされなければならない。しか
しながら、ＤＲＡＭの動作速度が高速化されるに従って
、この期間の時間長さΔｔがますます短くなってきてい
る。時間長さΔｔが短くなるにつれ、この短い時間長さ
Δｔにおいてロウアドレス信号ＲＡｉを確実にラッチす
る必要がある。さもなければ、ロウデコーダ１２に正し
いアドレス信号が供給されないことになり、誤ったアク
セスが引き起こされる。

【００１９】このような問題は、ＤＲＡＭにおいてアド
レスマルチプレクス方式が採用されていることに原因が
あると考えられる。すなわち、１つのアドレス端子を介
してロウアドレスおよびカラムアドレスが時分割で供給
されるので、その切換えにおけるタイミング制御が難し
いものとなっている。このような問題を避けるため、従
来から擬似ＳＲＡＭが開発されている。擬似ＳＲＡＭは
、ＤＲＡＭの大容量性とＳＲＡＭの使用容易性とを備え
ている。すなわち、擬似ＳＲＡＭは、前述のアドレスマ
ルチプレクス方式を採用していないので、前述のような
時分割のアドレス信号のラッチタイミングにおける問題
が避けられる。しかしながら、ロウアドレス信号および
カラムアドレス信号をそれぞれ受けるためのアドレス入
力ピンを必要とするので、同じメモリ容量を有するＤＲ
ＡＭと比較して、２倍のアドレス入力ピンが必要となる
。このことは、擬似ＳＲＡＭのパッケージを大きくする
必要があることを意味しており、プリント基板上の実装
効率の低下を避けることができない。

【００２０】上記の問題に加えて、ＤＲＡＭの消費電力
において次のような問題も指摘される。図２４（Ａ）は
、図１７に示したメモリセルアレイ１１のメモリセルサ
イズを示す概略図である。図１７に示したＤＲＡＭ１１
０は、各々１２ビットを有するロウアドレス信号ＲＡ０
ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないし
ＣＡ１１に応答してアクセスされる。ロウアドレスおよ
びカラムアドレスのビット数が等しいので、メモリセル
アレイ１１内の行方向および列方向に同数、すなわち４
０９６（＝２１２）個のメモリセルが配設される。すな
わち、図２４（Ａ）に示すように、１つのワード線ＷＬ
に沿って、２１２個のメモリセルＭＣが置かれ、１つの
ビット線ＢＬに沿って２１２個のメモリセルＭＣが置か
れる。言換えると、メモリセルアレイ１１は、ほぼ正方
形の形状を有している。

【００２１】図２５は、従来のＤＲＡＭの消費電流レベ
ルの変化を示す波形図である。図２５を参照して、消費
電流Ｉｒｏｗはロウアドレス系回路により消費される最
大電流を示しており、電流Ｉａｒｙはメモリセルアレイ
１１における読出しにおいて消費される最大電流を示し
ている。電流Ｉｃｕｌは、カラムアドレス系回路により
消費される最大電流を示しており、電流Ｉｒｅｓはリセ
ットのために消費される最大電流を示す。図２５から、
読出し動作においてメモリセルアレイおよびその周辺回
路により消費される電流Ｉａｒｙが他の消費電流と比較
してより高いことが指摘される。したがって、この消費
電流Ｉａｒｙが電源電位Ｖｃｃから供給されるとき、電
圧降下により電源レベルがΔＶだけ低下されることも指
摘される。この電圧降下は、このＤＲＡＭにおいて発生
するかもしれない誤動作の原因となる。

【００２２】図２６（Ａ）は、従来のＤＲＡＭの消費電
流を示すグラフである図２６（Ａ）を参照して、メモリ
セルアレイおよびその周辺回路によって消費される電力
Ｐａｒｙが全消費電力の半分以上を占め、その残りをカ
ラム系回路の消費電力Ｐｃｕｌおよびロウ系回路の消費
電力Ｐｒｏｗが占める。メモリセルアレイおよびその周
辺回路により消費される電流が大きい理由は、次のよう
に説明される。

【００２３】図２０に示したように、メモリセルアレイ
１１内の各ビット線にセンスアンプ１４が接続されてい
る。センスアンプ１４は、すでに説明したように、ビッ
ト線ＢＬｊおよび／ＢＬｊ間を充放電するのに多くの電
流を消費する。したがって、図２６（Ａ）に示した消費
電力Ｐａｒｙのうち、センスアンプ１４の消費電力がそ
の大部分を占める。

【００２４】再び図２４（Ａ）を参照して、ワード線Ｗ
Ｌに沿って２１２個のメモリセルＭＣがワード線ＷＬに
接続されているので、２１２本のビット線ＢＬに同数（
＝２１２個）のセンスアンプＳＡ１が接続されている。 したがって、読出し動作において２１２個のセンスアン
プＳＡ１が活性化され、各センスアンプがビット線ＢＬ
をそれぞれ充放電するので、大きな電力が消費されるこ
とが指摘される。

【００２５】この発明の１つの目的は、半導体メモリ装
置において、高速動作の下で正確なアドレッシングを行
なうことである。

【００２６】この発明のもう１つの目的は、メモリアク
セスシステムにおいて、高速のメモリアクセスのために
、半導体メモリ装置に正確なアドレッシングを行なうこ
とである。

【００２７】

【課題を解決するための手段】請求項１の発明に係る半
導体メモリ装置は、行および列に配設された第１の複数
のメモリセルを備えたメモリセルアレイと、メモリセル
アレイの行および列を指定するための４つの状態を有す
る４状態アドレス信号を受ける手段と、４状態アドレス
信号に応答して、各々が２つの状態を有する２状態行ア
ドレス信号および２状態列アドレス信号を発生する２状
態アドレス発生手段と、２状態行アドレス信号および２
状態列アドレス信号に応答して、メモリセルアレイの行
および列を選択する選択手段とを含む。

【００２８】請求項２の発明に係るメモリアクセスシス
テムは、行および列に配設された複数のメモリセルを備
えた半導体メモリ装置と、メモリセルアレイの行および
列をそれぞれ指定するため、各々が２つの状態を有する
２状態行アドレス信号および２状態列アドレス信号を発
生する２状態アドレス発生手段と、２状態行アドレス信
号および２状態列アドレス信号に応答して、メモリセル
アレイの行および列を指定するための４つの状態を有す
る４状態アドレス信号を発生するアドレス変換手段とを
含む。半導体メモリ装置は、４状態アドレス信号を２状
態行アドレス信号および２状態列アドレス信号に逆変換
するアドレス逆変換手段と、逆変換された２状態行アド
レス信号および２状態列アドレス信号に応答して、メモ
リセルアレイの行および列を選択する選択手段とを備え
る。

【００２９】

【作用】請求項１の発明における半導体メモリ装置では
、２状態アドレス発生手段が、与えられた４状態アドレ
ス信号に応答して、２状態行アドレス信号および２状態
列アドレス信号を発生する。言換えると、与えられた４
状態アドレス信号が２状態行アドレス信号および２状態
列アドレス信号に変換される。４状態アドレス信号の１
つは、２状態行アドレス信号の１つのビットと２状態列
アドレス信号の１つのビットとを含んでいる。すなわち
、１つの４状態アドレス信号は２ビット分に相当するア
ドレス信号を伝送することができるので、メモリセルア
レイの行および列を指定するのにアドレスマルチプレク
ス方式を採用する必要がない。したがって、高速動作が
要求されても、アドレスマルチプレクス方式のためのス
イッチングにより生ずるかもしれない誤ったアクセッシ
ングの発生が防がれる。

【００３０】請求項２の発明におけるメモリアクセスシ
ステムでは、アドレス変換手段が２状態行アドレス信号
および２状態列アドレス信号を４状態アドレス信号に変
換する。したがって、半導体メモリ装置にメモリセルア
レイの行および列を指定するための４状態アドレス信号
が与えられるので、高速のメモリアクセスが要求されて
も、半導体メモリ装置に正確なアドレス信号を供給する
ことができる。

【００３１】

【実施例】図１は、この発明の一実施例を示すメモリア
クセス回路のブロック図である。図１４に示した従来の
メモリアクセス回路と比較して、図１に示したメモリア
クセス回路は、各々が４状態を有する４状態アドレス信
号ＭＡ０ないしＭＡ１１を発生するための４状態アドレ
ス信号発生器５と、４状態アドレス信号ＭＡ０ないしＭ
Ａ１１に応答して動作するＤＲＡＭ１０とを含む点にお
いて、特徴を有している。図１に示したメモリアクセス
回路においても、ＤＲＡＭ１０が１６メガビットのメモ
リ容量を有しているものと仮定する。したがって、アド
レス変換器３は、ＭＰＵ１から仮想アドレス信号ＶＡを
受け、各々が１２ビットを有する行アドレス信号ＲＡ０
ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないし
ＣＡ１１を発生する。行アドレス信号ＲＡ０ないしＲＡ
１１およびカラムアドレスＣＡ０ないしＣＡ１１は、２
状態、すなわち「１」および「０」により規定されてい
る。４状態アドレス信号発生器５は、合計２４ビットの
行アドレス信号ＲＡ０ないしＲＡ１１およびカラムアド
レス信号ＣＡ０ないしＣＡ１１を合計１２の４状態アド
レス信号ＭＡ０ないしＭＡ１１に変換する。２状態アド
レス信号ＲＡ０ないしＲＡ１１およびＣＡ０ないしＣＡ
１１と４状態アドレス信号ＭＡ０ないしＭＡ１１との関
係の一例が次の表１に示される。

【００３２】

【表１】 　　表１は、ｉ番目のロウアドレス信号ＲＡｉおよびｉ
番目のカラムアドレス信号ＣＡｉとｉ番目の４状態アド
レス信号ＭＡｉとの関係を示している。表１からわかる
ように、４状態アドレス信号ＭＡｉは、４つの電圧レベ
ルを有しており、各電圧レベルによりロウアドレス信号
ＲＡｉおよびカラムアドレス信号ＣＡｉの組合わせが決
定される。したがって、合計２４ビットの２状態アドレ
ス信号を規定するのに、合計１２の４状態アドレス信号
ＭＡ０ないしＭＡ１１で足りる。

【００３３】４状態アドレス信号ＭＡ０ないしＭＡ１１
は、４状態信号のためのアドレスバッファ７に与えられ
る。アドレスバッファ７は、各４状態アドレス信号ＭＡ
０ないしＭＡ１１の負荷駆動能力を増加させた後、増加
された４状態アドレス信号ＭＡ０ないしＭＡ１１をＤＲ
ＡＭ１０に与える。

【００３４】タイミングコントローラ６は、基本的には
図１４に示したタイミングコントローラ１０６と同様に
動作するのであるが、しかしながら、スイッチング制御
信号／ＭＰＸの代わりに、２状態アドレス信号から４状
態アドレス信号への変換を能動化するための能動化信号
ＭＥを発生し、それを４状態アドレス信号発生器５に与
える。ＤＲＡＭ１０の詳細については後で説明される。 図１に示した他の回路については、基本的に図１４に示
した回路と同様であるので、説明が省略される。

【００３５】図２は、図１に示したメモリアクセス回路
における読出しサイクルのタイムチャートである。図１
を参照して、まず、状態信号／Ｓ０および／Ｓ１がクロ
ック信号ＣＬＫの最初の立下がりに応答して保持される
。これに加えて、信号／ＲＡＳおよび／ＭＥが立下げら
れる。変換能動化信号／ＭＥの立下がりに応答して、４
状態アドレス信号発生器５が２状態アドレス信号ＲＡｉ
およびＣＡｉを４状態アドレス信号ＭＡｉに変換する。 したがって、信号／ＭＥが再び立上がるまで、４状態ア
ドレス信号発生器５が有効な４状態アドレス信号ＭＡｉ
を出力し続ける。各４状態アドレス信号ＭＡ０ないしＭ
Ａ１１は、図２に示したタイミングで発生され、それら
はＤＲＡＭ１０に与えられる。

【００３６】図３は、図１に示したメモリアクセス回路
における書込みサイクルのタイムチャートである。図３
を参照して、クロック信号ＣＬＫの最初の立下がりに応
答して、信号／ＲＡＳおよび／ＭＥが立下げられる。４
状態アドレス信号発生器５は、変換能動化信号／ＭＥの
立下がりに応答して、有効な４状態アドレス信号ＭＡｉ
を発生し、信号／ＭＥが再び立上がるまでそれを出力し
続ける。

【００３７】図４は、図１に示した４状態アドレス信号
発生器５の回路図である。この図では、ｉ番目のアドレ
ス信号処理を行なうための回路部分のみが示される。す
なわち、この回路５ｉは、ｉ番目のロウアドレス信号Ｒ
Ａｉおよびｉ番目のカラムアドレス信号ＣＡｉをｉ番目
の４状態アドレス信号ＭＡｉに変換する。変換能動化信
号ＭＥおよび／ＭＥは、図１に示したタイミングコント
ローラ６から与えられる。

【００３８】図４を参照して、電源Ｖｃｃと接地との間
に３つの高抵抗４８ないし５０が直列に接続される。し
たがって、各高抵抗４８ないし５０の両端におけるノー
ドＮ１ないしＮ４が、それぞれＶｃｃ，２Ｖｃｃ／３，
Ｖｃｃ／３および０（＝Ｖｓｓ）にもたらされる。すな
わち、これらの高抵抗４８ないし５０により、４状態ア
ドレス信号ＭＡｉの４つの状態を規定するための電圧レ
ベルが発生される。インバータ４１および４２と、ＡＮ
Ｄゲート４３ないし４６とによって、デコーダ回路が構
成される。２状態ロウアドレス信号ＲＡｉおよび２状態
カラムアドレス信号ＣＡｉは、このデコーダに供給され
る。各電圧ノードＮ１ないしＮ４と出力ノードＮ５との
間に、スイッチングトランジスタ３４ないし３９が接続
される。ＮＭＯＳトランジスタ３４とＰＭＯＳトランジ
スタ３５とによって構成されたトランスミッションゲー
トは、ノードＮ１とＮ５との間に接続され、ＡＮＤゲー
ト４３の出力信号に応答して動作する。ノードＮ２とＮ
５との間に接続されたＮＭＯＳトランジスタ３７は、Ａ
ＮＤゲート４４からの出力信号に応答して動作する。ノ
ードＮ３とＮ５との間に接続されたＮＭＯＳトランジス
タ３８は、ＡＮＤゲート４５からの出力信号に応答して
動作する。ノードＮ４とＮ５との間に接続されたＮＭＯ
Ｓトランジスタ３９は、ＡＮＤゲート４６からの出力信
号に応答して動作する。

【００３９】前述のデコーダ回路は、変換能動化信号／
ＭＥに応答して活性化される。したがって、４つのＡＮ
Ｄゲート４３ないし４６のうちの１つが、ロウアドレス
信号ＲＡｉおよびカラムアドレス信号ＣＡｉに応答して
、高レベルの信号を出力する。したがって、ノードＮ１
ないしＮ４における４つの電圧のうちの１つが選択的に
出力ノードＮ５に与えられる。ロウアドレス信号ＲＡｉ
およびカラムアドレス信号ＣＡｉとノードＮ５の電圧レ
ベル、すなわち４状態アドレス信号ＭＡｉとの関係は、
すでに説明した表１のとおりとなる。

【００４０】上記の機能に加えて、この４状態アドレス
信号発生器５ｉは、オーバーシュートおよびリンギング
の発生を防止するための回路をさらに含んでいる。すな
わち、電源Ｖｃｃと接地Ｖｓｓとの間にＰＭＯＳトラン
ジスタ２４ないし２６が直列に接続される。これに加え
て、電源Ｖｃｃと接地との間に、ＰＭＯＳトランジスタ
２７，２９，３１とＮＭＯＳトランジスタ２８，３０，
３２とが交互にかつ直列に接続されている。各トランジ
スタ２４，２５，２６，２７，２９および３２は、ゲー
トが信号ＭＥを受けるように接続される。トランジスタ
２８，３０，３２は、ゲートが遅延素子３３により遅延
された信号ＭＥＤを受けるように接続される。

【００４１】図５は、図４に示した回路５ｉにおいて発
生するかもしれないオーバーシュートおよびリンギング
の防止を説明するためのタイムチャートである。図４お
よび図５を参照して、時刻ｔ１１において変換能動化信
号／ＭＥが立下がる。遅延素子３３により遅延された信
号ＭＥＤは、時刻ｔ１２において立下がる。時刻ｔ１３
において信号／ＭＥが再び立上がる。時刻ｔ１１とｔ１
２との間の期間において、すべてのトランジスタ２４な
いし３２がオンする。この後、時刻ｔ１２とｔ１３との
間の期間において、トランジスタ２８，３０，３２がオ
フする。時刻ｔ１３の後、すべてのトランジスタ２４な
いし３２がオフする。その結果、図５において曲線Ｑに
より示された４状態アドレス信号ＭＡｉの出力波形が得
られる。なお、曲線Ｐは、上記のオーバーシュートおよ
びリンギング防止機能がない場合の波形を参考のために
示している。

【００４２】再び図４を参照して、場合によっては、４
状態アドレス信号発生器５ｉ内にイコライザ回路４７を
設けることが好ましい。イコライザ回路４７は、出力ノ
ードＮ５に接続され、変換能動化信号ＭＥに応答して動
作する。

【００４３】図６および図７は、図４に示したイコライ
ザ回路４７が追加された場合の読出しサイクルおよび書
込みサイクルをそれぞれ示すタイムチャートである。図
６を参照して、イコライザ回路４７が高レベルの信号Ｍ
Ｅに応答して動作するので、有効な４状態アドレス信号
ＭＡｉが出力される前後において信号ＭＡｉがイコライ
ズされる。すなわち、４状態アドレス信号ＭＡｉの電圧
レベルが中間値に保たれる。その結果、イコライズの後
、有効な４状態アドレス信号ＭＡｉを素早く出力するこ
とが可能となる。図７に示した書込みサイクルの場合に
おいても同様の効果が得られる。

【００４４】以上の説明により、図１に示したメモリア
クセス回路において、ＤＲＡＭ１０にアクセスするのに
必要な４状態アドレス信号ＭＡ０ないしＭＡ１１が発生
されることが記載された。以下に、ＤＲＡＭ１０につい
ての詳細を記載することにより、様々な利点が得られる
ことについて説明する。

【００４５】図８は、図１に示したＤＲＡＭ１０のブロ
ック図である。図８を参照して、このＤＲＡＭ１０は、
メモリアクセス回路から発生された４状態アドレス信号
ＭＡ０ないしＭＡ１１を受けるように接続された２状態
アドレス信号発生器１５を含む。２状態アドレス信号発
生器１５は、４状態アドレス信号ＭＡ０ないしＭＡ１１
を各々が２状態により規定されるロウアドレス信号ＲＡ
０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ない
しＣＡ１１に変換する。変換されたロウアドレス信号Ｒ
Ａ０ないしＲＡ１１は、ロウデコーダ１２に与えられる
。一方、２状態カラムアドレス信号ＣＡ０ないしＣＡ１
１は、カラムデコーダ１３に与えられる。これに加えて
、このＤＲＡＭ１０は、信号／ＣＡＳを必要としないこ
とも指摘される。クロック信号発生器１８は、信号／Ｒ
ＡＳおよび／ＷＥに応答して動作し、ＤＲＡＭ１０にお
ける動作を制御するのに必要な様々なクロック信号を発
生する。

【００４６】２状態アドレス信号発生器１５は、４状態
アドレス信号ＭＡ０ないしＭＡ１１を２状態アドレス信
号ＲＡ０ないしＲＡ１１およびＣＡ０ないしＣＡ１１に
変換する。４状態アドレス信号と２状態アドレス信号と
の間の関係は、すでに説明した表１と同じである。すな
わち、２状態アドレス信号発生器１５は、ｉ番目の４状
態アドレス信号ＭＡｉの電圧レベルに応答して、ｉ番目
のロウアドレス信号ＲＡｉおよびｉ番目のカラムアドレ
ス信号ＣＡｉを出力する。

【００４７】図９は、図８に示したＤＲＡＭ１０の読出
し動作を説明するためのタイムチャートである。図９を
参照して、信号／ＷＥが立上がった後信号／ＲＡＳが立
下がることにより、読出し動作が開始される。２状態ア
ドレス信号発生器１５は、信号／ＲＡＳの立下がりに応
答して、４状態アドレス信号ＭＡｉを２状態アドレス信
号ＲＡｉおよびＣＡｉに変換する。したがって、ロウア
ドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉがほ
ぼ同時に得られ、これらをロウデコーダ１２およびカラ
ムデコーダ１３に供給する。ロウデコーダ１２は、ロウ
アドレス信号ＲＡ０ないしＲＡ１１に応答して、１本の
ワード線を活性化させる。センスアンプ１４がメモリセ
ルにストアされたデータ信号を増幅した後、カラムデコ
ーダ１３がカラムアドレス信号ＣＡ０ないしＣＡ１１に
応答して１つの列を選択する。したがって、データ出力
バッファ１７を介して、読出されたデータＤｏｕｔが出
力される。出力データ端子は、有効な出力データＤｏｕ
ｔを出力しない間は、高インピーダンス状態にもたらさ
れる。

【００４８】図１０は、図８に示したＤＲＡＭ１０の書
込み動作を説明するためのタイムチャートである。読出
し動作の場合と同様に、２状態アドレス信号発生器１５
は、信号／ＲＡＳの立下がりに応答して、４状態アドレ
ス信号ＭＡ０ないしＭＡ１１を２状態アドレス信号ＲＡ
０ないしＲＡ１１およびＣＡ０ないしＣＡ１１に変換す
る。変換された２状態アドレス信号はロウデコーダ１２
およびカラムデコーダ１３に供給され、入力データ信号
Ｄｉｎが書込まれるべきメモリセルが指定される。

【００４９】図１１は、図８に示した２状態アドレス信
号発生器１５の回路図である。この図においても、ｉ番
目のアドレス信号変換を行なう回路部分のみが示される
。すなわち、回路１５ｉは、ｉ番目の４状態アドレス信
号ＭＡｉをｉ番目の２状態ロウアドレス信号ＲＡｉおよ
び２状態カラムアドレス信号ＣＡｉに変換する。

【００５０】図１１を参照して、２状態アドレス信号発
生回路１５ｉは、４状態アドレス信号ＭＡｉの電圧レベ
ルと３つの基準電圧レベルＶｒｅ１，Ｖｒｅ２，Ｖｒｅ
３とをそれぞれ比較するための３つのコンパレータ１３
６，１３７，１３８を含む。ＮＯＲゲート１３９は、電
源電圧Ｖｃｃおよびコンパレータ１３６の出力信号を受
ける。ＮＯＲゲート１４１は、インバータ１４０および
コンパレータ１３７の出力信号を受ける。ＮＯＲゲート
１４３は、インバータ１４２およびコンパレータ１３８
の出力信号を受ける。ＮＯＲゲート１４５は、インバー
タ１４４の出力信号および電源電圧Ｖｃｃを受ける。回
路１５ｉは、さらに、２状態ロウアドレス信号ＲＡｉを
出力するための信号線１５７と、２状態カラムアドレス
信号ＣＡｉを出力するための信号線１５８とを含む。電
源Ｖｃｃと信号線１５７との間にＰＭＯＳトランジスタ
１４９および１５０が接続される。信号線１５７と接地
との間にＮＭＯＳトランジスタ１５１および１５２が接
続される。電源Ｖｃｃと信号線１５８との間にＰＭＯＳ
トランジスタ１５３および１５５が接続される。信号線
１５８と接地との間にＮＭＯＳトランジスタ１５４およ
び１５６が接続される。各トランジスタ１４９ないし１
５６は、ＮＯＲゲート１３９，１４１，１４３，１４５
からの出力信号または反転された出力信号を受けるよう
に接続される。

【００５１】基準電圧源１４は、３つの基準電圧Ｖｒｅ
１，Ｖｒｅ２，Ｖｒｅ３を発生する。これらの基準電圧
の電圧レベルは次のように設定されている。電圧Ｖｒｅ
１は、Ｖｃｃと２Ｖｃｃ／３との間の中間値に設定され
る。基準電圧Ｖｒｅ２は、２Ｖｃｃ／３とＶｃｃ／３と
の間の中間値、すなわちＶｃｃ／２に設定される。基準
電圧Ｖｒｅ３は、Ｖｃｃ／３とＶｓｓとの間の中間値、
すなわちＶｃｃ／６に設定される。

【００５２】クロック信号発生器１５は、信号／ＲＡＳ
の立下がりに応答して、変換能動化信号ＢＥを発生する
。コンパレータ１３６，１３７，１３８は、信号ＢＥに
応答してそれぞれの比較動作を開始する。すなわち、コ
ンパレータ１３６は、４状態アドレス信号ＭＡｉの電圧
レベルと基準電圧Ｖｒｅ１とを比較する。コンパレータ
１３７は、信号ＭＡｉの電圧レベルと基準電圧Ｖｒｅ２
とを比較する。コンパレータ１３８は、信号ＭＡｉの電
圧レベルと電圧Ｖｒｅ３とを比較する。たとえば、４状
態アドレス信号ＭＡｉがＶｃｃの電圧レベルを有すると
き、各コンパレータ１３６，１３７，１３８が高レベル
の電圧を出力する。したがって、すべてのＮＯＲゲート
１３９，１４１，１４３，１４５が高レベルの電圧を出
力するので、信号線１５７および１５８は高レベルの電
圧にもたらされる。その結果、ロウアドレス信号ＲＡｉ
およびカラムアドレス信号ＣＡｉとして、いずれも高レ
ベルの信号が出力される。もう１つの例において、２Ｖ
ｃｃ／３の電圧レベルを有する４状態アドレス信号ＭＡ
ｉが与えられたとき、コンパレータ１３６が低レベルの
信号を出力し、一方コンパレータ１３７および１３８は
高レベルの信号を出力する。したがって、、ＮＯＲゲー
ト１３９および１４１が低レベルの信号を出力し、一方
ＮＯＲゲート１４３および１４５が高レベルの信号を出
力する。その結果、トランジスタ１５０および１５４が
オンするので、信号線１５７が高レベルの電圧にもたら
され、一方信号線１５８が低レベルにもたらされる。 すなわち、ロウアドレス信号ＲＡｉとして高レベルの信
号が出力され、カラムアドレス信号ＣＡｉとして低レベ
ルの電圧が出力される。

【００５３】以下に、図８に示したＤＲＡＭ１０が様々
な利点を有していることについて説明する。まず、ＤＲ
ＡＭ１０においてアドレスマルチプレクス方式が採用さ
れていないことが指摘される。前述のように、４状態ア
ドレス信号ＭＡ０ないしＭＡ１１がこのＤＲＡＭ１０に
供給され、２状態アドレス信号ＲＡ０ないしＲＡ１１お
よびＣＡ０ないしＣＡ１１に変換されるので、時分割で
ロウアドレス信号およびカラムアドレス信号を与える必
要がなくなった。したがって、従来のＤＲＡＭにおいて
生じていたアドレスバッファによるロウアドレス信号を
ラッチするタイミングにおける困難性を回避することが
できる。このことは、高速動作の要求の下で、正確なア
ドレッシングを確保することができることを意味する。 これに加えて、ＤＲＡＭ１０においてアドレス入力ピン
が増加されていないことも指摘される。従来のＤＲＡＭ
では、アドレスノンマルチプレクス方式を採用しようと
するとアドレス入力ピンの増加を避けることができなか
ったが、このＤＲＡＭ１０はアドレス入力ピンの増加を
必要としない。したがって、より大きなパッケージが必
要とされない。これらの利点に加えて、ＤＲＡＭの電力
消費の観点においても利点がもたらされることを以下に
説明する。

【００５４】図１２は、この発明の別の実施例を示すＤ
ＲＡＭ２１０のブロック図である。図１２を参照して、
このＤＲＡＭ２１０は、２状態アドレス信号発生器１５
と、発生された２状態アドレス信号をロウアドレス信号
とカラムアドレス信号とに分配するアドレス分配回路２
３０と、分配されたアドレス信号のデコーダへの供給タ
イミングを制御するロウアドレス制御回路２３３とカラ
ムアドレス制御回路２３２と、複数個に分割されたメモ
リアレイ２３６，２４０，２４４と、アドレス信号の分
配を制御するための制御信号ＤＣを発生する分配制御回
路２４５とを含む。

【００５５】図１３は、図１２に示したアドレス分配回
路２３０の回路図である。図１３を参照して、アドレス
分配回路２３０は、図１２に示した２状態アドレス信号
発生器１５から発生された２４ビットの内部アドレス信
号ＩＡ０ないしＩＡ２３をそれぞれ受けるように接続さ
れたスイッチＳＷ０ないしＳＷ２３を含む。図８に示し
たＤＲＡＭ１０では、２状態アドレス信号発生器１５か
ら合計２４ビットのロウアドレス信号ＲＡ０ないしＲＡ
１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１が
発生された。一方、図１３に示したＤＲＡＭ２１０では
、内部アドレス信号ＩＡ０ないしＩＡ２３の用途は、ア
ドレス分配回路２３０によって決定される。すなわち、
各スイッチＳＷ０ないしＳＷ２３は、分配制御回路２４
５から与えられるスイッチング制御信号ＤＣ０ないしＤ
Ｃ２３によってそれぞれ制御され、これによって用途が
決定される。ロウアドレッシングのために使用される内
部アドレス信号はロウアドレス制御回路２３３に与えら
れ、一方カラムアドレッシングのために使用される内部
アドレス信号はカラムアドレス制御回路２３２に与えら
れる。以下の説明では、一例として、合計２４ビットの
内部アドレス信号のうち、１３ビットがロウアドレッシ
ングのために使用され、１１ビットがカラムアドレッシ
ングのために使用されるものと仮定する。これに加えて
、メモリセルアレイが４つの部分ＭＡ１ないしＭＡ４に
分割されているものと仮定する。したがって、１３ビッ
トのロウアドレス信号ＲＡ０ないしＲＡ１２が４つのロ
ウデコーダＲＤ１ないしＲＤ４に供給され、１１ビット
のカラムアドレス信号ＣＡ０ないしＣＡ１０が４つのカ
ラムデコーダＣＤ１ないしＣＤ４に供給される。

【００５６】１つのスイッチ回路、たとえばスイッチ回
路ＳＷ２３は図１３に示すように２つのＮＭＯＳトラン
ジスタＱ２３１およびＱ２３２によって構成される。こ
れらのトランジスタＱ２３１およびＱ２３２のうちのい
ずれかが制御信号ＤＣ２３および／ＤＣ２３に応答して
オンし、内部アドレス信号ＩＡ２３がロウアドレス制御
回路２３３またはカラムアドレス制御回路２３２のいず
れかに与えられる。分配制御回路２４５は、たとえばそ
の中に設けられたプログラム用ヒューズを溶断すること
により、スイッチング制御信号ＤＣ０ないしＤＣ２３を
発生する。

【００５７】図９および図１０からわかるように、内部
アドレス信号ＩＡ０ないしＩＡ２３は、信号／ＲＡＳが
立下がった後すぐに得ることができる。すなわち、アド
レスマルチプレクス方式が使われていないので、ロウア
ドレス信号およびカラムアドレス信号のいずれにも使用
することのできる内部アドレス信号が信号／ＲＡＳの立
下がりの直後に得られる。したがって、この内部アドレ
ス信号ＩＡ０ないしＩＡ２３は、ロウアドレス信号およ
びカラムアドレス信号のいずれにも使用することができ
ることが指摘される。

【００５８】図１３に示した例のように、ロウアドレス
信号として１３ビットの信号ＲＡ０ないしＲＡ１２が供
給され、カラムアドレス信号として１１ビットの信号Ｃ
Ａ０ないしＣＡ１０が供給されるので、１本のワード線
に接続されるメモリセルの数が減少される。すなわち、
図２４（Ｂ）に示すように、１本のワード線に２１１（
＝２０４８）個のメモリセルが接続され、１本のビット
線に２１３（＝８１９２）個のメモリセルが接続される
。したがって、図２４（Ａ）の場合と比較して、ワード
線方向のメモリセルの数が半分に減少されるので、セン
スアンプの数も半分に減少される。このことは、１本の
ワード線の活性化により得られるデータ信号を増幅する
のに、図２４（Ａ）の場合と比較して半分の数のセンス
アンプＳＡ２が活性化されることを意味する。活性化さ
れるセンスアンプの数が半分に減少されるので、センス
アンプにより消費される電力も半分に減少される。

【００５９】さらに他の実施例において、２４ビットの
内部アドレス信号ＩＡ０ないしＩＡ２３が１４ビットの
ロウアドレス信号ＲＡ０ないしＲＡ１３と、１０ビット
のカラムアドレス信号ＣＡ０ないしＣＡ９とに分配され
る。したがって、この例では、図２４（Ｃ）に示すよう
に、ワード線方向に２１０（＝１０２４）個のメモリセ
ルが接続され、ビット線方向に２１４（＝１６３８４）
個のメモリセルが接続されることになる。したがって、
センスアンプＳＡ３の個数が図２４（Ｂ）の場合と比較
して半分に減少されるので、メモリセルアレイにおいて
消費される電力も、図２６（Ｃ）に示すようにさらに半
分に減少される。なお、図２６（Ｄ）は、ワード線方向
のメモリセルの数がさらに半分に減少される例について
も示している。

【００６０】図２６（Ａ）ないし（Ｄ）を比較すること
によって理解されるように、ワード線方向のメモリセル
の数を減少させることにより、それに比例してメモリセ
ルアレイにおける消費電力も減少されることが指摘され
る。前述のように、メモリセルアレイにおける電力消費
は大部分がセンスアンプの活性化が占める。したがって
、１本のワード線選択に関連して活性化されるセンスア
ンプの数を減少させることが、ＤＲＡＭにおける合計消
費電流を大幅に減少させるのに役立つことが理解される
。

【００６１】１回の読出し動作において消費される電力
が減少されることは、図２５に示した最大消費電流Ｉａ
ｒｙの減少をも意味する。したがって、最大消費電流Ｉ
ａｒｙの減少によって電源電圧Ｖｃｃが低下するのが防
がれるので、ＤＲＡＭにおいて誤動作が発生するのが防
がれる。

【００６２】以上に説明したように、図１に示したメモ
リアクセス回路から４状態アドレス信号ＭＡ０ないしＭ
Ａ１１が発生され、それらがＤＲＡＭ１０に供給される
。ＤＲＡＭ１０は、図８に示すように、２状態アドレス
信号発生器１５を含んでおり、それによって４状態アド
レス信号ＭＡ０ないしＭＡ１１が各々２状態を有するロ
ウアドレス信号ＲＡ０ないしＲＡ１１およびカラムアド
レス信号ＣＡ０ないしＣＡ１１に変換される。ＤＲＡＭ
１０においてアドレスマルチプレクス方式を採用する必
要がないので、高速動作が要求される下で、ロウアドレ
ス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号
ＣＡ０ないしＣＡ１１を安定してすなわち正確にロウデ
コーダ１２およびカラムデコーダ１３に与えることがで
きる。その結果、高速動作の下で正確なアドレッシング
が行なわれる。これに加えて、図８に示した２状態アド
レス信号発生器１５が、ロウアドレス信号およびカラム
アドレス信号のいずれにも使用することのできる２４ビ
ットの内部アドレス信号ＩＡ０ないしＩＡ２３を発生す
るので、図１３に示したアドレス分配回路２３０により
その用途を制御することができる。したがって、図２４
（Ｂ）および（Ｃ）に示すように、１回の読出し動作に
おいて活性化されるセンスアンプの数を減少させること
ができるので、図２６に示すように合計消費電力を減少
させることも可能となる。

【００６３】なお、上記の説明ではこの発明がＤＲＡＭ
に適用された場合について説明したが、たとえばＳＲＡ
Ｍのような他の半導体メモリにも適用可能であることが
指摘される。

【００６４】

【発明の効果】以上のように、この発明によれば、半導
体メモリ装置内に、４状態アドレス信号に応答して、各
々が２つの状態を有する２状態行アドレス信号および２
状態列アドレス信号を発生する２状態アドレス発生手段
を設けたので、アドレスマルチプレクス方式を採用する
必要がなくなり、したがって、高速動作の下で正確なア
ドレッシングを行なうことのできる半導体メモリ装置お
よびメモリアクセスシステムが得られた。

【図面の簡単な説明】

【図１】この発明の一実施例を示すメモリアクセス回路
のブロック図である。

【図２】図１に示したメモリアクセス回路における読出
しサイクルのタイムチャートである。

【図３】図１に示したメモリアクセス回路における書込
みサイクルのタイムチャートである。

【図４】図１に示した４状態アドレス信号発生器の回路
図である。

【図５】図４に示した回路の動作を説明するためのタイ
ムチャートである。

【図６】図４に示したイコライザ回路を追加した場合の
読出しサイクルのタイムチャートである。

【図７】図４に示したイコライザ回路を追加した場合の
書込みサイクルのタイムチャートである。

【図８】図１に示したＤＲＡＭのブロック図である。

【図９】図８に示したＤＲＡＭの読出し動作を説明する
ためのタイムチャートである。

【図１０】図８に示したＤＲＡＭの書込み動作を説明す
るためのタイムチャートである。

【図１１】図８に示した２状態アドレス信号発生器の回
路図である。

【図１２】この発明の別の実施例を示すＤＲＡＭのブロ
ック図である。

【図１３】図１２に示したアドレス分配回路の回路図で
ある。

【図１４】コンピュータシステムにおける従来のメモリ
アクセス回路のブロック図である。

【図１５】図１４に示したメモリアクセス回路における
読出しサイクルのタイムチャートである。

【図１６】図１４に示したメモリアクセス回路における
書込みサイクルのタイムチャートである。

【図１７】図１４に示した従来のＤＲＡＭのブロック図
である。

【図１８】図１７に示したＤＲＡＭの読出し動作を説明
するためのタイムチャートである。

【図１９】図１７に示したＤＲＡＭの書込み動作を説明
するためのタイムチャートである。

【図２０】図１７に示したメモリセルアレイおよびその
周辺回路の回路図である。

【図２１】図２０に示した回路の動作を説明するための
タイムチャートである。

【図２２】図１７に示したアドレスバッファのブロック
図である。

【図２３】図２２に示したアドレスバッファの動作を説
明するためのタイムチャートである。

【図２４】メモリセルアレイに配設されたメモリセルの
数を示す概略図である。

【図２５】従来のＤＲＡＭの消費電流レベルの変化を示
す波形図である。

【図２６】ＤＲＡＭの消費電力を示すグラフである。

【符号の説明】

５　　４状態アドレス信号発生器 １０　　ＤＲＡＭ １５　　２状態アドレス信号発生器 ２３０　　アドレス分配回路 ２４５　　分配制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　行および列に配設された第１の複数の
   メモリセルを備えたメモリセルアレイと、前記メモリセ
   ルアレイの行および列を指定するための４つの状態を有
   する４状態アドレス信号を受ける手段と、４状態アドレ
   ス信号に応答して、各々が２つの状態を有する２状態行
   アドレス信号および２状態列アドレス信号を発生する２
   状態アドレス発生手段と、２状態行アドレス信号および
   ２状態列アドレス信号に応答して、前記メモリセルアレ
   イの行および列を選択する選択手段とを含む、半導体メ
   モリ装置。
2. 【請求項２】　　行および列に配設された複数のメモリ
   セルを備えた半導体メモリ装置を含み、前記半導体メモ
   リ装置にアクセスするためのメモリアクセスシステムで
   あって、前記メモリセルアレイの行および列をそれぞれ
   指定するため、各々が２つの状態を有する２状態行アド
   レス信号および２状態列アドレス信号を発生する２状態
   アドレス発生手段と、２状態行アドレス信号および２状
   態列アドレス信号に応答して、前記メモリセルアレイの
   行および列を指定するための４つの状態を有する４状態
   アドレス信号を発生するアドレス変換手段とを含み、前
   記半導体メモリ装置は、４状態アドレス信号を前記２状
   態行アドレス信号および前記２状態列アドレス信号に逆
   変換するアドレス逆変換手段と、逆変換された２状態行
   アドレス信号および２状態列アドレス信号に応答して、
   前記メモリセルアレイの行および列を選択する選択手段
   とを含む、メモリアクセスシステム。