KR970055396A - 지연회로 - Google Patents

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KR970055396A
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김주용
현대전자산업 주식회사
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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Abstract

본 발명은 지연회로에 관한 것으로서, 저전압에서는 MOS 트랜지스터의 저항을 가장 작게 만들고, 중간전압에서는 MOS 트랜지스터의 저항을 중간 값으로 만들고, 고전압에서는 MOS 트랜지스터의 저항을 가장 크게 만들어 주어 출력 캐패시터를 사용하는 지연회로의 지연시간이 일정하게 출력되도록 한 지연회로에 관한 것이다.

Description

지연회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 지연회로 출력수단의 회로도.

Claims (6)

  1. 저전압에서는 MOS 트랜지스터의 저항을 가장 작게 만들고, 중간 전압에서는 MOS 트랜지스터의 저항을 중간 값으로 만들며, 고전압에서는 MOS 트랜지스터의 저항을 가장 크게 만들어 주기 위한 다수의 지연회로 입력수단과, 상기 다수의 지연회로 입력수단의 출력신호에 따라 데이타 입력 전압을 안정되게 출력시키도록 하는 지연회로 출력수단으로 구성되는 것을 특징으로 하는 지연회로.
  2. 제1항에 있어서, 상기 지연회로 입력수단은 다수의 기준전압을 출력하여 상기 출력되는 다수의 기준전압에 따라 각각의 출력신호를 출력하도록 구성되는 것을 특징으로 하는 지연회로.
  3. 제1항에 있어서, 상기 지연회로 출력수단은 전원단자 및 출력단자간에 접속되며 데이타 입력신호를 입력으로 하는 풀업 크랜지스터와, 상기 출력단자 및 노드간에 병렬 접속되며 다수의 논리게이트 소자를 통해 입력되는 각각의 입력수단의 출력신호를 입력으로 하는 다수의 NMOS 트랜지스터와, 상기 노드 및 접지단자간에접속되며 상기 데이타 입력신호를 입력으로 하는 풀다운 트랜지스터로 구성되는 것을 특징으로 하는 지연회로.
  4. 제1항에 있어서, 상기 지연회로 입력수단은 전원단자 및 노드 K1 간에 PMOS 트랜지스터가 접속되며 상기 노드 K1 및 접지간에 2개의 PMOS 트랜지스터가 직렬로 접속되고, 상기 전원단자 및 노드 VREF1 간에 상기 노드 K1을 입력으로 하는 PMOS 트랜지스터가 접속되며 상기 노드 VREF1 및 접지간에 3개의 PMOS트랜지스터가 직렬로 접속되고, 상기 전원단자 및 노드 INA 간에 상기 노드 VREF1을 입력으로 하는 PMOS트랜지스터가 접속되며 상기 노드 INA 및 접지간에 전원전압을 입력으로 하는 NMOS트랜지스터가 접속되는것을 특징으로 하는 지연회로.
  5. 제1항에 있어서, 상기 지연회로 입력수단은 전원단자 및 노드 K1간에 PMOS 트랜지스터가 접속되며 상기 노드 K1 및 접지간에 2개의 PMOS 트랜지스터가 직렬로 접속되고, 상기 전원단자 및 노드 VREF2 간에 상기 노드 K1을 입력으로 하는 PMOS 트랜지스터가 접속되며 상기 노드 VREF2 및 접지간에 4개의 PMOS트랜지스터가 직렬로 접속되고, 상기 전원단자 및 노드 INB 간에 상기 노드 VREF2를 입력으로하는 PMOS트랜지스터가 접속되며 상기 노드 INB 및 접지간에 전원전압을 입력으로 하는 NMOS 트랜지스터가 접속되는 것을 특징으로 하는 지연회로.
  6. 제1항에 있어서, 상기 지연회로 입력수단은 전원단자 및 노드 K1 간에 PMOS 트랜지스터가 접속되며 상기 노드 K1 및 접지간에 2개의 PMOS 트랜지스터가 직렬로 접속되고, 상기 전원단자 및 노드 VREF3 간에 상기 노드 K1을 입력으로 하는 PMOS 트랜지스터가 접속되며 상기 노드 VREF3 및 접지간에 3개의 PMOS트랜지스터가 직렬로 접속되고, 상기 전원단자 및 노드 INC 간에 상기 노드 VREF3를 입력으로하는 PMOS트랜지스터가 접속되며 상기 노드 INC 및 접지간에 전원전압을 입력으로 하는 NMOS 트랜지스터가 접속되는 것을 특징으로 하는 지연회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950065658A 1995-12-29 1995-12-29 지연회로 KR100187647B1 (ko)

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