KR0163774B1 - 높은 동기성을 갖는 위상차 회로 - Google Patents

높은 동기성을 갖는 위상차 회로 Download PDF

Info

Publication number
KR0163774B1
KR0163774B1 KR1019940038058A KR19940038058A KR0163774B1 KR 0163774 B1 KR0163774 B1 KR 0163774B1 KR 1019940038058 A KR1019940038058 A KR 1019940038058A KR 19940038058 A KR19940038058 A KR 19940038058A KR 0163774 B1 KR0163774 B1 KR 0163774B1
Authority
KR
South Korea
Prior art keywords
output
signal
terminal
transistor
mos transistor
Prior art date
Application number
KR1019940038058A
Other languages
English (en)
Other versions
KR950022078A (ko
Inventor
마꼬또 요시다
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR950022078A publication Critical patent/KR950022078A/ko
Application granted granted Critical
Publication of KR0163774B1 publication Critical patent/KR0163774B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs

Abstract

원 신호의 반전 신호와 비반전 신호를 발생시키는 차동 회로 형태가 제시되었다. 한쌍의 풀-다운 트랜지스터와 한쌍의 풀-업 트랜지스터의 출력 전압 트레이스에서의 출력 트레이스 일치를 만들기 위하여 일치된 게이트-소오스 전압 대 드레인-소오스 전류를 제고하는 회로 설계로 인하여 상기 출력 신호의 파형은 높은 동기성과 정확성을 가진다. 상기 회로 형태는 조절가능한 커패시터나 구동 회로를 필요로하지 않고, 따라서 진보된 컴팩트한 장치에 사용하기 적합하다.

Description

높은 동기성을 갖는 위상차 회로
제1도는 본실시예의 회로도.
제2도는 종래의 차동 버퍼 회로도.
제3도는 본 발명과 관련된 출력 신호 파형의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1,2,3,4. N-MOS 트랜지스터 5,6,7,8. P-MOS 트랜지스터
본 발명은 높은 동기성과 정학성을 요구하는 위상차 회로에 관한 것이다.
디지털 시스템에서는, 원 신호와 그반전 신호사이에는 낮은 스큐, 즉 높은 동기성을 갖는 차동 위상 신호가 요구된다. 이러한 신호를 발생시키는 종래 방법의 일예는 제2도에 도시되었다. 원 신호는 입력 단자(201)에 입력되고, 원 신호의 반전 신호는 반전 회로(210~215)에서 만들어지고, 상기 반전 신호는 출력 단자(203)에서 출력된다. 반면에, 가변 커패시터(216)로 만들어진 조절가능한 지연 시간을 갖는 지연 회로(204~209)를 통하여 원 신호의 비반전 신호는 출력 단자(202)에서 얻어진다. 종래 기술에 있어서, 출력 단자(203)에서의 반전 신호와, 출력 단자(202)에서 출력된 비반전 신호 사이에서 가능한한 최소 위상차를 얻기 위하여 상기 회로에서 지연 시간을 조절하여 위상차를 최소화하였다. 일반적으로, 가변 커패시터(216)를 조절하여 지연 시간을 조절하지만, 트랜지스터(204, 205)의 구동 전력으로도 조절가능하다.
최소의 위상차, 예를들면 200 ps,를 갖는 디지털 신호 파형을 만드는데 있어서, 상기 종래의 위상차 기술에서의 조절 가능한 커패시터와 구동 회로를 집적 회로로 제조시에 큰 면적을 필요로 하였으며, 이는 진보된 컴팩트한 장치의 요구 조건과 상반된다.
따라서, 본 발명의 목적은 비반전 및 반전 출력 신호를 발생시키기 위한 진보된 컴팩트 장치로 만들 수 있는 반전 회로를 제공하는 것으로, 양 신호는 원 입력 신호와 동기화되고 그 신호의 발생을 위한 조절 가능한 커패시터 또는 구동 회로를 필요로하지 않는다.
원 입력 신호의 비반전 신호 출력을 풀-다운하기위한 제1의 N-MOS 트랜지스터와, 원 입력 신호의 반전 신호 출력을 풀-업하기위한 제2의 P-MOS 트랜지스터와, 상기 제2의 P-MOS 트랜지스터를 구동하기위한 제3의 P-MOS트랜지스터와, 상기 제1의 N-MOS 트랜지스터의 전위 제어를 위한 제4의 N-MOS 트랜지스터를 구비하는 반전 디지탈 신호와 비반전 신호를 발생시키기 위한 반전 회로 수단으로서 상기 목적을 얻을 수 있다. 상기 제1의 N-MOS 트랜지스터의 소오스 단자는 접지 전위에 있고, 드레인 단자는 비반전신호의 출력 단자와 연결되어있다. 상기 제2의 P-MOS 트랜지스터의 게이트 단자는 접지 단자에 있고, 드레인 단자는 반전 신호의 출력 단자와 연결되어있다. 그리고, 상기 제1의 N-MOS 트랜지스터의 게이트 단자와, 상기 제2의 P-MOS 트랜지스터의 소오스 단잔와, 상기 제3의 P-MOS 트랜지스터의 드레인 단자와, 상기 제4의 N-MOS 트랜지스터의 드레인 단자는 모두 공통적으로 연결되어있다. 상기 구조의 회로 수단의 양태에 있어서, 접지 전위에서 동작 전위로 천이하는 동안에, 풀-다운 트랜지스터 회로의 게이트-소오스 전압은 풀-업 트랜지스터의 경우와 정확히 동일하게된다.
본 발명의 다른 양태는 N-MOS 트랜지스터와 P-MOS 트랜지스터 게이트-소오스 전압 대 드레인-소오스 전류의 정전압 전류 특성이 소정의 비율로 연관되어있어 원 신호와 그 비반전 신호 및 반전 신호와의 사이에 높은 동기화를 만든다는 것이다. 채널 길이와, 폭과, 전류 방향을 조절함으로서, 한쌍의 풀-업 P-MOS 트랜지스터의 게이트-소오스 전압 대 드레인-소오스 전류 특성은 한쌍의 풀-다운 N-MOS 트랜지스터의 특성과 일치한다. 상기 풀-업 및 풀-다운 트랜지스터의 동작 특성 일치를 위하여, 상기 출력 신호가 동일하도록 시간 종속 트레이스를 발생시키고, 높은 동기성과 정확성을 갖는 차동위상 신호의 발생을 조장한다.
제1도는 비반전 출력 신호(14)를 수신하는 풀-다운 N 채널 MOS 트랜지스터(4) (N-MOS(4))와, 반전 출력 신호(13)를 수신하는 풀-업 P 채널 MOS 트랜지스터(8) (P-MOS(8))에 대응하는 풀-다운 트랜지스터(4)와 풀-업 트랜지스터(8)를 구비하는 본 실시예의 회로도이다. 트랜지스터(4)와 트랜지스터(8)는 각각 상기 반전 회로의 풀-업 및 풀-다운 영역용으로 제조되기에, 예를들어, 채널 길이와 채널 폭과 채널내의 전류 방향을 조절하여 게이트-소오스 전압 대 드레인-소오스 전류의 정특성을 일치시킬 수 있다. 따라서, 트랜지스터(4, 8)용 전류 구동 용량은 일치된다. 비슷하게, 풀-다운 및 풀-업 영역용 트랜지스터(2, 5)가 각각 제조되고, 따라서 그 정특성 곡선과 전류규동 용량이 일치된다.
N-MOS(4)소오스 단자와 P-MOS(8)의 게이트 단자는 접지 전위 GND와 연결되고, N-MOS(4)의 게이트 단자와 P-MOS(8)의 소오스 단자는 동일한 전위에 있으며 구동 트랜지스터 P-MOS(7)의 드레인 단자(노드 B)에 연결된다.
P-MOS(5)의 소오스 단자와 N-MOS(2)의 게이트 단자는 전원 전위 VDD(단자 12)에 연결되고, P-MOS(5)의 게이트 단자와 N-MOS(8)의 소오스 단자는 동일한 전위에 있으며 구동 트랜지스터 N-MOS(1)의 드레인 단자(노드 A)에 연결된다.
N-MOS(1)와 P-MOS(6)는 CMOS 인버터를 구성한다. 상기 CMOS의 출력단자는 노드 A에 연결된다. N-MOS(3)와 P-MOS(7)도 CMOS 인버터를 구성한다. 상기 CMOS 인버터의 출력 단자는 노드 B 에 연결된다.
입력단자(15)의 전위는 VDD 라고 가정하자. 비반전 출력 신호(14)의 전위는 VDD 익, 반전 출력 신호의 전위는 GND 이다.
제3도는 본 실시예에서 발생된 출력 신호의 출력 파형 타이밍도이다.
전위 제어 트랜지스터 N-MOS(3)에 의하여, B 점에서의 전위는 접지 전위에 있다.
입력단자(15)의 전위가 VDD에서 GND 로 변하면, B 점에서의 전위는 GND 에서 VDD로 변한다. 이때, 비반전 신호를 출력시키는 풀-다운 트랜지스터(4) 게이트-소오스 전압은 반전 신호를 출력시키는 풀-업 트랜지스터(8)의 그것과 동일하다. 다시 말해서, B 점에서의 전위는 트랜지스터(8, 4)의 게이트-소오스 전압의 절대값과 동일하다.
입력 단자(15)의 전압을 GND 에서 VDD 로 변화시키는 경우의 회로 동작도 동일하다. 이경우에. 비반전 출력 단자(14)는 GND 전위에 있고, 반전 출력 단자(13)는 VDD 전위에 있다.
전위 제어 트랜지스터 P-MOS(6)의하여, A 점에서의 전위는 VDD 로 유지된다. 제3도에 도시된 것처럼, 입력 단자(15)의 전위가 GND에서 VDD로 변하면, A 점에서의 전위는 VDD에서 GND로 변한다. 이때, 비반전 신호를 출력시키는 풀-업 트랜지스터(5)의 게이트-소오스 전압은 반전 신호를 출력시키는 풀-다운 트랜지스터(2)의 그것과 완전히 동일하다. 다시말해서, A 점에서의 전위는 트랜지스터(2,5)의 게이트-소오스 전압의 절대값과 동일하다.
풀-업 트랜지스터 P-MOS(8)와 직렬로 연걸된 P-구동 트랜지스터 P-MOS(7)(제3 트랜지스터)에서의 전류 구동 능력은 충분히 높아야만하는데, 예를들면, 풀-업 트랜지스터 P-MOS(8)에서의 그것보다는 두배 이상이어야한 다. 비슷하게, N-구동 트랜지스터 N-MOS(1)에서의 전류 구동 능력은 풀-업 트랜지스터 N-MOS(2)와 비교하여 충분히 높아야만한다. 상기 조건이 만족되면, A 점에서 B 점으로의 전압 천이는 빠르게 수행될 것이고, 따라서 한편으로는 풀-업 P-MOS(8) 및 풀-다운 N-MOS(4)의 게이트-소오스 전압에서의 임계값 차이와, 다른 한편으로는 풀-업 P-MOS(5) 풀-다운 N-MOS(2)의 게이트-소오스 전압에서의 임계값 차이로 인하여 스위칭 시간의 차가 최소화된다.
또한, 풀-업 P-MOS(8)의 드레인-소오스 전압의 전압 트레이스(trace)를 풀-다운N-MOS(4)의 그것과 일치시키는 것과, 풀-다운 N-MOS(2)의 드레인-소오스 전압의 전압 트레이스(trace)를 풀-업 P-MOS(5)의 그것과 일치시키는 것이 필요하다. 이러한 이유로, 출력 전압 천이 단계동안에, P 구동 트랜지스터 P-MOS (7)과 N 구동 트랜지스터 N-MOS(1)의 드레인-소오스 전압은, 풀-업 P-MOS(8) 과 풀-다운 N-MOS(2)에서의 드레인-소오스 전압과 비교하여 충분히 작아야한다.
더욱 바람직한 위상차를 실현하기 위하여, 동일한 용량의 부하 조건으로 상기 비반전 신호 출력 단자(14)와 상기 반전 신호 출력 단자(13)를 제공하여, 각 단자에 동일한 입력 용량을 갖는 버퍼 장치를 연결하는 것이 좋다.
상술한 것처럼, 본 발명의 위상차 발생 회로는, 출력 신호 타이밍 조절 장치를 갖지 않고서도, 원신호와 높은 동기성을 갖는 비반전 신호 및 반전 신호를 발생시킨다. 또한, 가변 커패시터 또는 종래의 구동 회로를 필요로 하지 않고, 따라서 작은 레이아웃 영역내에서 정확한 위상차 버퍼 회로를 실현할 수 있다.
상기 실시예는 예시적이며, 본 발명을 제한하지 않는다. 상기 풀-업 및 풀-다운 트랜지스터의 상기 게이트-소오스 전압 대 드레인-소오스 전류 특성을 일치시키고, 그 출력 전위를 제어하여 만들 수 있는 원 신호에 대한 반전 및 비반전 신호의 시간 종속성은, 상기 기본 원리에 벗어남이없이 다른 형태의 회로를 만들거나, 상기 실시예 회로를 간단히 할 수있다.

Claims (6)

  1. 위상차 회로에 있어서, 입력 신호를 반전시키는 제1 인버터 회로와, 상기 입력 신호를 반전 시키는 제2 인버터 회로와, 상기 제1 인버터의 출력 단자에 연결된 게이트 단자를 갖는 제1 출력 단자와 제1 전원 사이에 연결된 제1 출력 트랜지스터와, 상기 제2 인버터의 출력 단자에 연결된 게이트 단자를 갖는 제1 출력 단 자와 제2 전원 사이에 연결된 제2 출력 트랜지스터와, 상기 제1 인버터의 상기 추력 단자의 레벨에 응답하여 ON 또는 OFF 동작을 수행하기 위항 상기 제1 인버터의 상기 출력 단자와 제2 출력 단자 사이에 연결된 제1 전달 수단과, 상기 제2 인버터의 상기 출력 단자의 레벨에 응답하여 ON 또는 OFF 동작을 수행하기 위하여 상기 제2 인버터의 상기 출력 단자와 상기 제2 출력 단자 사이에 연결된 제2 전달 수단을 구비하고, 상기 제1 출력 트랜지스터의 전류 구동 능력과 상기 제1 전달 수단의 전류 구동 능력은 일치하고, 상기 제2 출력 트랜지스터의 전류 구동 능력과 상기 제2 전달 수단의 전류 구동 능력은 일치함을 특징으로하는 위상차 회로.
  2. 제1 항에 있어서, 상기 제1 출력 트랜지스터는 P 채널 MOS 트랜지스터이고, 상기 제2 출력 트랜지스터는 N 채널 MOS 트랜지스터인 것을 특징으로하는 위상차 회로.
  3. 제2 항에 있어서, 상기 제1 전달 수단은 상기 제1 전원 공급 단자에 연결된 게이트 단자를 갖는 N 채널 MOS 트랜지스터이고, 상기 제2 전달 수단은 상기 제2 전원 공급단자에 연결된 게이트 단자를 갖는 P 채널 MOS 트랜지스터인 것을 특징으로하는 위상차 회로.
  4. 위상차 회로에 있어서, 입력 신호를 비반전시키는 한쌍의 제1 트랜지스터 회로 수단과, 상기 입력 신호를 반전시키는 한쌍의 제2 트랜지스터 회로 수단과, 상기 비반전 출력 신호와 상기 반전 출력 신호의 출력 타이밍을 제어하기위한 두쌍의 출력 신호 타이밍 제어 수단을 구비하며, 풀-업 트랜지스터 신호와 풀-다운 트랜지스터 신호 사이에 동기성의 변화 타이밍을 발생시키기 위하여 상보 회로 형태가 제조되는 것을 특징으로하는 위상차 회로.
  5. 윈 디지탈 신호와 동기성을 갖는 각각의 신호인, 반전 디지탈 신호와 비반전 신호를 발생시키기위한 반전 회로 장치에 있어서, 상기 반전 회로 장치는, 상기 원 입력 신호의 상기 비반전 신호 출력를 풀-다운시키는 제1 N-MOS 트랜지스터와,상기 원 입력 신호의 상기 반전 신호 출력를 풀-업시키는 제2 P-MOS,트랜지스터와, 상기 제2의 P-MOS 트랜지스터를 구동하기위한 제3의 P-MOS 트랜지스터와, 상기 제1의 N-MOS 트랜지스터의 전위를 제어하기 위한 제4의 N-MOS 트랜지스터를 구비하며, 상기 제1의 N-MOS 트랜지스터의 소오스 단자는 접지 전위에 있고, 드레인 단자는 상기 비반전 신호의 출력 단자에 연결되고, 상기 제2의 P-MOS 트랜지스터의 게이트 단자는 접지 전위에 있고, 드레인 단자는 상기 반전 신호의 츨력 단자에 연결되고, 상기 제1의 N-MOS 트랜지스터의 게이트 단자와, 상기 제2의 P-MOS 트랜지스터의 소오스 단자와, 상기 제3의 P-MOS 트랜지스터의 드레인 단자와 상기 제4 N-MOS 트랜지스터의 드레인 단자는 모두 공통점에 연결되어서, 푸시-풀 신호는 상보 회로 형태로 발생하는 것을 특징으로하는 반전 회로 장치.
  6. 제4항에 있어서, 비반전 출력 신호용의 상기 한쌍의 트랜지스터 회로 수단과 반전 출력 신호용의 상기 한쌍의 트랜지스터 회로 수단의 상기 두 쌍의 출력신호 타이밍 제어 수단을 위한 게이트-소오스 전압 대 드레인-소오스 전류의 정특성은 소정 비율로 연관되어 있어서, 상기 비잔전 신호와 상기 반전 신호에서의 높은 동기화를 만들어냄을 특징으로하는 위상차 회로.
KR1019940038058A 1993-12-28 1994-12-28 높은 동기성을 갖는 위상차 회로 KR0163774B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5334467A JP2947042B2 (ja) 1993-12-28 1993-12-28 低位相差差動バッファ
JP93-334467 1993-12-28

Publications (2)

Publication Number Publication Date
KR950022078A KR950022078A (ko) 1995-07-26
KR0163774B1 true KR0163774B1 (ko) 1999-03-20

Family

ID=18277720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940038058A KR0163774B1 (ko) 1993-12-28 1994-12-28 높은 동기성을 갖는 위상차 회로

Country Status (5)

Country Link
US (1) US5675264A (ko)
EP (1) EP0661803B1 (ko)
JP (1) JP2947042B2 (ko)
KR (1) KR0163774B1 (ko)
DE (1) DE69419711T2 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298351A (ja) * 2000-02-25 2001-10-26 Texas Instr Inc <Ti> カレントモード・デジタル−アナログ変換器のためのスキューレス差動スイッチング構成

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5851358B2 (ja) * 1978-05-25 1983-11-16 三菱電機株式会社 半導体集積回路装置
JPS5997222A (ja) * 1982-11-26 1984-06-05 Matsushita Electric Ind Co Ltd クロツクパルス発生回路
JPS62230221A (ja) * 1986-03-31 1987-10-08 Toshiba Corp バツフア回路
JPH02145018A (ja) * 1988-11-28 1990-06-04 Nec Corp レベルシフト回路
US4885550A (en) * 1988-12-01 1989-12-05 Motorola, Inc. Signal input to differential output amplifier
JPH0358608A (ja) * 1989-07-27 1991-03-13 Nec Corp 位相反転回路
US5023480A (en) * 1990-01-04 1991-06-11 Digital Equipment Corporation Push-pull cascode logic
JPH04284021A (ja) * 1991-03-13 1992-10-08 Sharp Corp 出力回路

Also Published As

Publication number Publication date
EP0661803B1 (en) 1999-07-28
US5675264A (en) 1997-10-07
KR950022078A (ko) 1995-07-26
JP2947042B2 (ja) 1999-09-13
EP0661803A1 (en) 1995-07-05
DE69419711T2 (de) 2000-03-16
JPH07202658A (ja) 1995-08-04
DE69419711D1 (de) 1999-09-02

Similar Documents

Publication Publication Date Title
US6064227A (en) Output buffer circuit having low breakdown voltage
US5191235A (en) Semiconductor integrated circuit device having substrate potential detection circuit
KR100338482B1 (ko) 제어가능지연회로
US20030001554A1 (en) Internal power voltage generator
KR900005455A (ko) 레벨 변환 기능을 갖는 출력버퍼회로
US5331322A (en) Current cell for digital-to-analog converter
US5751176A (en) Clock generator for generating complementary clock signals with minimal time differences
KR950014550B1 (ko) 반도체집적회로
KR100484257B1 (ko) 반도체 소자의 차동증폭형 입력 버퍼
US6198328B1 (en) Circuit configuration for producing complementary signals
US5329192A (en) High speed CMOS current switching circuit
US20020027808A1 (en) Differential output circuit
US5212411A (en) Flip-flop circuit having cmos hysteresis inverter
JPH11103227A (ja) 出力振幅調整回路
US7250793B2 (en) Low voltage differential signaling driving apparatus
KR970078002A (ko) 전류 스파이크 억제 회로를 갖는 차분 신호 발생 회로
KR0163774B1 (ko) 높은 동기성을 갖는 위상차 회로
KR970023374A (ko) 반도체 집적회로장치 및 소진폭 신호 수신 방법
JP2001068978A (ja) レベルシフタ回路
KR100247367B1 (ko) 전압 제어 발진기
KR100468068B1 (ko) 스티프 에지를 가지는 지연 스테이지
KR100354672B1 (ko) 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로
KR970055396A (ko) 지연회로
KR950012703A (ko) 반도체 메모리 장치의 데이타 입력 버퍼
KR100227075B1 (ko) 인버터 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 16

EXPY Expiration of term