JP2001298351A - カレントモード・デジタル−アナログ変換器のためのスキューレス差動スイッチング構成 - Google Patents
カレントモード・デジタル−アナログ変換器のためのスキューレス差動スイッチング構成Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Abstract
(57)【要約】 （修正有）
【課題】 カレントモードデジタル−アナログ変換器
（ＤＡＣ）のためのスキューレス差動スイッチング構成
を提供する。 【解決手段】 第１反転器４６と高側及び低側電源ノー
ド間に結合の第１プルアップ及びプルダウントランジス
タ４３、３４と、トランジスタ４３、３４の制御ノード
に結合された第１反転器４６の出力ノードと、第２反転
器４７と高側及び低側電源ノード間に結合の第２プルア
ップ及びプルダウントランジスタ４５、３６と、トラン
ジスタ４５、３６の制御ノードに結合された第２反転器
と、を備え、第１及び第２反転器４６、４７はトランジ
スタ４３、４５及びトランジスタ３４、３６と反転器の
間で一緒に結合されている差動スイッチング回路。
（ＤＡＣ）のためのスキューレス差動スイッチング構成
を提供する。 【解決手段】 第１反転器４６と高側及び低側電源ノー
ド間に結合の第１プルアップ及びプルダウントランジス
タ４３、３４と、トランジスタ４３、３４の制御ノード
に結合された第１反転器４６の出力ノードと、第２反転
器４７と高側及び低側電源ノード間に結合の第２プルア
ップ及びプルダウントランジスタ４５、３６と、トラン
ジスタ４５、３６の制御ノードに結合された第２反転器
と、を備え、第１及び第２反転器４６、４７はトランジ
スタ４３、４５及びトランジスタ３４、３６と反転器の
間で一緒に結合されている差動スイッチング回路。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に電子システ
ムに関し、より詳細には、カレントモードデジタル−ア
ナログ変換器（ＤＡＣ）のためのスキューレス差動スイ
ッチング構成に関する。
ムに関し、より詳細には、カレントモードデジタル−ア
ナログ変換器（ＤＡＣ）のためのスキューレス差動スイ
ッチング構成に関する。
【０００２】
【従来の技術】主としてビデオ応用のために設計された
デジタル−アナログ変換器は、有線及び／又は無線デジ
タル通信システムの送信部分などの通信応用に使用され
る時は大変貧弱なスペクトル純度を有する。ビットがタ
ーンオン及びターンオフする時の遅延差は理想的五十パ
ーセント・デューテイサイクル（方形波）からの移動を
生じ、そして出力スペクトルに偶次の高調波を生ずる。
与えられた遅延差又は時間のスキュー（ビットのターン
オフ又はオン時）に対して、出力周波数が高ければ、歪
がより顕著となる。図１Ａに示す典型的な従来のＣＭＯ
ＳカレントモードＤＡＣスイッチング構成は、トランジ
スタ２０及び２２、電流源２４、入力ノードＱ及びＱ
Ｂ、そして出力ノード２６及び２８を含む。図１の回路
においては、Ｑ及びＱＢ間の時間スキューは通信応用に
ついて主要な問題である。スイッチ（トランジスタ）２
０及び２２は差動対と似ている。図１の従来回路はＰＭ
ＯＳトランジスタを使用する。しかし、時間スキューに
ついての同じ問題がＮＭＯＳスイッチ及び電流源を使用
した時にも存在する。
デジタル−アナログ変換器は、有線及び／又は無線デジ
タル通信システムの送信部分などの通信応用に使用され
る時は大変貧弱なスペクトル純度を有する。ビットがタ
ーンオン及びターンオフする時の遅延差は理想的五十パ
ーセント・デューテイサイクル（方形波）からの移動を
生じ、そして出力スペクトルに偶次の高調波を生ずる。
与えられた遅延差又は時間のスキュー（ビットのターン
オフ又はオン時）に対して、出力周波数が高ければ、歪
がより顕著となる。図１Ａに示す典型的な従来のＣＭＯ
ＳカレントモードＤＡＣスイッチング構成は、トランジ
スタ２０及び２２、電流源２４、入力ノードＱ及びＱ
Ｂ、そして出力ノード２６及び２８を含む。図１の回路
においては、Ｑ及びＱＢ間の時間スキューは通信応用に
ついて主要な問題である。スイッチ（トランジスタ）２
０及び２２は差動対と似ている。図１の従来回路はＰＭ
ＯＳトランジスタを使用する。しかし、時間スキューに
ついての同じ問題がＮＭＯＳスイッチ及び電流源を使用
した時にも存在する。
【０００３】
【発明が解決しようとする課題】カレントモードデジタ
ル−アナログ変換器（ＤＡＣ）内の個別の電流源は、２
つのスイッチのいずれか１つを介して電流を操舵するた
めに差動スイッチを使用する。上記した差動スイッチは
２つのデジタル相補的制御信号Ｑ及びＱＢにより制御さ
れる。ここで、もしＱ＝ＶＤＤ（最高電位のパワー）な
らば、ＱＢ＝ＶＳＳ（接地又は最低電位）であり、また
逆も同じである。反転回路の物理に起因して、常に原信
号と反転された対応信号との間にはある時間遅延または
スキューが存在する。通常、ＱＢは図１Ｂに示すように
Ｑを反転することにより導出される。従って、常にＱと
ＱＢの間にはいくらかのスキューが存在する。カレント
モードＤＡＣが通信システムなどの周波数領域応用に使
用される時、ＱとＱＢの間のスキューは出力信号のスペ
クトル内に高調波及び非高調波関連の歪を導入する。こ
のため、ＤＡＣのスプリアスフリー・タイナミックレン
ジ（ＳＦＤＲ）は大変に減少する。
ル−アナログ変換器（ＤＡＣ）内の個別の電流源は、２
つのスイッチのいずれか１つを介して電流を操舵するた
めに差動スイッチを使用する。上記した差動スイッチは
２つのデジタル相補的制御信号Ｑ及びＱＢにより制御さ
れる。ここで、もしＱ＝ＶＤＤ（最高電位のパワー）な
らば、ＱＢ＝ＶＳＳ（接地又は最低電位）であり、また
逆も同じである。反転回路の物理に起因して、常に原信
号と反転された対応信号との間にはある時間遅延または
スキューが存在する。通常、ＱＢは図１Ｂに示すように
Ｑを反転することにより導出される。従って、常にＱと
ＱＢの間にはいくらかのスキューが存在する。カレント
モードＤＡＣが通信システムなどの周波数領域応用に使
用される時、ＱとＱＢの間のスキューは出力信号のスペ
クトル内に高調波及び非高調波関連の歪を導入する。こ
のため、ＤＡＣのスプリアスフリー・タイナミックレン
ジ（ＳＦＤＲ）は大変に減少する。
【０００４】上記した時間スキュー問題を改善するため
に従来技術においていくつかの試みがなされた。１つの
例が、１９９７年１１月１８日の米国特許第５，６８
９，２５７号の「スキューレス差動スイッチ及びそれを
使用したＤＡＣ」である。この特許では、図１Ｃに示す
ような、２つの交差結合した反転器２９及び３０がスキ
ューを最小にするために使用される。しかし、この技術
は２つの反転器の間の不一致により制限される。
に従来技術においていくつかの試みがなされた。１つの
例が、１９９７年１１月１８日の米国特許第５，６８
９，２５７号の「スキューレス差動スイッチ及びそれを
使用したＤＡＣ」である。この特許では、図１Ｃに示す
ような、２つの交差結合した反転器２９及び３０がスキ
ューを最小にするために使用される。しかし、この技術
は２つの反転器の間の不一致により制限される。
【０００５】
【課題を解決するための手段】一般に、本発明の１つの
形態において提供される、差動スイッチ回路は、第１反
転器と、第１反転器と高側電源ノードとの間に結合され
る第１プルアップトランジスタと、第１反転器と低側電
源ノードとの間に結合される第１プルダウントランジス
タと、第１プルアップトランジスタの制御ノードと第１
プルダウントランジスタの制御ノードとに結合された第
１反転器の出力ノードと、第２反転器と、第２反転器と
高側電源ノードとの間に結合される第２プルアップトラ
ンジスタと、第２反転器と低側電源ノードとの間に結合
された第２プルダウントランジスタと、第２プルアップ
トランジスタの制御ノードと第２プルダウントランジス
タの制御ノードとに結合された第２反転器の出力ノード
と、を備え、第１及び第２反転器は反転器とプルアップ
トランジスタの間と反転器とプルダウントランジスタの
間で一緒に接続されている。
形態において提供される、差動スイッチ回路は、第１反
転器と、第１反転器と高側電源ノードとの間に結合され
る第１プルアップトランジスタと、第１反転器と低側電
源ノードとの間に結合される第１プルダウントランジス
タと、第１プルアップトランジスタの制御ノードと第１
プルダウントランジスタの制御ノードとに結合された第
１反転器の出力ノードと、第２反転器と、第２反転器と
高側電源ノードとの間に結合される第２プルアップトラ
ンジスタと、第２反転器と低側電源ノードとの間に結合
された第２プルダウントランジスタと、第２プルアップ
トランジスタの制御ノードと第２プルダウントランジス
タの制御ノードとに結合された第２反転器の出力ノード
と、を備え、第１及び第２反転器は反転器とプルアップ
トランジスタの間と反転器とプルダウントランジスタの
間で一緒に接続されている。
【０００６】
【発明の実施の形態】図２に、本発明の好適な実施の形
態のスキューレス差動スイッチング回路が示される。図
２の回路は、ＮＭＯＳトランジスタ３２−３７、ＰＭＯ
Ｓトランジスタ４０−４５、デジタル入力データＤ及び
ＤＢ、スイッチ制御データＱ及びＱＢ、クロック信号Ｃ
Ｋ、及び源電圧ＶDD及びＶSSを含む。トランジスタ３５
及び４２は反転器４６を形成する。トランジスタ３７及
び４４は反転器４７を形成する。反転器４６及びトラン
ジスタ３４及び４３はスキューレススイッチング要素４
８を形成する。反転器４７及びトランジスタ３６及び４
５はスキューレススイッチング要素４９を形成する。ト
ランジスタ４０及び４１はデジタル・データ記憶要素と
して機能する。この回路は、ＱとＱＢの間の時間スキュ
ーを最小にするスイッチング構成を提供する。このスイ
ッチング構成は、可能な最小のタイムスキューを与える
ばかりではなく、同じ立上り及び立下り時間も与える。
最小の調和波歪について、サイン波形の両半サイクルは
同じ立上り及び立下り特性を持つ必要が有る。
態のスキューレス差動スイッチング回路が示される。図
２の回路は、ＮＭＯＳトランジスタ３２−３７、ＰＭＯ
Ｓトランジスタ４０−４５、デジタル入力データＤ及び
ＤＢ、スイッチ制御データＱ及びＱＢ、クロック信号Ｃ
Ｋ、及び源電圧ＶDD及びＶSSを含む。トランジスタ３５
及び４２は反転器４６を形成する。トランジスタ３７及
び４４は反転器４７を形成する。反転器４６及びトラン
ジスタ３４及び４３はスキューレススイッチング要素４
８を形成する。反転器４７及びトランジスタ３６及び４
５はスキューレススイッチング要素４９を形成する。ト
ランジスタ４０及び４１はデジタル・データ記憶要素と
して機能する。この回路は、ＱとＱＢの間の時間スキュ
ーを最小にするスイッチング構成を提供する。このスイ
ッチング構成は、可能な最小のタイムスキューを与える
ばかりではなく、同じ立上り及び立下り時間も与える。
最小の調和波歪について、サイン波形の両半サイクルは
同じ立上り及び立下り特性を持つ必要が有る。
【０００７】図２の回路において、Ｄ及びＤＢはスキュ
ーを有する相補的信号である。一方、Ｑ及びＱＢはそれ
ぞれそれらの最終的なスキューレス出力である。このス
キューレス差動スイッチング構成を使用して、両制御信
号は設計により２つのスイッチの１つを制御するために
移る前にお互いに待つように強制される。図２の回路に
おいて、Ｑの最終レベルへの経路はＱＢにより制御され
る。一方、同時に、ＱはＱＢの最終電圧レベルへの経路
を制御する。図２の回路では、Ｄにとりスイッチに到達
する唯一の方法は、ＱＢがＱにそのようにすることを許
す場合のみである。そして、ＤＢにとり他のスイッチに
到達する唯一の方法は、ＱがＱＢにそのようにすること
を許す場合のみである。Ｑ及びＱＢは互いに制御するか
ら、Ｑ及びＱＢの最終値は設計上、ＱとＱＢの間にスキ
ューを生ぜずに同時に到達することができるだけであ
る。この結果、２つの相補的信号、Ｑ及びＱＢ、は差動
スイッチに同時（いかなるスキューも無し）に加えられ
る。
ーを有する相補的信号である。一方、Ｑ及びＱＢはそれ
ぞれそれらの最終的なスキューレス出力である。このス
キューレス差動スイッチング構成を使用して、両制御信
号は設計により２つのスイッチの１つを制御するために
移る前にお互いに待つように強制される。図２の回路に
おいて、Ｑの最終レベルへの経路はＱＢにより制御され
る。一方、同時に、ＱはＱＢの最終電圧レベルへの経路
を制御する。図２の回路では、Ｄにとりスイッチに到達
する唯一の方法は、ＱＢがＱにそのようにすることを許
す場合のみである。そして、ＤＢにとり他のスイッチに
到達する唯一の方法は、ＱがＱＢにそのようにすること
を許す場合のみである。Ｑ及びＱＢは互いに制御するか
ら、Ｑ及びＱＢの最終値は設計上、ＱとＱＢの間にスキ
ューを生ぜずに同時に到達することができるだけであ
る。この結果、２つの相補的信号、Ｑ及びＱＢ、は差動
スイッチに同時（いかなるスキューも無し）に加えられ
る。
【０００８】図２の回路は以下のように作用する。クロ
ック信号ＣＫが高となり通過トランジスタ（スイッチ）
３２及び３３がターンオンとなる前に、デジタルデータ
Ｄ及びＤＢが安定しその最終値を取ることを可能にす
る。ＮＭＯＳトランジスタ３２及び３３が悪い１（１と
して検出されるのに十分に高くない電圧レベル）を送る
時、プルアップトランジスタ（スイッチ）４０及び４１
は電圧レベルをＶDDに回復するのに使用される。Ｄ及び
ＤＢが互いに相補的であるため、悪い１は悪い１が出現
する側のプルアップＰＭＯＳトランジスタ４０又は４１
の１つをターン・オンすることにより相補的ゼロにより
修正される。例えば、Ｄ＝１及びＤＢ＝０として、トラ
ンジスタ３３が悪い１をトランジスタ３２が良いゼロを
送るとする。すると、トランジスタ３２により送られた
良いゼロはトランジスタ４１をターンオンし、そして悪
い１をＶDDに回復する。
ック信号ＣＫが高となり通過トランジスタ（スイッチ）
３２及び３３がターンオンとなる前に、デジタルデータ
Ｄ及びＤＢが安定しその最終値を取ることを可能にす
る。ＮＭＯＳトランジスタ３２及び３３が悪い１（１と
して検出されるのに十分に高くない電圧レベル）を送る
時、プルアップトランジスタ（スイッチ）４０及び４１
は電圧レベルをＶDDに回復するのに使用される。Ｄ及び
ＤＢが互いに相補的であるため、悪い１は悪い１が出現
する側のプルアップＰＭＯＳトランジスタ４０又は４１
の１つをターン・オンすることにより相補的ゼロにより
修正される。例えば、Ｄ＝１及びＤＢ＝０として、トラ
ンジスタ３３が悪い１をトランジスタ３２が良いゼロを
送るとする。すると、トランジスタ３２により送られた
良いゼロはトランジスタ４１をターンオンし、そして悪
い１をＶDDに回復する。
【０００９】図２の回路をリセットする作用を説明する
ために、Ｄ＝１、ＤＢ＝０、Ｑ＝１、及びＱＢ＝０と仮
定する。回復されたＤ＝１がトランジスタ３７をターン
オンし、トランジスタ４２をターンオフする。同様に、
ＤＢ＝０がトランジスタ３７をターンオフし、トランジ
スタ４４をターンオンする。Ｑ＝０で、トランジスタ３
６がオンで、トランジスタ４５がオフである。ＱＢ＝０
で、トランジスタ３４がオフで、トランジスタ４３がオ
ンである。これは、Ｑ＝１、ＱＢ＝０、Ｄ＝１、及びＤ
Ｂ＝０に対して、トランジスタ４４及び４３がオンであ
るためＱが電圧レベルＶDDにあることを保証し、そして
トランジスタ３５及び３６がオンであるためＱＢが電圧
レベルＶSSにあることを保証する。従って、出力Ｑ及び
ＱＢが変化するために、それらはそれぞれ期待されるよ
うにＤ及びＤＢに依存するばかりではなく、それぞれＤ
Ｂ及びＤにも依存する。Ｑは、ＤＢがＱをその状態変化
を許すまで、状態Ｄを反映するためにその状態を変化し
ない。同様にして、ＱＢは、ＤがＱＢをその状態変化を
許すまで、ＤＢを反映するためにその状態を変化しな
い。ＤがＱＢを制御し、ＤＢがＱを制御する結果、スキ
ューは最小になる。
ために、Ｄ＝１、ＤＢ＝０、Ｑ＝１、及びＱＢ＝０と仮
定する。回復されたＤ＝１がトランジスタ３７をターン
オンし、トランジスタ４２をターンオフする。同様に、
ＤＢ＝０がトランジスタ３７をターンオフし、トランジ
スタ４４をターンオンする。Ｑ＝０で、トランジスタ３
６がオンで、トランジスタ４５がオフである。ＱＢ＝０
で、トランジスタ３４がオフで、トランジスタ４３がオ
ンである。これは、Ｑ＝１、ＱＢ＝０、Ｄ＝１、及びＤ
Ｂ＝０に対して、トランジスタ４４及び４３がオンであ
るためＱが電圧レベルＶDDにあることを保証し、そして
トランジスタ３５及び３６がオンであるためＱＢが電圧
レベルＶSSにあることを保証する。従って、出力Ｑ及び
ＱＢが変化するために、それらはそれぞれ期待されるよ
うにＤ及びＤＢに依存するばかりではなく、それぞれＤ
Ｂ及びＤにも依存する。Ｑは、ＤＢがＱをその状態変化
を許すまで、状態Ｄを反映するためにその状態を変化し
ない。同様にして、ＱＢは、ＤがＱＢをその状態変化を
許すまで、ＤＢを反映するためにその状態を変化しな
い。ＤがＱＢを制御し、ＤＢがＱを制御する結果、スキ
ューは最小になる。
【００１０】Ｄの状態が１からゼロに変化し、ＤＢがゼ
ロから１に変化する時、図２の回路は以下のように動作
する。Ｄ＝０に対して、トランジスタ３５がオフであ
り、トランジスタ４２がオンである。ＱＢは高電圧へ向
けて移動を開始する。これがＱＢをトランジスタ４５の
ドレイン及びトランジスタ４４のソースに結合する。同
様にして、ＤＢ＝１に対して、トランジスタ３７はオン
であり、トランジスタ４４はオフである。Ｑは低電圧へ
向けて移動を開始する。これはＱをトランジスタ３４の
ドレインとトランジスタ３５のソースとに結合する。Ｑ
Ｂが高くなると、トランジスタ４３がターンオフし、そ
してトランジスタ３４がターンオンする。Ｑが低くなる
と、トランジスタ４５がターンオンし、そしてトランジ
スタ３６がターンオフする。この時、トランジスタ３７
はＤＢによりターンオンされそしてトランジスタ３４は
ＱＢによりターンオンされるので、Ｑはゼロになる。同
様に、トランジスタ４２がＤによりターンオンされそし
てトランジスタ４５はＱによりターンオンされるので、
ＱＢは１となる。最終出力は相補的入力により制御され
るので、図２の回路はスキューを最小にし、そして図１
に示されるようなＤＡＣ電流源に対して改良された差動
スイッチを提供する。
ロから１に変化する時、図２の回路は以下のように動作
する。Ｄ＝０に対して、トランジスタ３５がオフであ
り、トランジスタ４２がオンである。ＱＢは高電圧へ向
けて移動を開始する。これがＱＢをトランジスタ４５の
ドレイン及びトランジスタ４４のソースに結合する。同
様にして、ＤＢ＝１に対して、トランジスタ３７はオン
であり、トランジスタ４４はオフである。Ｑは低電圧へ
向けて移動を開始する。これはＱをトランジスタ３４の
ドレインとトランジスタ３５のソースとに結合する。Ｑ
Ｂが高くなると、トランジスタ４３がターンオフし、そ
してトランジスタ３４がターンオンする。Ｑが低くなる
と、トランジスタ４５がターンオンし、そしてトランジ
スタ３６がターンオフする。この時、トランジスタ３７
はＤＢによりターンオンされそしてトランジスタ３４は
ＱＢによりターンオンされるので、Ｑはゼロになる。同
様に、トランジスタ４２がＤによりターンオンされそし
てトランジスタ４５はＱによりターンオンされるので、
ＱＢは１となる。最終出力は相補的入力により制御され
るので、図２の回路はスキューを最小にし、そして図１
に示されるようなＤＡＣ電流源に対して改良された差動
スイッチを提供する。
【００１１】図１に示されるトランジスタ２０及び２１
は差動対を形成するため、Ｑ及びＱＢはＶDD及びＶSSを
振れる必要はない。図２の差動スイッチング構成からの
振れ制限を達成するために、図３の回路に示すように、
ダイオード接続ＰＭＯＳトランジスタ５０がＶDDとトラ
ンジスタ４３の間に追加され、そしてダイオード接続Ｐ
ＭＯＳトランジスタ５２がＶDDとトランジスタ４５の間
に追加される。また、図３に示すように、ダイオード接
続ＮＭＯＳトランジスタ５４がＶSSとトランジスタ３４
の間に接続され、ダイオード接続ＮＭＯＳトランジスタ
５６がＶSSとトランジスタ３６の間に接続される。
は差動対を形成するため、Ｑ及びＱＢはＶDD及びＶSSを
振れる必要はない。図２の差動スイッチング構成からの
振れ制限を達成するために、図３の回路に示すように、
ダイオード接続ＰＭＯＳトランジスタ５０がＶDDとトラ
ンジスタ４３の間に追加され、そしてダイオード接続Ｐ
ＭＯＳトランジスタ５２がＶDDとトランジスタ４５の間
に追加される。また、図３に示すように、ダイオード接
続ＮＭＯＳトランジスタ５４がＶSSとトランジスタ３４
の間に接続され、ダイオード接続ＮＭＯＳトランジスタ
５６がＶSSとトランジスタ３６の間に接続される。
【００１２】図４及び図５に示すように、スキューレス
差動ＤＡＣスイッチドライバが使用される。図４の回路
は、ＰＭＯＳトランジスタ６０及び６２と、ＤＡＣ負荷
抵抗６４及び６６と、スイッチドライバ６８と、電流源
７０を含む。図５の回路は、ＮＭＯＳトランジスタ７４
及び７６と、ＤＡＣ負荷抵抗７８及び８０と、スイッチ
ドライバ８２と、電流源８４を含む。図４の回路はＰＭ
ＯＳトランジスタを使用し、図５の回路はＮＭＯＳトラ
ンジスタを使用する。Ｄ及びＤＢはＤＡＣ論理回路によ
り供給されて、それらの最終状態に安定すると推測され
る。
差動ＤＡＣスイッチドライバが使用される。図４の回路
は、ＰＭＯＳトランジスタ６０及び６２と、ＤＡＣ負荷
抵抗６４及び６６と、スイッチドライバ６８と、電流源
７０を含む。図５の回路は、ＮＭＯＳトランジスタ７４
及び７６と、ＤＡＣ負荷抵抗７８及び８０と、スイッチ
ドライバ８２と、電流源８４を含む。図４の回路はＰＭ
ＯＳトランジスタを使用し、図５の回路はＮＭＯＳトラ
ンジスタを使用する。Ｄ及びＤＢはＤＡＣ論理回路によ
り供給されて、それらの最終状態に安定すると推測され
る。
【００１３】
【発明の効果】好適な実施の形態はいくつかの利点を提
供する。差動スイッチにＱとＱＢの内のいずれか一つが
行くのを許す前に、ＱはＱＢが有効になるまで待ち、同
時に、ＱＢはＱが有効になるまで待つため、スキューの
減少は設計的に保証される。この回路は、２．７乃至
５．０ボルトなどの広い電源範囲に対して良く動作す
る。米国特許５，６８９，２５７号に示される従来技術
の解決と異なり、ＮＭＯＳ通過トランジスタ３２及び３
３が良いゼロ、しかし悪い１、を通過させる時に、ＮＭ
ＯＳ通過トランジスタによりＤ及びＤＢ間に導入される
追加のスキューによる性能の低下はない。もし必要なら
ば、単純なプルアップＰＭＯＳトランジスタ４０及び４
１を使用する代わりに、さまざまな異なるタイプの記憶
素子、例えば交差結合反転器などを使用できる。好適な
実施の形態は、米国特許５，６８９，２５７号における
スキューを最小にするための２つの同一な交差結合され
た反転器間の不一致による限界はない。
供する。差動スイッチにＱとＱＢの内のいずれか一つが
行くのを許す前に、ＱはＱＢが有効になるまで待ち、同
時に、ＱＢはＱが有効になるまで待つため、スキューの
減少は設計的に保証される。この回路は、２．７乃至
５．０ボルトなどの広い電源範囲に対して良く動作す
る。米国特許５，６８９，２５７号に示される従来技術
の解決と異なり、ＮＭＯＳ通過トランジスタ３２及び３
３が良いゼロ、しかし悪い１、を通過させる時に、ＮＭ
ＯＳ通過トランジスタによりＤ及びＤＢ間に導入される
追加のスキューによる性能の低下はない。もし必要なら
ば、単純なプルアップＰＭＯＳトランジスタ４０及び４
１を使用する代わりに、さまざまな異なるタイプの記憶
素子、例えば交差結合反転器などを使用できる。好適な
実施の形態は、米国特許５，６８９，２５７号における
スキューを最小にするための２つの同一な交差結合され
た反転器間の不一致による限界はない。
【００１４】本発明は、例示的な実施の形態について説
明されたが、この説明は限定的な意味に解釈されること
を意図していない。例示的な実施の形態のさまざまな修
正と組合せが本発明の他の実施の形態と同様に、当業者
には説明を参照することにより明白である。従って、特
許の請求の範囲は、このようないずれの修正又は実施の
形態を含むことを意図している。
明されたが、この説明は限定的な意味に解釈されること
を意図していない。例示的な実施の形態のさまざまな修
正と組合せが本発明の他の実施の形態と同様に、当業者
には説明を参照することにより明白である。従って、特
許の請求の範囲は、このようないずれの修正又は実施の
形態を含むことを意図している。
【００１５】以上の記載に関連して、以下の各項を開示
する。 １．差動スイッチング回路であって、第１反転器と、第
１反転器と高側電源ノードとの間に結合された第１プル
アップトランジスタと、第１反転器と低側電源ノードと
の間に結合された第１プルダウントランジスタと、第１
プルアップトランジスタの制御ノードと第１プルダウン
トランジスタの制御ノードとに結合された第１反転器の
出力ノードと、第２反転器と、第２反転器と高側電源ノ
ードとの間に結合された第２プルアップトランジスタ
と、第２反転器と低側電源ノードとの間に結合された第
２プルダウントランジスタと、第２プルアップトランジ
スタの制御ノードと第２プルダウントランジスタの制御
ノードとに結合された第２反転器の出力ノードと、を備
え、第１及び第２反転器はプルアップトランジスタと反
転器の間、及びプルダウントランジスタと反転器との間
で一緒に結合されている差動スイッチング回路。
する。 １．差動スイッチング回路であって、第１反転器と、第
１反転器と高側電源ノードとの間に結合された第１プル
アップトランジスタと、第１反転器と低側電源ノードと
の間に結合された第１プルダウントランジスタと、第１
プルアップトランジスタの制御ノードと第１プルダウン
トランジスタの制御ノードとに結合された第１反転器の
出力ノードと、第２反転器と、第２反転器と高側電源ノ
ードとの間に結合された第２プルアップトランジスタ
と、第２反転器と低側電源ノードとの間に結合された第
２プルダウントランジスタと、第２プルアップトランジ
スタの制御ノードと第２プルダウントランジスタの制御
ノードとに結合された第２反転器の出力ノードと、を備
え、第１及び第２反転器はプルアップトランジスタと反
転器の間、及びプルダウントランジスタと反転器との間
で一緒に結合されている差動スイッチング回路。
【００１６】２．第１反転器の入力に結合された第１転
送スイッチと、第２反転器の入力に結合された第２転送
スイッチと、をさらに備えた第１項に記載の回路。
送スイッチと、第２反転器の入力に結合された第２転送
スイッチと、をさらに備えた第１項に記載の回路。
【００１７】３．第１反転器の入力に結合された第１記
憶素子と、第２反転器の入力に結合された第２記憶素子
と、をさらに備えた第２項に記載の回路。
憶素子と、第２反転器の入力に結合された第２記憶素子
と、をさらに備えた第２項に記載の回路。
【００１８】４．第１記憶素子が第１反転器の入力と高
側電源ノードとの間に結合された第１トランジスタであ
り、第２記憶素子が第２反転器の入力と高側電源ノード
との間に結合された第２トランジスタである第３項に記
載の回路。 ５．第１トランジスタの制御ノードが第２反転器の入力
に結合され、そして第２トランジスタの制御ノードが第
１反転器の入力に結合されている第４項に記載の回路。
側電源ノードとの間に結合された第１トランジスタであ
り、第２記憶素子が第２反転器の入力と高側電源ノード
との間に結合された第２トランジスタである第３項に記
載の回路。 ５．第１トランジスタの制御ノードが第２反転器の入力
に結合され、そして第２トランジスタの制御ノードが第
１反転器の入力に結合されている第４項に記載の回路。
【００１９】６．第１及び第２転送スイッチがトランジ
スタである第２項に記載の回路。
スタである第２項に記載の回路。
【００２０】７．第１及び第２転送スイッチがＮＭＯＳ
トランジスタである第２項に記載の回路。
トランジスタである第２項に記載の回路。
【００２１】８．第１反転器の出力ノードと第２反転器
の出力ノードに結合されたカレントモードデジタル−ア
ナログ変換器スイッチング回路をさらに含む第１項に記
載の回路。
の出力ノードに結合されたカレントモードデジタル−ア
ナログ変換器スイッチング回路をさらに含む第１項に記
載の回路。
【００２２】９．変換器スイッチング回路が、電流源
と、電流源に結合され、制御ノードが第１反転器の出力
に接続された第１トランジスタと、電流源に結合され、
制御ノードが第２反転器の出力に接続された第２トラン
ジスタと、を有する第８項に記載の回路。
と、電流源に結合され、制御ノードが第１反転器の出力
に接続された第１トランジスタと、電流源に結合され、
制御ノードが第２反転器の出力に接続された第２トラン
ジスタと、を有する第８項に記載の回路。
【００２３】１０．デジタル−アナログ変換器であっ
て、第１反転器と、第１反転器と高側電源ノードとの間
に結合された第１プルアップトランジスタと、第１反転
器と低側電源ノードとの間に結合された第１プルダウン
トランジスタと、第１プルアップトランジスタの制御ノ
ードと第１プルダウントランジスタの制御ノードとに結
合された第１反転器の出力ノードと、第２反転器と、第
２反転器と高側電源ノードとの間に結合された第２プル
アップトランジスタと、第２反転器と低側電源ノードと
の間に結合された第２プルダウントランジスタと、第２
プルアップトランジスタの制御ノードと第２プルダウン
トランジスタの制御ノードとに結合された第２反転器の
出力ノードとを備え、第１及び第２反転器はプルアップ
トランジスタと反転器の間、及びプルダウントランジス
タと反転器との間で一緒に結合されており、第１反転器
の出力ノード及び第２反転器の出力ノードに結合された
カレントモードデジタル−アナログ変換器スイッチング
回路と、を備えたデジタル−アナログ変換器。
て、第１反転器と、第１反転器と高側電源ノードとの間
に結合された第１プルアップトランジスタと、第１反転
器と低側電源ノードとの間に結合された第１プルダウン
トランジスタと、第１プルアップトランジスタの制御ノ
ードと第１プルダウントランジスタの制御ノードとに結
合された第１反転器の出力ノードと、第２反転器と、第
２反転器と高側電源ノードとの間に結合された第２プル
アップトランジスタと、第２反転器と低側電源ノードと
の間に結合された第２プルダウントランジスタと、第２
プルアップトランジスタの制御ノードと第２プルダウン
トランジスタの制御ノードとに結合された第２反転器の
出力ノードとを備え、第１及び第２反転器はプルアップ
トランジスタと反転器の間、及びプルダウントランジス
タと反転器との間で一緒に結合されており、第１反転器
の出力ノード及び第２反転器の出力ノードに結合された
カレントモードデジタル−アナログ変換器スイッチング
回路と、を備えたデジタル−アナログ変換器。
【００２４】１１．差動スイッチング回路であって、第
１反転器４６と、第１反転器４６と高側電源ノードとの
間に結合された第１プルアップトランジスタ４３と、第
１反転器４６と低側電源ノードとの間に結合された第１
プルダウントランジスタ３４と、第１プルアップトラン
ジスタ４３の制御ノードと第１プルダウントランジスタ
３４の制御ノードとに結合された第１反転器４６の出力
ノードと、第２反転器４７と、第２反転器４７と高側電
源ノードとの間に結合された第２プルアップトランジス
タ４５と、第２反転器４７と低側電源ノードとの間に結
合された第２プルダウントランジスタ３６と、第２プル
アップトランジスタ４５の制御ノードと第２プルダウン
トランジスタ３６の制御ノードとに結合された第２反転
器４７の出力ノードと、を備え、第１及び第２反転器４
６及び４７はプルアップトランジスタ４３及び４５と反
転器の間、及びプルダウントランジスタ３４及び３６と
反転器との間で一緒に結合されている差動スイッチング
回路。
１反転器４６と、第１反転器４６と高側電源ノードとの
間に結合された第１プルアップトランジスタ４３と、第
１反転器４６と低側電源ノードとの間に結合された第１
プルダウントランジスタ３４と、第１プルアップトラン
ジスタ４３の制御ノードと第１プルダウントランジスタ
３４の制御ノードとに結合された第１反転器４６の出力
ノードと、第２反転器４７と、第２反転器４７と高側電
源ノードとの間に結合された第２プルアップトランジス
タ４５と、第２反転器４７と低側電源ノードとの間に結
合された第２プルダウントランジスタ３６と、第２プル
アップトランジスタ４５の制御ノードと第２プルダウン
トランジスタ３６の制御ノードとに結合された第２反転
器４７の出力ノードと、を備え、第１及び第２反転器４
６及び４７はプルアップトランジスタ４３及び４５と反
転器の間、及びプルダウントランジスタ３４及び３６と
反転器との間で一緒に結合されている差動スイッチング
回路。
【図１Ａ】従来技術のＣＭＯＳカレントモードＤＡＣス
イッチング構成の概略的回路図。
イッチング構成の概略的回路図。
【図１Ｂ】相補的信号を発生する第１の従来技術回路の
概略的回路図。
概略的回路図。
【図１Ｃ】相補的信号を発生する第２の従来技術回路の
概略的回路図。
概略的回路図。
【図２】スキューレス差動スイッチング回路の好適な実
施の形態の概略的回路図。
施の形態の概略的回路図。
【図３】振れ制限が組込まれたスキューレス差動スイッ
チング回路の好適な実施の形態の概略的な回路図。
チング回路の好適な実施の形態の概略的な回路図。
【図４】スキューレスＰＭＯＳカレントモードＤＡＣス
イッチング構成の概略的回路図。
イッチング構成の概略的回路図。
【図５】スキューレスＮＭＯＳカレントモードＤＡＣス
イッチング構成の概略的回路図。
イッチング構成の概略的回路図。
３２ 通過トランジスタ ３３ 通過トランジスタ ３４ プルダウントランジスタ ３６ プルダウントランジスタ ４０ プルアップトランジスタ ４１ プルアップトランジスタ ４３ プルアップトランジスタ ４５ プルアップトランジスタ ４６ 第１反転器 ４７ 第２反転器 ４８ スキューレススイッチング要素 ４９ スキューレススイッチング要素
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モニール ファレ アメリカ合衆国 テキサス州 75081 リ チャードソン バッキンガム ロード 540−＃224 (72)発明者 エリック ジー ソネン アメリカ合衆国 テキサス州 75093 プ ラノ バーウィン レーン 4429
Claims (1)
- 【請求項１】 差動スイッチング回路であって、 第１反転器と、 第１反転器と高側電源ノードとの間に結合された第１プ
ルアップトランジスタと、 第１反転器と低側電源ノードとの間に結合された第１プ
ルダウントランジスタと、 第１プルアップトランジスタの制御ノードと第１プルダ
ウントランジスタの制御ノードとに結合された第１反転
器の出力ノードと、 第２反転器と、 第２反転器と高側電源ノードとの間に結合された第２プ
ルアップトランジスタと、 第２反転器と低側電源ノードとの間に結合された第２プ
ルダウントランジスタと、 第２プルアップトランジスタの制御ノードと第２プルダ
ウントランジスタの制御ノードとに結合された第２反転
器の出力ノードと、 を備え、第１及び第２反転器はプルアップトランジスタ
と反転器の間、及びプルダウントランジスタと反転器と
の間で一緒に結合されている差動スイッチング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18499500P | 2000-02-25 | 2000-02-25 | |
| US60/184995 | 2000-02-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001298351A true JP2001298351A (ja) | 2001-10-26 |
Family
ID=22679114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001044864A Pending JP2001298351A (ja) | 2000-02-25 | 2001-02-21 | カレントモード・デジタル−アナログ変換器のためのスキューレス差動スイッチング構成 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1134894A3 (ja) |
| JP (1) | JP2001298351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430369B1 (ko) * | 2002-05-03 | 2004-05-04 | (주) 텔트론 | 초고주파 디프랜셜 스위치회로 |
| KR100831359B1 (ko) | 2003-01-23 | 2008-05-21 | 삼성전자주식회사 | 스큐 및 글리치가 적은 디지털 아날로그 변환장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7567096B2 (en) * | 2007-03-21 | 2009-07-28 | Qualcomm Incorporated | Circuit device and method of controlling a voltage swing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0418419B1 (de) * | 1989-09-22 | 1994-12-14 | Deutsche ITT Industries GmbH | Zweiphasentaktgenerator |
| JP2947042B2 (ja) * | 1993-12-28 | 1999-09-13 | 日本電気株式会社 | 低位相差差動バッファ |
| GB9404013D0 (en) * | 1994-03-02 | 1994-04-20 | Inmos Ltd | Current generating unit |
| GB2333191A (en) * | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | DAC current switch with reduced crossover noise |
-
2001
- 2001-02-21 JP JP2001044864A patent/JP2001298351A/ja active Pending
- 2001-02-26 EP EP01200726A patent/EP1134894A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430369B1 (ko) * | 2002-05-03 | 2004-05-04 | (주) 텔트론 | 초고주파 디프랜셜 스위치회로 |
| KR100831359B1 (ko) | 2003-01-23 | 2008-05-21 | 삼성전자주식회사 | 스큐 및 글리치가 적은 디지털 아날로그 변환장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1134894A3 (en) | 2003-11-19 |
| EP1134894A2 (en) | 2001-09-19 |
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