KR100316428B1

KR100316428B1 - 전압선택회로및d/a변환기

Info

Publication number: KR100316428B1
Application number: KR1019980031969A
Authority: KR
Inventors: 마사토시 고쿠분; 신야 우도
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-02-27
Filing date: 1998-08-06
Publication date: 2002-01-16
Also published as: JPH11251914A; KR19990071373A; US6075477A; JP3621249B2

Abstract

본 발명은 출력 응답 시간의 단축화를 도모할 수 있는 전압 선택 회로 및 Ｄ/Ａ 변환기를 제공하는 데에 그 목적이 있다.

본 발명의 전압 선택 회로(14)는 배선의 길이가 긴 경로에 설치된 두 번째 단의 스위치(SW2-1, SW2-2)에 각각 2 개의 첫 번째 단의 스위치(SW1-1, SW1-2)와 스위치(SW1-3, SW1-4)를 접속하였다. 이것에 의해, 두 번째 단의 스위치(SW2-1, SW2-2)를 온시킨 경우에 출력 단자(16)에 걸리는 드레인 용량은 다른 두 번째 단의 스위치(SW2-3∼SW2-5)를 온시킨 경우에 출력 단자(16)에 걸리는 드레인 용량에 비해서 작기 때문에, 배선이 긴 경로에 있어서의 출력 응답 시간이 단축된다.

Description

전압 선택 회로 및 Ｄ/Ａ 변환기{VOLTAGE SELECTOR FOR A D/A CONVERTER}

본 발명은 전압 선택 회로에 관한 것으로, 특히 디지털 신호를 아날로그 신호로 변환하는 D/A 변환기에 적합한 전압 선택 회로에 관한 것이다.

최근 디지털 기술의 발전에 수반하여, 오디오 기기나 비디오 기기 등을 비롯한 각종 전기 기기의 디지털화가 진행되고 있다. 그리고, D/A 변환기의 동작 속도의 고속화 및 동작 속도의 안정화가 요구되고 있다.

도 11은 종래의 D/A 변환기의 블록 회로도를 도시한다. D/A 변환기는 전압 생성 회로(51), 전압 선택 회로(53) 및 디코더(54)를 구비한다. 각 회로(51∼54)는 1 개의 반도체 칩의 기판 상에 형성되고 있다.

전압 생성 회로(51)는 15 개의 저항(R)에 의한 사다리(ladder)형 저항으로 구성되고, 그 저항의 양단에 전원 전압(VDD, VSS)이 공급된다. 각 저항(R)의 접속점, 즉 노드(N1∼N16)로부터는 전원 전압(VDD-VSS)을 16 분할한 전압(V1∼V16)이 각각 출력된다.

전압 선택 회로(53)는 첫 번째 단에 배치되는 16 개의 스위치(SW1-1∼SW1-16)와, 두 번째 단에 배치되는 4 개의 스위치(SW2-1∼SW2-4)를 구비한다. 이들 각 스위치(SW1-1∼SW1-16, SW2-1∼SW2-4)는 MOS 트랜지스터로 구성된다. 스위치(SW1-1∼SW1-16)는 노드(N1∼N16)에 각각 접속된다.

스위치(SW1-1∼SW1-4)의 출력 단자는 노드(N17)에 접속되고, 스위치(SW1-5∼SW1-8)의 출력 단자는 노드(N18)에 접속된다. 또한,스위치(SW1-9∼SW1-12)의 출력 단자는 노드(N19)에 접속되고, 스위치(SW1-13∼SW1-16)의 출력 단자는 노드(N20)에 접속된다.

스위치(SW2-1∼SW2-4)는 노드(N17∼N20)에 각각 접속된다. 스위치(SW2-1∼SW2-4)의 출력 단자는 노드(N21)에 접속된다. 노드(N21)는 출력 단자(55)에 접속되고 있다.

디코더(54)에는 외부로부터 입력되는 4 비트의 디지털 신호(D3∼D0)가 입력된다. 디코더(54)는 하위 2 비트의 디지털 신호(D1, D0)에 기초하여 제1 제어 신호를 출력한다. 스위치(SW1-1∼SW1-4), 스위치(SW1-5∼SW1-8), 스위치(SW1-9∼SW1-12) 및 스위치(SW1-13∼SW1-16)의 각 스위치군 마다 어느 하나의 스위치가 제1 제어 신호에 응답하여 온(ON)한다.

디코더(54)는 상위 2 비트의 디지털 신호(D3, D2)에 기초하여 제2 제어 신호를 출력한다. 스위치(SW2-1∼SW2-4) 중 어느 하나의 스위치가 제2 제어 신호에 응답하여 온한다.

이와 같이 해서, 출력 단자(55)에는 온된 첫 번째 단의 스위치와 두 번째 단의 스위치를 통해 전압 생성 회로(51)의 노드(N1∼N16) 중의 어느 하나의 노드가 접속된다. 그리고, 노드(N21)의 전압은 접속된 노드(N1∼N16)에 있어서의 전압(V1∼V16)으로 변화한다. 이와 같이 해서, D/A 변환기는 디지털 신호(D3∼D0)에 대응하는 전압(V1∼V16)의 아날로그 신호(Aout)를 출력한다.

전압 선택 회로(53)는 스위치(SW1-1∼SW1-16)와 스위치(SW2-1∼SW2-4)의 2 단 구성이기 때문에, 노드(N21)(출력 단자)에 접속되는 전체 배선의 기생 용량(드레인 용량)이 1 단 구성의 전압 선택 회로에 비해서 작다. 이것에 의해, 디지털 신호(D3∼D0)의 값이 변화하고 나서 소망의 전압의 아날로그 신호(Aout)가 출력될 때까지의 시간, 소위 D/A 변환기의 출력 응답 시간의 단축이 이루어진다.

그런데, 전압 선택 회로(53)에서는 레이아웃적인 제약에 의해 노드(N1∼N16)와 노드(N21)의 사이를 각각 연결하는 배선의 길이가 서로 상이하다. 이 배선 길이의 차이는 각 노드(N1∼N16)와 노드(N21)의 사이에 존재하는 기생 소자의 값을 서로 다르게 한다. 기생 소자의 값은 각 노드(N1∼N16)를 연결하는 배선 용량 및 배선 저항을 다르게 한다. 따라서, 각 전압(V1∼V16)의 출력 전압(Aout)이 출력될 때까지의 출력 응답 시간에 차이가 생기게 된다. 이와 같이, 출력 응답 시간에 차이가 생기면, 결과적으로 D/A 변환에 걸리는 시간이 길어지게 되는 문제가 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 출력 응답 시간의 단축화를 도모할 수 있는 전압 선택 회로 및 D/A 변환기를 제공하는 데 있다.

도 1은 본 발명의 일실시예의 D/A 변환기의 블록 회로도.

도 2는 본 발명의 일실시예의 디코더의 회로도.

도 3은 본 발명의 다른 D/A 변환기의 블록 회로도.

도 4는 본 발명의 다른 D/A 변환기의 블록 회로도.

도 5는 본 발명의 다른 D/A 변환기의 블록 회로도.

도 6은 본 발명의 다른 D/A 변환기의 블록 회로도.

도 7은 본 발명의 다른 전원 전압 범위를 도시한 출력 특성도.

도 8의 (a) 내지 (c)는 본 발명의 스위치의 회로도.

도 9는 본 발명의 γ보정을 이용한 D/A 변환기의 블록 회로도.

도 10은 본 발명의 γ보정을 설명하기 위한 출력 특성도.

도 11은 종래의 D/A 변환기의 블록 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

SW1-1∼SW1-16 : 전단의 전송 게이트로서의 첫 번째 단의 스위치

SW2-1∼SW2-6 : 후단의 전송 게이트로서의 두 번째 단의 스위치

V1∼V16 : 입력 신호로서의 분압 전압

상기 목적을 달성하기 위해서, 청구항 1에 기재된 발명은 선택 신호에 기초하여 입력 신호를 출력하는 전송 게이트를 복수단 구비하고, 각 단의 전송 게이트를 제어하여 서로 다른 전압의 복수의 입력 신호 중 하나를 선택하여 출력하는 전압 선택 회로에 있어서, 각 입력 신호를 출력하는 경로에서, 적어도 하나의 후단의 전송 게이트에 접속하는 전단의 전송 게이트의 수를 다른 경로에 있는 후단의 전송게이트에 접속된 전단의 전송 게이트의 수보다도 적게 하였다.

청구항 2에 기재된 발명은 청구항 1에 기재된 전압 선택 회로에 있어서, 후단의 전송 게이트에 대하여 부하가 많은 경로에 있는 후단의 전송 게이트에 접속하는 전단의 전송 게이트의 수를 다른 경로에 있는 후단의 전송 게이트에 접속된 전단의 전송 게이트의 수보다도 적게 하였다.

청구항 3에 기재된 발명은 청구항 1 또는 청구항 2에 기재된 전압 선택 회로에 있어서, 각 전송 게이트는 N채널 MOS 트랜지스터로 이루어지고, 입력 신호의 전압은 제어 신호의 전압 범위보다도 고전위측에서 트랜지스터의 임계치 전압 이하의 낮은 전압이다.

청구항 4에 기재된 발명은 청구항 1 또는 청구항 2에 기재된 전압 선택 회로에 있어서, 각 전송 게이트는 P채널 MOS 트랜지스터로 이루어지고, 입력 신호의 전압은 제어 신호의 전압 범위보다도 저전위측에서 트랜지스터의 임계치 전압 이상의 높은 전압이다.

청구항 5에 기재된 발명은 입력되는 복수의 기준 전원의 전압을 분압한 복수의 분압 전압을 출력하는 전압 생성 회로와, 외부로부터 입력되는 디지털 신호를 디코드한 선택 신호를 출력하는 디코더와, 복수의 분압 전압이 입력됨과 동시에 선택 신호가 입력되고, 이 선택 신호에 기초하여 입력되는 분압 전압을 출력하는 전송 게이트를 복수단 구비하며, 각 단의 전송 게이트를 제어하여 복수의 분압 전압 중 하나의 전압의 아날로그 신호를 출력하도록 각 전송 게이트를 접속한 전압 선택 회로를 포함하고, 전압 선택 회로는 각 분압 전압을 출력하기 위한 경로에서, 적어도 하나의 후단의 전송 게이트에 접속하는 전단의 전송 게이트의 수를 다른 경로에 있는 후단의 전송 게이트에 접속된 전단의 전송 게이트의 수보다도 적게 하였다.

청구항 6에 기재된 발명은 청구항 5에 기재된 D/A 변환기에 있어서, 전압 선택 회로는 후단의 전송 게이트에 대하여 부하가 많은 경로에 있는 후단의 전송 게이트에 접속하는 전단의 전송 게이트의 수를 다른 경로에 있는 후단의 전송 게이트에 접속된 전단의 전송 게이트의 수보다도 적게 하였다.

청구항 7에 기재된 발명은 청구항 5 또는 청구항 6에 기재된 D/A 변환기에 있어서, 전압 선택 회로의 전송 게이트는 N채널 MOS 트랜지스터로 이루어지고, 디코더는 공급되는 고전위 전원과 저전위 전원에 기초하여 동작하며, 고전위 전원 또는 저전위 전원의 전압 제어 신호를 출력하고, 전압 생성 회로에는 디코더에 공급되는 고전위 전원보다도 트랜지스터의 임계치 전압 이하의 낮은 전압의 기준 전원과, 이 기준 전원의 전압보다도 낮은 전압의 복수의 기준 전원을 공급하도록 하였다.

청구항 8에 기재된 발명은 청구항 5 또는 청구항 6에 기재된 D/A 변환기에 있어서, 전압 선택 회로의 전송 게이트는 P채널 MOS 트랜지스터로 이루어지고, 디코더는 공급되는 고전위 전원과 저전위 전원에 기초하여 동작하며, 고전위 전원 또는 저전위 전원의 전압 제어 신호를 출력하고, 전압 생성 회로에는 디코더에 공급되는 저전위 전원보다도 트랜지스터의 임계치 전압 이상의 높은 전압의 기준 전원과, 이 기준 전원의 전압보다도 높은 전압의 복수의 기준 전원을 공급하도록 하였다.

따라서, 청구항 1에 기재된 발명에 의하면, 후단의 전송 게이트에 접속되는 전단의 전송 게이트의 수가 적은 경로에 있어서의 출력 응답 시간은 후단의 전송 게이트에 접속되는 전단의 전송 게이트의 수가 많은 경로의 출력 응답 시간에 비해서 짧게 된다.

청구항 2에 기재된 발명에 의하면, 부하가 많은 경로의 출력 응답 시간은 부하가 적은 경로의 출력 응답 시간에 비해서 길다. 그것에 대하여, 부하가 많은 경로에 있는 후단의 전송 게이트에 접속되는 전단의 전송 게이트의 수가 적은 경로에 있어서의 출력 응답 시간은 후단의 전송 게이트에 접속되는 전단의 전송 게이트의 수가 많은 경로의 출력 응답 시간에 비해서 짧게 되기 때문에, 출력 응답 시간의 차가 적게 된다.

청구항 3에 기재된 발명에 의하면, 각 전송 게이트에는 N채널 MOS 트랜지스터가 이용되기 때문에, 소자 수가 적게 된다. 또한, 입력 신호의 전압은 제어 신호의 전압 범위보다도 고전위측에서 트랜지스터의 임계치 전압 이하의 낮은 전압이기 때문에, 입력 신호의 전압과 동일한 전압의 출력 신호가 출력된다.

청구항 4에 기재된 발명에 의하면, 각 전송 게이트에는 P채널 MOS 트랜지스터가 이용되기 때문에, 소자 수가 적게 된다. 또한, 입력 신호의 전압은 제어 신호의 전압 범위보다도 저전위측에서 트랜지스터의 임계치 전압 이상의 높은 전압이기 때문에, 입력 신호의 전압과 동일한 전압의 출력 신호가 출력된다.

청구항 5에 기재된 발명에 의하면, 전압 선택 회로는 각 분압 전압을 출력하기 위한 경로에 있어서, 적어도 하나의 후단의 전송 게이트에 접속하는 전단의 전송 게이트의 수를 다른 경로에 있는 후단의 전송 게이트에 접속된 전단의 전송 게이트의 수보다도 적게 함으로써, 소망의 전압의 아날로그 신호에 있어서의 출력 응답 시간이 짧게 된다.

청구항 6에 기재된 발명에 의하면, 전압 선택 회로는 후단의 전송 게이트에 대하여 부하가 많은 경로에 있는 후단의 전송 게이트에 접속하는 전단의 전송 게이트의 수를 다른 경로에 있는 후단의 전송 게이트에 접속된 전단의 전송 게이트의 수보다도 적게 하였기 때문에, 각 전압의 아날로그 신호에 있어서의 출력 응답 시간의 차가 적게 된다.

청구항 7에 기재된 발명에 의하면, 전압 선택 회로의 전송 게이트를 N채널 MOS 트랜지스터에 의해 구성하였기 때문에, 소자 수가 적게 된다. 또한, 디코더는 공급되는 고전위 전원과 저전위 전원에 기초하여 동작하고, 고전위 전원 또는 저전위 전원의 전압 제어 신호가 출력되며, 전압 생성 회로에는 디코더에 공급되는 고전위 전원보다도 트랜지스터의 임계치 전압 이하의 낮은 전압의 기준 전원과, 그 기준 전원의 전압보다도 낮은 전압의 복수의 기준 전원을 공급하도록 하였기 때문에, 분압 전압과 동일한 전압의 아날로그 신호가 출력된다.

청구항 8에 기재된 발명에 의하면, 전압 선택 회로의 전송 게이트를 P채널 MOS 트랜지스터에 의해 구성하였기 때문에, 소자 수가 적게 된다. 또한, 디코더는 공급되는 고전위 전원과 저전위 전원에 기초하여 동작하고, 고전위 전원 또는 저전위 전원의 전압 제어 신호가 출력되며, 전압 생성 회로에는 디코더에 공급되는 저전위 전원보다도 트랜지스터의 임계치 전압 이상의 높은 전압의 기준 전원과, 그기준 전원의 전압보다도 높은 전압의 복수의 기준 전원을 공급하도록 하였기 때문에, 분압 전압과 동일한 전압의 아날로그 신호가 출력된다.

이하, 본 발명을 구체화한 일실시예를 도 1 및 도 2에 따라서 설명한다.

도 1은 본 발명의 일실시예의 D/A 변환기의 블록 회로도를 도시한다. D/A 변환기(11)는 전압 생성 회로(12), 전압 선택 회로(14) 및 디코더(15)를 구비한다. 각 회로(12, 14, 15)는 1 개의 반도체 칩의 기판 상에 형성되고 있다.

전압 생성 회로(12)는 15 개의 저항(R)에 의한 사다리형 저항으로 구성되고, 그 저항의 양단에 고전위 전원(VDD)과 저전위 전원(VSS)이 공급된다. 각 저항(R)의 접속점, 즉 노드(N1∼N16)로부터는 양 전원의 차(差) 전압(VDD-VSS)을 16 분할한 전압(V1∼V16)이 각각 출력된다.

전압 선택 회로(14)는 첫 번째 단에 배치되는 16 개의 스위치(SW1-1∼SW16)와, 두 번째 단에 배치되는 5 개의 스위치(SW2-1∼SW2-5)를 구비한다. 이들 각 스위치(SW1-1∼SW1-16, SW2-1∼SW2-5)는 MOS 트랜지스터로 구성되어, 전송 게이트로서 작용한다. 스위치(SW1-1∼SW1-16)는 노드(N1∼N16)에 각각 접속된다.

스위치(SW1-1, SW1-2)의 출력 단자는 노드(N17)에 접속되고, 스위치(SW1-3, SW1-4)의 출력 단자는 노드(N18)에 접속된다. 또한, 스위치(SW1-5∼SW1-8)의 출력 단자는 노드(N19)에 접속된다. 또, 스위치(SW1-9∼SW1-12)의 출력 단자는 노드(N20)에 접속되고, 스위치(SW1-13∼SW16)의 출력 단자는 노드(N21)에 접속된다.

스위치(SW2-1∼SW2-5)는 노드(N17∼N21)에 각각 접속된다.스위치(SW2-1∼SW2-5)의 출력 단자는 노드(N22)에 접속된다. 노드(N22)는 출력 단자(16)에 접속되고 있다. 그리고, D/A 변환기(11)는 출력 단자(16)로부터 노드(N22)에 있어서의 전압의 아날로그 신호(Aout)를 출력한다.

도 2에 도시한 바와 같이, 디코더(15)는 외부로부터 입력되는 4 비트의 디지털 신호(D3∼D0) 중 하위 1 비트의 디지털 신호에 기초하여 스위치(SW1-1, SW1-2)와 스위치(SW1-3, SW1-4)의 각 스위치군 중의 어느 하나의 스위치를 온시킨다. 또, 상위 3 비트의 디지털 신호에 기초하여 디코더(15)는 스위치(SW2-1, SW2-2) 중의 어느 하나의 스위치를 온시킨다.

또한, 디코더(15)는 외부로부터 입력되는 4 비트의 디지털 신호 중 하위 2 비트의 디지털 신호에 기초하여 스위치(SW1-5∼SW1-8), 스위치(SW1-9∼SW1-12) 및 스위치(SW1-13∼SW1-16)의 각 스위치군 중의 어느 하나의 스위치를 온시킨다. 또, 상위 2 비트의 디지털 신호에 기초하여 디코더(15)는 스위치(SW2-3∼SW2-5) 중의 어느 하나의 스위치를 온시킨다.

이와 같이 구성된 D/A 변환기에 있어서, 디코더(15)는 디지털 신호가 입력되면, 첫 번째 단의 각 스위치군 중의 어느 하나의 스위치를 온시키고, 두 번째 단의 각 스위치(SW2-1∼SW2-5) 중의 어느 하나의 스위치를 온시킨다. 그리고, 노드(N22)가 노드(N1∼N16) 중의 어느 하나와 도통 상태가 되고, 전압(V1∼V16) 중의 하나의 전압이 출력 전압(Aout)으로서 출력된다.

다음에, 상기한 바와 같이 구성된 D/A 변환기의 작용을 설명한다.

현재, 노드(N1∼N4)와 출력 단자(16)의 사이의 배선 길이는 레이아웃상, 그이외의 노드(N5∼N16)와 출력 단자(16)의 사이의 배선 길이에 비해서 길다. 배선이 길어지면, 그 배선에 대한 기생 소자(기생 저항, 기생 용량)의 값은 커진다. 즉, 노드(N1∼N4)와 출력 단자(16)의 사이의 배선에 대한 기생 소자의 값은 노드(N5∼N16)와 출력 단자(16)의 사이의 배선에 대한 기생 소자의 값보다도 크다. 이것은 스위치(SW1-1∼SW1-4)로 이루어지는 스위치군에 입력되는 분압 전압(V1∼V4)의 아날로그 신호(Aout)의 출력 시간을 다른 스위치군에 있어서의 전압에 비해서 지연시키게 된다.

그렇지만, 본 실시예에서는 배선 길이에 대응하여, 출력 단자(16)에 걸리는 드레인 용량이 변화되도록 두 번째 단의 스위치에 접속하는 첫 번째 단의 스위치의 수를 변경하고 있다. 출력 단자(16)에 걸리는 드레인 용량은 두 번째 단의 스위치(SW2-1∼SW2-5)중 어느 것이 온하는지에 따라 변화한다.

상세히 설명하면, 배선이 긴 경로에 있는 두 번째 단의 스위치(SW2-1)에는 2개의 첫 번째 단 스위치(SW1-1, SW1-2)가, 두 번째 단의 스위치(SW2-2)에는 2개의 첫 번째 단 스위치(SW1-3, SW1-4)가 접속된다. 그것에 대하여 배선이 짧은 경로에 있는 두 번째 단의 스위치(SW2-3∼SW2-5)에는 각각 4개의 첫 번째 단의 스위치(SW1-5∼SW1-8), 스위치(SW1-9∼SW1-12) 및 스위치(SW1-13∼SW1-16)가 접속된다.

따라서, 두 번째 단의 스위치(SW2-1, SW2-2)가 온한 경우, 출력 단자(16)에는 온한 스위치(SW2-1, SW2-2)에 각각 접속되는 첫 번째 단의 2개의 스위치(SW1-1, SW1-2) 또는 스위치(SW1-3, SW1-4)의 드레인 용량이 걸리게 된다. 한편, 두 번째단의 스위치(SW2-3∼SW2-5)가 온한 경우, 출력 단자(16)에는 온한 스위치(SW2-3∼SW2-5)에 각각 접속된 4 개의 스위치(SW1-5∼SW1-8), 스위치(SW1-9∼SW1-12) 및 스위치(SW1-13∼SW1-16)의 드레인 용량이 걸리게 된다.

즉, 출력 단자(16)에 걸리는 드레인 용량은 배선이 긴 경로에 설치된 스위치(SW2-1, SW2-2)가 온한 경우, 다른 스위치(SW2-3∼SW2-5)가 온한 경우에 비해서 2 개의 스위치분 만큼 드레인 용량이 적어진다. 이 드레인 용량의 차는 응답 시간에 영향을 준다. 응답 시간은 드레인 용량이 적어지면 짧아진다. 따라서, 각 배선의 경로에 있어서, 배선이 긴 경로에 대하여 다른 배선의 경로보다도 출력 단자(16)에 걸리는 드레인 용량을 적게 함으로써, 각 배선의 경로에 있어서의 응답 시간의 차가 적어진다.

다음에, 노드(N1∼N16)와 출력 단자(16)의 사이의 배선 길이가 거의 같은 경우에 대하여 설명한다. 이 경우, 각 노드(N1∼N16)와 출력 단자(16)의 사이의 배선에 대한 기생 소자의 값은 거의 동일하게 된다. 따라서, 각 노드(N1∼N16)와 출력 단자(16)의 사이의 배선에 있어서의 출력 응답 시간은 거의 같다.

그것에 대하여, 노드(N1∼N4)와 출력 단자(16)의 사이에 접속된 두 번째 단의 스위치(SW2-1, SW2-2)에는 각각 2 개의 첫 번째 단의 스위치(SW1-1, SW1-2)와 스위치(SW1-3, SW1-4)가 접속된다. 따라서, 각 두 번째 단의 스위치(SW2-1, SW2-2)에 대한 부하가 다른 두 번째 단의 스위치(SW2-3∼SW2-5)에 비해서 적다.

이것은 노드(N1∼N4)에 있어서의 분압 전압(V1∼V4)의 아날로그 신호(Aout)의 출력 응답 시간을 다른 노드(N5∼N16)에 있어서의 분압 전압(V5∼V16)의 아날로그 신호(Aout)의 출력 응답 시간에 비해서 짧게 한다. 이것에 의해, D/A 변환기(11)는 임의의 전압의 아날로그 신호(Aout)에 있어서의 응답 시간을 빠르게 할 수 있다.

이상 기술한 바와 같이, 본 실시예에 의하면 이하의 효과를 나타낸다.

(1) 전압 선택 회로(14)는 배선의 길이가 긴 경로에 설치한 두 번째 단의 스위치(SW2-1, SW2-2)에 각각 2개의 첫 번째 단의 스위치(SW1-1, SW1-2)와 스위치(SW1-3, SW1-4)를 접속하였다. 이것에 의해, 두 번째 단의 스위치(SW2-1, SW2-2)를 온한 경우에 출력 단자(16)에 걸리는 드레인 용량은 다른 두 번째 단의 스위치(SW2-3∼SW2-5)를 온한 경우에 출력 단자(16)에 걸리는 드레인 용량에 비해서 작다. 그 결과, 배선이 긴 경로에 있어서 출력 응답 시간의 단축이 도모되기 때문에, 각 배선의 경로에 있어서의 출력 응답 시간의 차가 작게 되어, D/A 변환기(11)의 출력 응답 시간을 빠르게 할 수 있다.

또한, 본 발명은 상기 실시예 이외에, 이하의 실시예로 실시하여도 좋다.

○ 상기 실시예에서는 출력 응답 시간이 긴 스위치군[스위치(SW1-1∼SW1-4)]에 대하여 2 개의 두 번째 단의 스위치(SW2-1, SW2-2)를 설치하여 다른 스위치군의 출력 응답 시간과의 차를 적게 하도록 하였지만, 복수의 스위치군에 대하여 두 번째 단의 스위치에 접속되는 첫 번째 단의 스위치의 수를 다른 스위치군에 비해서 적게 하여 출력 단자(16)에 걸리는 드레인 용량을 적게 하여도 좋다. 예컨대, 도 3에 도시한 바와 같이, 상기 실시예와 마찬가지로 첫 번째 단의 스위치(SW1-13∼SW1-16)로 이루어지는 스위치군에 있어서의 응답 시간이 긴 경우,그 스위치군에 대하여 2 개의 두 번째 단의 스위치(SW2-5, SW2-6)를 설치하고, 그들 스위치(SW2-5, SW2-6)에 각각 2 개의 첫 번째 단의 스위치(SW1-13, SW1-14)와 스위치(SW1-15, SW1-16)를 접속한다. 이것에 의해, 임의의 스위치군에 있어서 출력 단자(16)에 걸리는 드레인 용량을 적게 하여, 상기와 같이 각 스위치군에 있어서의 출력 응답 시간의 차를 적게 할 수 있다.

○ 상기 실시예에 있어서, 노드(N1∼N16)와 출력 단자(16) 사이의 경로중의 1 개의 경로에 있어서의 배선 길이가 다른 경로의 배선 길이에 비해서 긴 경우에, 그 경로에 있어서의 첫 번째 단의 스위치를 출력 단자(16)에 직접 접속하여 드레인 용량을 적게 하도록 하여도 좋다. 예컨대, 도 4에 도시한 바와 같이, 노드(N4)와 출력 단자(16) 사이의 경로에 있어서의 배선 길이가 다른 경로의 배선 길이보다도 긴 경우, 노드(N4)에 접속된 첫 번째 단의 스위치(SW1-4)를 출력 단자(16)에 직접 접속한다. 이것에 의해, 스위치(SW1-4)를 온으로 제어한 경우에 출력 단자(16)에 걸리는 드레인 용량이 적어지기 때문에, 노드(N4)에 있어서의 분압 전압(V4)의 아날로그 신호(Aout)를 출력할 때의 응답 시간은 다른 분압 전압(V1∼V3, V5∼V16)의 아날로그 신호(Aout)를 출력할 때의 응답 시간에 근접하게 되어, 각 배선의 경로에 있어서의 응답 시간의 차를 적게 할 수 있다.

또한, 도 1 및 도 3에 도시하는 접속 형태와 도 4에 도시하는 접속 형태를 조합하여 실시하여도 좋다. 즉, 도 5에 도시한 바와 같이, 첫 번째 단의 스위치(SW1-1∼SW1-4)로 이루어지는 스위치군에 대하여 2 개의 두 번째 단의 스위치(SW2-1, SW2-2)가 설치되고, 출력 단자(16)에 대한 드레인 용량을 스위치(SW1-5∼SW1-8)와 스위치(SW1-9∼SW1-12)로 이루어지는 스위치군의 그것에 대하여 작게 한다. 더욱이, 첫 번째 단의 스위치(SW1-13∼SW1-16)로 이루어지는 스위치군을 출력 단자(16)에 직접 접속하고, 출력 단자(16)에 대한 드레인 용량을 상기 스위치군의 그것보다도 작게 한다. 이와 같이 구성함으로써, 각 스위치군이 접속된 노드(N1∼N16)와 출력 단자(16) 사이의 배선에 기생하는 소자의 값에 따라서 드레인 용량을 적게 하고, 각 경로에 있어서의 출력 응답 시간의 차를 작게 할 수 있다.

○ 상기 실시예에서는 전압 선택 회로(14)에서 스위치를 2 단 구성으로 하고 있지만, 스위치를 3단 이상의 구성으로 하여도 좋다. 그리고, 배선의 길이에 따라서 첫 번째 단 또는 두 번째 단의 스위치를 출력 단자(16)에 직접 접속하거나 또는 두 번째 단의 스위치에 접속하는 첫 번째 단의 스위치의 수를 변경한다. 이것에 의해, 긴 배선에 기생하는 소자의 값이 큰 경로에 대하여 스위치의 수를 적게 하여 출력 단자에 걸리는 드레인 용량을 적게 하고, 각 경로에 있어서의 응답 시간의 차를 적게 하도록 하여도 좋다. 예컨대, 도 6에 도시하는 D/A 변환기(11a)의 경우, 전압 선택 회로(14a)는 세 번째 단의 스위치(SW3-1)를 포함한다. 스위치(SW3-1)에는 두 번째 단의 스위치(SW2-2, SW2-3)가 접속된다. 4 개의 첫 번째 단의 스위치(SW1-1∼SW1-4)가 접속된 스위치(SW2-1)는 출력 단자(16)에 직접 접속된다. 또한, 2 개의 첫 번째 단의 스위치(SW1-13, SW1-14)가 접속된 두 번째 단의 스위치(SW2-4)는 출력 단자(16)에 직접 접속된다. 또한, 첫 번째 단의 스위치(SW1-15, SW1-16)는 출력 단자(16)에 직접 접속된다. 즉, 전압 선택 회로(14a)는 각 노드(N1∼N16)와 출력 단자(16) 사이의 배선이 노드(N5∼N12), 노드(N1∼N4),노드(N13, N14), 노드(N15, N16)의 순서로 길게 된다. 그 배선의 길이에 따라, 두 번째 단의 스위치에 접속하는 첫 번째 단의 스위치의 수, 첫 번째 단 또는 두 번째 단의 스위치를 출력 단자(16)에 직접 접속함으로써, 각 경로에 있어서 출력 단자(16)에 걸리는 드레인 용량을 작게 한다. 이것에 의해, 상기 각 실시예와 같이 각 경로에 있어서의 출력 응답 시간의 차를 짧게 할 수 있다.

○ 상기 각 실시예에서는 전압 생성 회로(12)에 고전위 전원(VDD)과 저전위 전원(VSS)을 공급하고, 양 전원(VDD, VSS) 사이를 사다리형 저항에 의해 분압한 분압 전압(V1∼V16)을 생성하도록 하고 있지만, 전압 생성 회로(12)에 임의의 범위의 전압을 공급하도록 해도 좋다. 예컨대, 도 7에 도시한 바와 같이, 디지털 신호(D3∼D0)에 기초하는 값(예컨대, D3∼D0이 모두 「0」)에서부터 값(예컨대, D3∼D0이 모두 「1」)의 범위에 대하여, D/A 변환기는 저전위 전원(VSS)에서 제1 기준 전원(VA1) 사이의 전압 범위의 아날로그 신호(Aout)를 출력하도록 한다.

즉, 제1 기준 전원(VA1)을 도 1의 노드(N1)에 공급하고, 전압 생성 회로(12)는 제1 기준 전원(VA1)과 저전위 전원(VSS) 사이의 전압 범위에서 분압 전압(V1∼V16)을 생성한다. 이 경우, 도 1의 디코더(15)는 고전위 전원(VDD)과 저전위 전원(VSS)으로 동작한다. 그리고, 디코더(15)는 디지털 신호(D3∼D0)로 디코드하고, H 레벨(고전위 전원(VDD)의 전압) 또는 L 레벨(저전위 전원(VSS)의 전압)의 선택 신호를 출력한다.

일반적으로, MOS형 트랜지스터로 이루어지는 스위치(SW1-1∼SW1-16, SW2-1∼SW2-5)는 도 8의 (c)에 도시하는 바와 같이, 병렬 접속된 한 쌍의 P채널MOS 트랜지스터(이하, PMOS 트랜지스터라 한다)와 N채널 MOS 트랜지스터(이하, NMOS 트랜지스터라 한다)에 의해 구성된다. PMOS 트랜지스터의 게이트에는 NMOS 트랜지스터의 게이트에 입력되는 제어 신호가 도시되지 않은 인버터 회로에 의해 반전되어 입력된다. 반대로, NMOS 트랜지스터의 게이트에는 PMOS 트랜지스터의 게이트에 입력되는 제어 신호를 도시되지 않은 인버터 회로에 의해 반전하여 입력하는 구성이어도 좋다. 즉, 도 8의 (c)에 도시하는 스위치 이외에 인버터 회로를 필요로 한다.

NMOS 트랜지스터로 이루어지는 스위치는 입력 단자에 게이트 전압과 동일한 전압이 입력되어도 게이트 전압보다도 임계치 전압분 만큼 낮은 전압까지 출력 단자의 전압을 상승시킬 수 없다. 따라서, 고전위 전원(VDD)의 전압의 아날로그 신호(Aout)를 출력하는 D/A 변환기에서는, 전압 선택 회로(14)에 도 8의 (c)에 도시하는 CMOS형의 스위치를 이용하지 않으면 안된다.

그러나, 도 7에 도시하는 제1 기준 전원(VA1)과 저전위 전원(VSS) 사이의 전압 범위에서 분압 전압(V1∼V16)을 생성하고, 또한 제1 기준 전원(VA1)의 전압이 고전위 전원(VDD)의 전압보다도 NMOS 트랜지스터의 임계치 전압 이하의 전압인 경우, 전압 선택 회로(14)에는 도 8의 (a)에 도시하는 NMOS 트랜지스터만으로 이루어지는 스위치(SW1-1)를 이용할 수 있다. 더구나, 제어 신호를 반전하기 위한 인버터 회로가 불필요하게 된다. 이것에 의해, 전압 선택 회로(14)의 면적은 고전위 전원(VDD)과 저전위 전원(VSS)의 전압 범위의 아날로그 신호(Aout)를 출력하는 D/A 변환기의 전압 선택 회로에 비해서 작게 된다. 이것은, D/A 변환기(11)의 칩 면적을 작게 하고, D/A 변환기(11)의 비용을 절감한다.

마찬가지로, 도 7에 도시하는 고전위 전원(VDD)과 제2 기준 전원(VA2)을 도 1의 전압 생성 회로(12)에 공급하도록 한다. 전압 생성 회로(12)는 고전위 전원(VDD)과 제2 기준 전원(VA2) 사이의 전압 범위에서 분압 전압(V1∼V16)을 생성한다. 그리고, 제2 기준 전원(VA2)의 전압이 저전위 전원(VSS)보다도 PMOS 트랜지스터의 임계치 전압 이상의 전압인 경우, 도 8의 (b)에 도시하는 PMOS 트랜지스터만으로 이루어지는 스위치(SW1-1)를 이용할 수 있다. 이것에 의해, NMOS 트랜지스터만을 이용한 경우와 마찬가지로, 전압 선택 회로(14)의 면적이 작아지고, D/A 변환기(11)의 칩 면적을 작게 하여 비용의 절감을 도모할 수 있다.

또한, 상기 각 실시예에 있어서, 고전위 전원(VDD)의 전압에 근접한 분압 전압(예컨대, 도 1에 도시하는 분압 전압(V1∼V8))이 입력되는 스위치(SW1-1∼SW1-8, SW2-1∼SW2-3)를 PMOS 트랜지스터만으로 구성하고, 저전위 전원(VSS)의 전압에 근접한 분압 전압(도 1의 분압 전압(V9∼V16))이 입력되는 스위치(SW1-9∼SW1-16, SW2-4, SW2-5)를 NMOS 트랜지스터만으로 구성하여 실시하여도 좋다.

○ 상기 실시예에서는, 배선 길이에 기인하는 출력 응답 시간의 차를 작게 하기 위해서 후단의 스위치에 접속하는 전단의 스위치의 수를 적게 하였지만, 전압 생성 회로(12)에 있어서의 사다리형 저항의 저항치에 기인하는 출력 응답 시간의 차를 작게 하도록 하여도 좋다. 즉, 상기 실시예의 D/A 변환기(11)를 LCD 등의 구동 회로에 사용한 경우, 전압 생성 회로(12)의 사다리형 저항의 값은 도 10에 도시하는 바와 같이 디지털 신호에 대하여 아날로그 신호(Aout)가 출력되도록 행하여지는 γ보정에 따라서 설정된다. 상세히 설명하면, 디지털 신호에 대한 아날로그 신호(Aout)의 최대치, 최소치 부근에서는 디지털 신호의 변화에 대하여 아날로그 신호(Aout)의 변화가 크고, 중간 부분에서는 아날로그 신호(Aout)의 변화가 작아지도록 사다리형 저항의 저항치와 기준 전원의 전압이 설정된다. 도 9에 도시하는 바와 같이, D/A 변환기(11b)의 전압 생성 회로(12a)를 예로 들면, 노드(N1∼N4, N13∼N16) 사이의 저항(R2)의 값(=3R2)이 노드(N4∼N13) 사이의 저항(R1)의 값(=9R1)보다도 크다. 이것에 의해, 노드(N2, N3, N14, N15)의 분압 전압(V2, V3, V14, V15)의 아날로그 신호(Aout)에 있어서의 출력 응답 시간은 그 이외의 전압의 아날로그 신호(Aout)에 있어서의 출력 응답 시간에 비해서 길어진다. 이것에 대하여, 도 9에 도시하는 바와 같이, 노드(N1∼N4, N13∼N16)와 출력 단자(16) 사이의 경로에 있는 두 번째 단의 스위치(SW2-1, SW2-2, SW2-5, SW2-6)에 각각 2 개의 첫 번째 단의 스위치를 접속함으로써, 출력 단자(16)에 걸리는 드레인 용량을 적게 한다. 이것에 의해, γ보정을 행한 경우의 경로에 있어서의 출력 응답 시간의 차를 적게 하고, D/A 변환기의 출력 응답 시간을 빠르게 할 수 있다.

○ 상기 실시예에 있어서, 입력 수를 적시에 변경한다. 그 경우, 후단의 스위치에 접속하는 전단의 스위치의 수를 적시에 변경한다. 또한, 입력 수에 따라서 디지털 신호의 비트 수를 변경하는 것은 말할 필요도 없다.

이상 상술한 바와 같이, 청구항 1 또는 2에 기재된 발명에 의하면, 출력 응답 시간의 단축화를 도모할 수 있는 전압 선택 회로를 제공할 수 있다.

청구항 3 또는 4에 기재된 발명에 의하면, 소자 수를 적게함과 동시에 출력 응답 시간의 단축을 도모할 수 있는 전압 선택 회로를 제공할 수 있다.

청구항 5 또는 6에 기재된 발명에 의하면, 출력 응답 시간의 단축화를 도모할 수 있는 D/A 변환기를 제공할 수 있다.

청구항 7 또는 8에 기재된 발명에 의하면, 소자 수를 적게함과 동시에 출력 응답 시간의 단축을 도모할 수 있는 D/A 변환기를 제공할 수 있다.

Claims

선택 신호에 기초하여 입력 신호를 출력하는 전송 게이트를 복수단 구비하고, 각 단의 전송 게이트를 제어하여 서로 다른 전압의 복수의 입력 신호 중 하나를 선택하여 출력하는 전압 선택 회로에 있어서,

상기 각 입력 신호를 출력하는 경로에서, 적어도 하나의 후단의 전송 게이트(SW2-1)에 접속하는 전단의 전송 게이트(SW1-1, SW1-2)의 수를 다른 경로에 있는 후단의 전송 게이트(SW2-3, SW2-4)에 접속된 전단의 전송 게이트(SW1-5∼SW1-12)의 수보다도 적게 하는 것을 특징으로 하는 전압 선택 회로.
제1항에 있어서, 상기 후단의 전송 게이트에 대하여 부하가 많은 경로에 있는 후단의 전송 게이트(SW2-1, SW2-2)에 접속하는 전단의 전송 게이트(SW1-1∼SW1-4)의 수를 다른 경로에 있는 후단의 전송 게이트(SW2-3∼SW2-5)에 접속된 전단의 전송 게이트(SW1-5∼SW1-16)의 수보다도 적게 하는 것을 특징으로 하는 전압 선택 회로.
제1항 또는 제2항에 있어서, 상기 각 전송 게이트는 N채널 MOS 트랜지스터로 이루어지고, 상기 입력 신호의 전압은 상기 제어 신호의 전압 범위보다도 고전위측에서 상기 트랜지스터의 임계치 전압 이하의 낮은 전압인 것을 특징으로 하는 전압 선택 회로.
제1항 또는 제2항에 있어서, 상기 각 전송 게이트는 P채널 MOS 트랜지스터로 이루어지고, 상기 입력 신호의 전압은 상기 제어 신호의 전압 범위보다도 저전위측에서 상기 트랜지스터의 임계치 전압 이상의 높은 전압인 것을 특징으로 하는 전압 선택 회로.
입력되는 복수의 기준 전원의 전압을 분압한 복수의 분압 전압을 출력하는 전압 생성 회로(12)와;

외부로부터 입력되는 디지털 신호를 디코드한 선택 신호를 출력하는 디코더(15)와;

상기 복수의 분압 전압이 입력됨과 동시에 상기 선택 신호가 입력되고, 상기 선택 신호에 기초하여 입력되는 분압 전압을 출력하는 전송 게이트를 복수단 구비하며, 각 단의 전송 게이트를 제어하여 상기 복수의 분압 전압 중 하나의 전압의 아날로그 신호를 출력하도록 각 전송 게이트를 접속한 전압 선택 회로(14)를 포함하고,

상기 전압 선택 회로는, 상기 각 분압 전압을 출력하기 위한 경로에서, 적어도 하나의 후단의 전송 게이트(SW2-1)에 접속하는 전단의 전송 게이트(SW1-1, SW1-2)의 수를 다른 경로에 있는 후단의 전송 게이트(SW2-3, SW2-4)에 접속된 전단의 전송 게이트(SW1-5∼SW1-12)의 수보다도 적게 하는 것을 특징으로 하는 D/A 변환기.
제5항에 있어서, 상기 전압 선택 회로는 상기 후단의 전송 게이트에 대하여 부하가 많은 경로에 있는 후단의 전송 게이트(SW2-1, SW2-2)에 접속하는 전단의 전송 게이트(SW1-1∼SW1-4)의 수를 다른 경로에 있는 후단의 전송 게이트(SW2-3∼SW2-5)에 접속된 전단의 전송 게이트(SW1-5∼SW1-16)의 수보다도 적게 하는 것을 특징으로 하는 D/A 변환기.
제5항 또는 제6항에 있어서, 상기 전압 선택 회로의 전송 게이트는 N채널 MOS 트랜지스터로 이루어지고,

상기 디코더는 공급되는 고전위 전원과 저전위 전원에 기초하여 동작하며, 상기 고전위 전원 또는 상기 저전위 전원의 전압 제어 신호를 출력하고,

상기 전압 생성 회로에는 상기 디코더에 공급되는 고전위 전원보다도 상기 트랜지스터의 임계치 전압 이하의 낮은 전압의 기준 전원과, 상기 기준 전원의 전압보다도 낮은 전압의 복수의 기준 전원을 공급하도록 하는 것을 특징으로 하는 D/A 변환기.
제5항 또는 제6항에 있어서, 상기 전압 선택 회로의 전송 게이트는 P채널 MOS 트랜지스터로 이루어지고,

상기 디코더는 공급되는 고전위 전원과 저전위 전원에 기초하여 동작하며, 상기 고전위 전원 또는 상기 저전위 전원의 전압 제어 신호를 출력하고,

상기 전압 생성 회로에는 상기 디코더에 공급되는 저전위 전원보다도 상기 트랜지스터의 임계치 전압 이상의 높은 전압의 기준 전원과, 상기 기준 전원의 전압보다도 높은 전압의 복수의 기준 전원을 공급하도록 하는 것을 특징으로 하는 D/A 변환기.