KR100486228B1 - 액정표시장치구동을위한계조전압제어회로 - Google Patents

액정표시장치구동을위한계조전압제어회로 Download PDF

Info

Publication number
KR100486228B1
KR100486228B1 KR1019980000133A KR19980000133A KR100486228B1 KR 100486228 B1 KR100486228 B1 KR 100486228B1 KR 1019980000133 A KR1019980000133 A KR 1019980000133A KR 19980000133 A KR19980000133 A KR 19980000133A KR 100486228 B1 KR100486228 B1 KR 100486228B1
Authority
KR
South Korea
Prior art keywords
voltage
control
level
gray
gradation
Prior art date
Application number
KR1019980000133A
Other languages
English (en)
Other versions
KR19990065062A (ko
Inventor
홍순양
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019980000133A priority Critical patent/KR100486228B1/ko
Publication of KR19990065062A publication Critical patent/KR19990065062A/ko
Application granted granted Critical
Publication of KR100486228B1 publication Critical patent/KR100486228B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

액정 표시 장치 구동을 위한 계조 제어 전압 회로가 개시된다. 본 발명에 따른 액정 표시 장치 구동을 위한 계조 전압 제어 회로는, 저전압 레벨을 갖는 N(>0)비트의 데이타를 입력하고, 입력된 N비트의 데이타를 고전압 레벨의 신호로 레벨 쉬프팅하여 출력하는 계조 제어 레지스터, 외부에서 인가되는 구동 전압 또는 제1계조 전압을 입력하고, 레벨 쉬프팅된 N비트의 데이타에 응답하여 내부의 저항 값을 변환함으로써 구동 전압 또는 제1계조 전압을 L(=2N)개의 서로 다른 레벨을 갖는 계조 제어 전압으로서 출력하는 계조 제어 전압 생성 수단, 외부에서 인가되는 M비트의 계조 전압 레벨을 디코딩하고, 디코딩된 결과를 K(=2M)비트의 신호로서 출력하는 디코딩 수단, 디코딩된 결과에 응답하여 스위칭하고, 스위칭된 결과에 상응하는 전류 통로를 형성하는 스위칭 수단, 및 형성된 전류 통로에 상응하여 서로 다른 저항 값으로 조합되는 제어 전압 기본 레벨을 갖는 4개의 계조 전압을 생성하고, 계조 제어 전압에 응답하여 4개의 계조 전압 레벨을 가변시키는 계조 전압 레벨 제어 수단를 구비하는 것을 특징으로 한다.

Description

액정 표시 장치 구동을 위한 계조 전압 제어 회로{Contrast voltage control circuit for driving liquid crystal device}
본 발명은 액정 표시 장치(Liquid Crystal Device:LCD) 구동 회로에 관한 것으로서, 특히, 액정 표시 장치의 계조 전압(contrast voltage)을 제어하는 액정 표시 장치 구동을 위한 계조 전압 제어 회로에 관한 것이다.
현재에는 문자 또는 그래픽 등의 모든 정보를 디스플레이하기 위해 액정 표시 장치 즉, LCD를 많이 이용한다. 이러한 액정은 어떠한 온도 범위에서는 액체와 결정의 중간 성질을 갖는 유기 화합물로서 전압이나 온도 등에 의해 색이나 투명도가 달라진다. 즉, 액정을 이용하여 정보를 디스플레이하는 액정 표시 장치는 일반적인 화면 표시 장치인 CRT(Cathod Ray Tube)에 비해 부피를 많이 차지하지 않고 소비 용량이 작기 때문에 화면 표시 장치로서 각광을 받고 있다.
도 1은 일반적인 LCD구동 회로를 설명하기 위한 개략적인 블럭도로서, 마이크로컴퓨터(10), 계조 전압 공급/구동 신호 생성부(12) 및 액정 표시 장치(14)로 구성된다.
도 1에 도시된 마이크로컴퓨터(10)는 LCD(14)에 정보를 디스플레이하기 위한 m비트의 화면 표시 데이타와 화면 디스플레이를 제어하기 위한 n비트의 제어 신호를 생성한다. 계조 전압 공급/구동 신호 생성부(12)는 인가된 n비트의 제어 신호와 m비트의 화면 표시 데이타를 입력하여 각 데이타의 레벨에 상응하는 계조 전압을 LCD(14)에 공급하고, LCD(14)를 구동하기 위한 k비트의 구동 신호를 생성하여 LCD(14)로 출력한다. LCD(14)는 이러한 계조 전압과 구동 신호를 입력하여 해당하는 정보를 디스플레이한다.
즉, 도 1에 도시된 LCD 구동 회로에 있어서 종래에는 각 레벨에 따른 계조 전압을 출력하기 위해서는 수동 소자인 저항을 사용하였으므로 칩의 면적이 증가한다는 문제점이 있었다. 또한, 계조 전압 레벨을 생성하기 위한 구동 전압의 레벨이 고정되어 있어서 모듈 설계자(Modul Maker)가 원하는 계조에 따라 계조 전압 레벨을 다양하게 가변시키는 것이 어렵다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 계조 전압 생성을 위한 구동 전압 의 전위 레벨을 다양하게 함으로써 LCD의 계조를 제어할 수 있는 액정 표시 장치 구동을 위한 계조 전압 제어 회로를 제공하는데 있다.
상기 과제를 이루기 위해, 본 발명에 따른 LCD 구동을 위한 계조 전압 제어 회로는, 저전압 레벨을 갖는 N(>0)비트의 데이타를 입력하고, 입력된 N비트의 데이타를 고전압 레벨의 신호로 레벨 쉬프팅하여 출력하는 계조 제어 레지스터, 외부에서 인가되는 구동 전압 또는 제1계조 전압을 입력하고, 레벨 쉬프팅된 N비트의 데이타에 응답하여 내부의 저항 값을 변환함으로써 구동 전압 또는 제1계조 전압을 L(=2N)개의 서로 다른 레벨을 갖는 계조 제어 전압으로서 출력하는 계조 제어 전압 생성 수단, 외부에서 인가되는 M비트의 계조 전압 레벨을 디코딩하고, 디코딩된 결과를 K(=2M)비트의 신호로서 출력하는 디코딩 수단, 디코딩된 결과에 응답하여 스위칭하고, 스위칭된 결과에 상응하는 전류 통로를 형성하는 스위칭 수단, 및 형성된 전류 통로에 상응하여 서로 다른 저항 값으로 조합되는 제어 전압 기본 레벨을 갖는 4개의 계조 전압을 생성하고, 계조 제어 전압에 응답하여 4개의 계조 전압 레벨을 가변시키는 계조 전압 레벨 제어 수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 LCD구동을 위한 계조 전압 제어 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 따른 LCD구동을 위한 계조 전압 제어 회로를 설명하기 위한 개략적인 블럭도로서, 계조 제어 레지스터(20), 계조 제어 전압 생성부(30), 디코더(40), 스위칭부(50) 및 계조 전압 레벨 제어부(60)로 구성된다.
도 1에 도시된 계조 제어 레지스터(20)는 외부의 로직에서 출력된 저 전압 레벨의 4비트의 신호(CNT)를 입력하여 고전압 레벨로 레벨 쉬프팅하고, 레벨 쉬프팅된 결과를 계조 제어를 위한 서로 다른 16개의 레벨을 갖는 4비트 신호로서 출력한다. 계조 제어 전압 생성부(30)는 구동 전원 또는 제1계조 전압을 입력하고, 계조 제어 레지스터(20)로부터 출력된 4비트 데이타의 조합에 상응하여 내부의 저항 값을 변환함으로써 서로 다른 16개의 레벨을 갖는 계조 제어 전압(V0)를 생성한다. 또한, 디코더(40)는 외부의 마이크로컴퓨터(미도시)로부터 인가된 N비트의 계조 전압 레벨(CVIN)을 디코딩하고, 디코딩된 n(=2N)비트의 신호를 출력한다. 스위칭부(50)는 디코더(40)로부터 출력된 n비트의 신호에 응답하여 스위칭하고, 스위칭된 결과에 상응하는 전류 통로를 형성한다. 계조 전압 레벨 제어부(60)는 계조 제어 전압 생성부(30)에서 생성된 계조 제어 전압(V0)를 입력으로하고, 스위칭부(50)에서 형성된 전류 통로에 상응하여 내부의 저항 값을 가변함으로써 LCD를 구동하기 위한 4개의 계조 전압(Vout)을 생성하고, 인가되는 계조 제어 전압(V0)의 레벨에 따라 출력되는 계조 전압(Vout)이 가변된다.
즉, 본 발명에서는 LCD를 구동하기 위한 계조 전압을 제어하기 위해 계조 제어 레지스터(20)와 계조 제어 전압 생성부(30)를 통해서 액정 구동 전압의 레벨을 다양하게 선택하여 필요한 계조 전압을 발생시킨다. 또한, 수동 소자인 저항 대신에 능동 소자인 트랜지스터를 사용하고, 외부의 마이크로컴퓨터(미도시) 를 이용하여 그 값을 제어함으로써 계조 전압 조절비를 정확하게 제어한다. 또한. 전압 폴로어를 통하여 액정 구동시 구동 능력을 향상시킬 수 있다.
도 3은 도 2에 도시된 LCD구동을 위한 계조 전압 제어 장치를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 3을 참조하면, 계조 제어 레지스터(20)는 레벨 쉬프터로 구현되고, 계조 제어 전압 생성부(30)는 인버터들(I31~I34), 전송 게이트들(TG31~TG34), PMOS트랜지스터들(P31~P34)로 구성되고, 스위칭부(50)는 인버터들(I51~I5n), 전송 게이트들(TG51~TGn)로 구성되고, 계조 전압 레벨 제어부(60)는 PMOS트랜지스터들 (P61, P62, P62a~P62n, P63, P64)과 소스 폴로어(61~64)로 구성된다.
즉, 도 3에 도시된 계조 제어 레지스터(20)는 외부의 로직으로부터 저전압의 TTL(transistor transistor Logic)레벨에서 동작하는 4비트의 입력 신호(CNT1~CNT4)를 각각 레지스터 입력 단자(LI1~LI4)를 통하여 입력하고, 입력된 신호를 고전압의 CMOS(Complementary Metal Oxide Semiconductor)레벨에서 동작하도록 레벨 쉬프팅하여 출력 단자(LO1~LO4)를 통하여 출력한다. 즉, 4비트의 입력 신호(CNT1~CNT4)는 0000~1111까지 서로 다른 16가지의 경우의 수를 갖게 되며, 전술한 바와 같이, 저 전압 레벨로 구현되어 있으므로 다음 단에서 고 전압 레벨로 동작하도록 레벨 쉬프트되어 출력된다. 도 3에 도시된 실시예에서 입력 신호는 회로 설계 방식에 따라 4비트가 아닌 임의의 비트로 구현하는 것이 가능하다.
또한, 계조 제어 전압 생성부(30)는 계조 제어 레지스터(20)에서 출력된 4비트의 각 출력 신호들(LO1~LO4)과 연결된 인버터들(I31~I34), 인버터들 (I31~I34)에서 반전된 출력 및 출력 신호들(LO1~LO4)를 각각 전송 제어 신호로서 입력하는 전송 게이트들(TG31~TG34), 각 전송 게이트(TG31~TG34)의 입력과 연결된 소스 및 게이트를 갖고, 각 전송 게이트 (TG31~TG34) 의 출력과 연결된 드레인을 갖고, 서로 직렬로 연결된 PMOS트랜지스터들(P31~P34)로 이루어진다.
즉, 계조 제어 전압 생성부(30)의 전송 게이트들(TG31~TG34)은 계조 제어 레지스터(20)에서 출력된 4비트의 신호(LO1~LO4)에 따라 온/오프된다. 계조 제어 전압 생성부(30)의 PMOS트랜지스터(P31)는 소스로 구동 전압 또는 제1계조 전압(VOIN)을 입력하고, 트랜지스터들(P32~P34)을 통하여 각 트랜지스터들(P31 ~P34)의 등가 저항값에 상응하는 계조 제어 전압(V0)을 생성한다. 생성된 계조 제어 전압(VO)은 제4노드(N4) 즉, 계조 전압 레벨 제어부(60)의 입력으로 인가된다. 여기에서 PMOS트랜지스터(P31~P34)는 서로 다른 길이(LENGTH) 및 폭 (WIDTH) 사이즈를 갖도록 설계되므로 출력되는 계조 제어 전압(V0)의 레벨은 트랜지스터의 사이즈 차로 인하여 자체의 저항 값이 달라지므로 서로 다른 16가지의 레벨로 출력된다. 예를 들어, 트랜지스터(P34)의 등가 저항 값이 a라면, 트랜지스터(P31)의 저항 값은 16a로, 트랜지스터(P32)의 저항 값은 8a로, 또한, 트랜지스터(P34)의 저항 값은 4a가 되도록 그 사이즈를 설정한다. 계조 제어 전압 생성부(30)에 입력되는 신호들(LO1~LO4)의 상태에 따라서 전송 게이트 (TG31~TG34)가 턴온되고, 턴온되는 전송 게이트와 연결된 트랜지스터는 소스에 인가된 전위를 그대로 드레인으로 전달하게 되고, 각 트랜지스터들의 사이즈 차로 인해 16가지의 전압 레벨을 갖는 계조 제어 전압(V0)를 생성할 수 있다.
또한, 디코더(40)는 외부의 마이크로컴퓨터로부터 N비트의 계조 전압 레벨을 입력하여 디코딩하고, 디코딩된 결과를 n비트의 신호(DO1~DOn)로서 출력한다. 디코딩된 n비트의 신호는 데이타 중에는 한 비트만 하이 레벨이고 나머지 데이타들은 로우 레벨을 갖는다. 스위칭부(50)는 디코더(40)에서 출력된 n비트의 출력(DO1~DOn)을 반전시키는 n개의 인버터들(I51~I5n), 인버터들(I51~I5n)의 출력 및 n비트의 신호들(DO1~DOn)을 각각 전송 제어 신호로서 입력하고, 그 출력이 모두 하나로 연결된 n개의 전송 게이트들(TG51~TG5n)로 이루어진다. 즉, 디코더(40)의 출력 중 하이 레벨이 출력되는 신호와 연결된 전송 게이트만이 턴온되며, 턴온된 전송 게이트에 상응하는 전류 통로를 형성한다.
또한, 계조 전압 레벨 제어부(60)는 게이트와 소스가 연결되고, 계조 제어 전압 생성부(30)에서 출력된 제4노드(N4)의 전압 즉, 계조 제어 전압(VO)을 소스로 입력하는 PMOS 트랜지스터(P61), PMOS트랜지스터(P61)의 드레인과 연결된 소스와 게이트를 갖는 PMOS트랜지스터(P62), PMOS트랜지스터(P62)의 드레인과 연결된 소스 및 게이트를 갖고, 제6노드(N6)와 제7노드(N7) 사이에 직렬로 연결되고, 각 드레인이 전송 게이트들(TG51~TG5n)의 입력과 연결된 PMOS트랜지스터들 (P62a~P62n), 전송 게이트들(TG51a~TG5n)의 출력 즉, 제7노드(N7)와 연결된 소스 및 게이트를 갖고, 제8노드(N8)와 연결된 드레인을 갖는 PMOS트랜지스터(P63), PMOS트랜지스터(P63)의 드레인과 연결된 소스 및 게이트를 갖고, 기준 전원(GND)과 연결된 드레인을 갖는 PMOS트랜지스터(P64), PMOS트랜지스터들(P61, P62, P63, P64)의 각 드레인과 연결된 정입력 단자와, 부입력 단자가 출력 단자와 연결된 전압 폴로어들(61~64)로 이루어진다.
즉, 계조 전압 레벨 제어부(60)의 PMOS트랜지스터(P61)는 계조 제어 전압 생성부(30)에서 출력된 계조 제어 전압(V0)을 소스 및 게이트에 입력하고, 드레인 전위는 안정된 계조 전압의 출력을 위하여 전압 폴로어(61)로 인가된다. 또한, 스위칭부(50)의 전송 게이트들(TG51~TG5n)의 각 입력 단자와 연결된 드레인을 갖는 PMOS트랜지스터들(P62a~P62n) 중 턴온된 전송 게이트의 입력과 연결된 트랜지스터의 드레인 전위가 제7노드(N7)로 전달된다. 즉, 계조 전압 레벨 제어부(60)에서 저항 역할을 하는 PMOS트랜지스터들(P62a~P62n)은 트랜지스터들 (P61, P62, P63, P64)과 같은 사이즈의 트랜지스터들로 구현되어 턴온 또는 턴오프됨에 따라 내부의 저항 값을 변화시키며, 따라서 다양한 계조 전압 기본 레벨을 갖는 계조 전압(V1~V4)을 출력하게 된다.
이하에서 본 발명에 따른 LCD구동을 위한 계조 전압 제어 회로의 동작에 관하여 도 3에 도시된 회로도를 참조하여 상세히 설명한다.
우선, 도 3에 도시된 계조 제어 레지스터(20)의 입력으로 저 레벨의 4비트 입력 신호(CNT1~CNT4)가 인가되면, 고 레벨의 전압으로 레벨 쉬프트되어 서로 다른 16가지의 데이타로 조합할 수 있는 4비트의 신호(L01~LO4)가 출력된다. 따라서, 계조 제어 전압 생성부(30)의 전송 게이트들(TG31~TG34)는 인가되는 4비트의 신호 조합에 따라 턴온 또는 턴오프된다. 상술한 바와 같이, 계조 제어 레지스터(20)에서 인가되는 데이타는 0000~1111까지의 서로 다른 16개의 데이타 조합이 입력될 수 있다.
예를 들어, 계조 제어 레지스터(20)에 인가되는 4비트의 데이타가 0011이라 가정하면, 레벨 쉬프트된 데이타 0011이 계조 제어 전압 생성부(30)로 인가된다. 이 때, 전송 게이트(TG33)와 전송 게이트(TG34)가 턴온되고, 구동 전원 또는 제1계조 전압 입력 단자 VOIN으로부터 흐르는 전류는 PMOS트랜지스터(P31)와 PMOS 트랜지스터(P32)의 소스와 드레인을 통하여 전달되고, 전송 게이트(TG33, TG34)를 통하여 제4노드(N4)로 전달된다. 즉, PMOS트랜지스터(P33)의 소스에 인가되는 전위는 턴온된 전송 게이트(TG33)를 통하여 그대로 드레인으로 전달되고, 또한, PMOS트랜지스터(P33)의 드레인은 PMOS트랜지스터(P34)의 소스와 연결되므로, 트랜지스터(P34)의 소스 전위는 턴온된 전송 게이트(TG34)를 통하여 그대로 드레인 으로 전달된다. 따라서, PMOS트랜지스터(P33)와 PMOS트랜지스터(P34)의 저항 값에 따른 레벨 강하는 발생되지 않으므로 구동 전압 입력 단자 VOIN을 통하여 인가되는 전압은 단지 PMOS트랜지스터(P31)의 등가 저항 값(16a)과 PMOS트랜지스터 (P32)의 등가 저항 값(8a)의 합인 24a의 저항 값에 상응하여 강하된다. 따라서, 24a의 저항 값만큼 전압 레벨이 낮아져서 계조 제어 전압(VO)으로서 출력된다. 이러한 계조 제어 전압(VO)은 계조 전압 레벨 제어부(60)의 PMOS트랜지스터(P61)의 소스에 인가된다.
만약, 계조 제어 레지스터(20)의 출력인 4비트의 데이타(LO1~LO4)가 0000이면, 계조 제어 전압 생성부(30)의 전송 게이트들(TG31~TG34)는 모두 턴온되지 않고 플로팅(FLOATING)되며, 모든 PMOS트랜지스터들(P31~P34)의 각 소스와 드레인을 통하여 전류 통로가 형성되므로 PMOS트랜지스터(P31)의 소스에 인가되는 구동 전압 또는 제1계조 전압(VOIN)은 PMOS트랜지스터들(P31~P34) 각각에 상응하는 저항 값의 합 즉, 16a+8a+4a+a만큼의 레벨 강하가 발생하게 된다. 따라서, 계조 전압 레벨 제어부(60)로 인가되는 계조 제어 전압(V0)은 인가된 전압(VOIN)보다 저항 값 29a만큼 전압 레벨이 다운되므로 인가된 구동 전압 (VOIN)에 대하여 전압 강하가 가장 크게 된다. 한편, 계조 제어 레지스터(20)에서 출력되는 4비트의 데이타(LO1~LO4)가 1111이라면, 전송 게이트들(TG31~TG34)은 모두 턴온되고, 각 PMOS트랜지스터들(P31~P34)의 소스 전위는 그대로 드레인에 전달된다. 따라서, 트랜지스터(P31)의 소스에 인가되는 구동 전압 또는 제1계조 전압(VOIN)은 전송 게이트들(TG31~TG34)을 통하여 그대로 바이패스되므로 계조 제어 전압 생성부(30)에서는 구동 전압(V0IN)이 그대로 계조 제어 전압(VO)으로서 출력되어 계조 전압 레벨 제어부(60)의 트랜지스터(P61)의 소스로 인가된다. 상술한 과정에 의해 계조 제어 전압 생성부(30)의 계조 제어 전압(V0)은 16가지의 다양한 값을 갖도록 가변될 수 있다.
또한, 계조 제어 전압 생성부(30)에서 출력된 계조 제어 전압(V0)은 계조 전압 레벨 제어부(60)로 인가되고, PMOS트랜지스터(P61)의 등가 저항 값에 상응 하는 저항 값만큼 레벨이 다운되어 전압 폴로어(61)의 정입력 단자로 인가된다. 따라서, 전압 폴로어(61)에서 저 임피던스를 갖는 전압으로 변환되어 제2계조 전압 (V1)으로서 출력된다. PMOS트랜지스터(P61)의 드레인 전위는 PMOS 트랜지스터 (P62)의 소스로 인가되며, 트랜지스터(P62)의 등가 저항 값에 상응하는 전압만큼 레벨 다운되어 전압 폴로어(62)에서 저임피던스의 전압으로 변환되고 제3계조 전압(V2)으로서 출력된다. 또한, PMOS트랜지스터(P63)의 소스 즉, 제7노드(N7)의 전압은 전압 폴로어(63)에서 저 임피던스의 전압으로 변환되어 제4계조 전압(V3)로서 출력된다. 또한, 트랜지스터(P63)의 등가 저항값에 상응하는 전압만큼 레벨 다운되어 PMOS트랜지스터(P64)의 소스로 인가된다. 마찬가지로, PMOS트랜지스터(P64)의 소스 즉, 제8노드(N8)의 전압은 전압 폴로어(64)에서 저 임피던스의 전압으로 변환되어 제5계조 전압(V4)으로서 출력된다.
여기에서, 계조 전압 레벨 제어부(60)의 PMOS트랜지스터들(P61,P62,P63, P64)와 PMOS트랜지스터들(P62a~P62n)은 모두 같은 사이즈를 갖는 트랜지스터로 구현되고, 예를 들어, PMOS트랜지스터(P61)의 등가 저항 값을 b라 가정하면, 제3계조 전압(V2)은 계조 제어 전압(V0)에 대하여 저항 값 2b만큼 드롭된 전압 레벨을 갖는 전압으로서 출력되고, 제2계조 전압(V1)에 대해서는 저항값 b에 상응하는 전압 강하가 발생하게 된다. 제6노드(N6)와 제7노드(N7)의 사이에서 저항 역할을 하는 PMOS트랜지스터들(P62a~P62n)의 드레인은 스위칭부(50)의 전송 게이트들(TG51~TG5n)의 입력으로 인가되며, 모든 전송 게이트들(TG51~TG5n)의 출력은 하나로 연결되어 제7노드(N7)로 인가된다. 즉, PMOS트랜지스터들 (P62a~P62n)은 계조 전압 조정 범위를 더 넓히기 위해 추가된다. 만약, 디코더(40)에서 디코딩된 결과에 상응하여 하나의 전송 게이트가 턴온되면, 턴온된 전송 게이트를 통하여 전류 통로가 형성되고, 제6노드(N6)와 턴온된 전송 게이트 사이에 존재하는 트랜지스터들의 저항 값 만큼 레벨 다운되어 PMOS 트랜지스터 (P63)의 소스로 인가된다.
상술한 바와 같이, 디코더(40)의 출력은 한 비트만 하이 레벨이고, 나머지 비트들을 로우 레벨을 갖기 때문에, 예를 들어, 디코더(40)에 입력되는 데이타가 8비트이고, 모듈 설계자(MODULE MAKER)가 원하는 계조 전압 레벨이 '1'이라 가정하면 디코더(40)의 출력은 256비트가 된다. 따라서, 디코더(40)의 입력은 00000001이 되므로 전송 게이트(TG51)만 턴온되고, 나머지 전송 게이트들은 턴온되지 않는다. 따라서, 제6노드(N6)의 전압 레벨은 PMOS트랜지스터(P62a)의 등가 저항 값에 상응하는 전압 레벨 만큼 다운되고, 그 드레인 전위 즉, 노드(N6a)의 전위는 전송 게이트(TG51)를 통하여 제7노드(N7)로 전달된다. 따라서, 제7노드(N7)의 전위는 제6노드(N1)의 전위에 대해 트랜지스터(P62a)의 저항 값에 상응하는 전압 레벨만큼 다운된다. 즉, 이러한 경우에 계조 전압 레벨 제어부(60)의 트랜지스터(P61, P62, P62a, P63 및 P64)만이 턴온되어 각각의 저항 값에 상응하는 제2~제5계조 전압(V1~V4)을 생성한다. 또한, 모듈 설계자가 원하는 계조 전압의 레벨 값이 '2'라면, 디코더(40)에 입력되는 데이타는 000000010이 되어 전송 게이트(TG52)가 턴온되고, 노드(N6b)의 전위가 제7노드(N7)로 전달된다. 이 때, 노드(N6b)의 전위는 턴온된 PMOS트랜지스터들(P62a, P62b)의 등가 저항을 더한 값 만큼의 전압 레벨로 다운되고, 그 전압은 제7노드(N7) 즉, 트랜지스터(P63)의 소스로 인가되어 전압 폴로어(63)를 통하여 제4계조 전압(V3)으로 출력된다.
또한, 모듈 설계자가 원하는 계조 전압 레벨 값이 가장 높은 '255'라면, 디코더(40)에 입력되는 값은 11111111이 되고, 디코더(40)의 출력 중에서 DOn이 1이 되므로 전송 게이트(TG5n)가 턴온되고, 따라서 PMOS트랜지스터들(P62a~P62n) 이 모두 턴온되어 제7노드(N7)의 전위는 제6노드(N6)의 전위보다 n*b만큼의 등가 저항에 상응하는 전압 레벨로 다운된다. 따라서, 제7노드(N7)의 전위가 전압 폴로어(63)의 정입력 단자로 인가되어 제4계조 전압(V3)을 생성한다. 제7노드(N7) 의 전위는 PMOS트랜지스터(P63)를 통하여 제8노드(N8)에 전달되고, 제7노드(N7)의 전위에서 PMOS트랜지스터(P63)의 저항 값만큼 레벨 다운된 제8노드(N8)의 전위는 전압 폴로어(64)를 통하여 제5계조 전압(V4)으로서 출력된다. 이 때 계조 제어 전압 생성부(30)에서 출력된 계조 제어 전압(V0)은 기본 레벨의 제2~제5계조 전압(V1~V4)의 레벨을 가변할 수 있으므로, 모듈 설계자가 원하는 계조 전압(V1~V4)를 얻기 위해서 계조 제어 전압(V0)을 다양하게 선택할 수 있게 된다.
상술한 바와 같이, 계조 제어 레지스터(20)와 계조 제어 전압 생성부(30)를 이용하여 액정 구동 전압에 상응하는 계조 제어 전압(V0)을 다양한 레벨의 전압으로 선택할 수 있도록 계조 전압 제어 회로를 설계함으로써 LCD의 계조(CONTRAST)를 제어할 수 있는 기능을 갖게 된다.
본 발명에 따르면, 액정을 구동하기 위해 필요한 계조 전압을 생성하는데 있어서 모듈 설계자가 원하는 계조에 따라 계조 전압 레벨을 다양하게 조정 가능하게 함으로써 폭넓은 응용이 가능할 뿐 아니라 능동 소자인 트랜지스터를 이용하기 때문에 칩 면적을 줄일 수 있다는 효과가 있다.
도 1은 일반적인 액정 표시 장치 구동 회로를 설명하기 위한 개략적인 블럭도이다.
도 2는 본 발명에 따른 액정 표시 장치 구동을 위한 계조 전압 제어 회로를 설명하기 위한 개략적인 블럭도이다.
도 3은 도 2에 도시된 액정 표시 장치 구동을 위한 계조 전압 제어 회로를 설명하기 위한 바람직한 일실시예의 회로도이다.

Claims (7)

  1. 저전압 레벨을 갖는 N(>0)비트의 데이타를 입력하고, 상기 입력된 N비트의 데이타를 고전압 레벨의 신호로 레벨 쉬프팅하여 출력하는 계조 제어 레지스터;
    외부에서 인가되는 구동 전압 또는 제1계조 전압을 입력하고, 상기 레벨 쉬프팅된 N비트의 데이타에 응답하여 내부의 저항 값을 변환함으로써 상기 구동 전압 또는 상기 제1계조 전압을 L(=2N)개의 서로 다른 레벨을 갖는 계조 제어 전압으로서 출력하는 계조 제어 전압 생성 수단;
    외부에서 인가되는 M비트의 계조 전압 레벨을 디코딩하고, 상기 디코딩된 결과를 K(=2M)비트의 신호로서 출력하는 디코딩 수단;
    상기 디코딩된 결과에 응답하여 스위칭하고, 상기 스위칭된 결과에 상응하는 전류 통로를 형성하는 스위칭 수단; 및
    상기 형성된 전류 통로에 상응하여 서로 다른 저항 값으로 조합되는 제어 전압 기본 레벨을 갖는 4개의 계조 전압을 생성하고, 상기 계조 제어 전압에 응답하여 상기 4개의 계조 전압 레벨을 가변시키는 계조 전압 레벨 제어 수단을 포함하는 것을 특징으로하는 액정 표시 장치 구동을 위한 계조 전압 제어 회로.
  2. 제1항에 있어서, 상기 계조 제어 전압 생성 수단은,
    상기 계조 제어 레지스터의 N비트의 출력을 각각 반전시키는 N개의 인버터들;
    상기 구동 전압 또는 상기 제1계조 전압 입력 단자와 상기 계조 제어 전압 사이에 직렬로 연결되고, 게이트와 소스가 서로 연결된 N개의 트랜지스터들; 및
    상기 N개 트랜지스터들의 소스 및 게이트와 연결된 입력 단자와, 상기 N개 트랜지스터들의 각 드레인과 연결되는 출력 단자를 갖고, 전송 제어 신호로서 인가되는 상기 계조 제어 레지스터의 N비트의 출력과 상기 N개의 인버터의 출력에 응답하여 온/오프되는 N개의 전송 게이트들을 포함하는 것을 특징으로하는 액정 표시 장치 구동을 위한 계조 전압 제어 회로.
  3. 제2항에 있어서, 상기 계조 제어 전압 생성 수단은,
    능동 소자인 상기 N개 트랜지스터들 중 하나의 등가 저항 값이 a라 할 때, 나머지 트랜지스터들은 각각 a에 대해 4의 배수로 증가하도록 상기 N개 트랜지스터들의 사이즈가 선택되는 것을 특징으로하는 액정 표시 장치 구동을 위한 계조 전압 제어 회로.
  4. 제3항에 있어서, 상기 계조 제어 전압 생성 수단은,
    상기 N개 전송 게이트들 중 턴온된 전송 게이트에 상응하여 상기 계조 제어 전압 레벨이 가변되며, 상기 전송 게이트들이 모두 턴온되면 상기 구동 전압 또는 제1계조 전압 입력 단자를 통하여 인가되는 구동 전압 이 그대로 계조 제어 전압으로 출력되고, 상기 전송 게이트들이 모두 턴온되지 않으면 상기 계조 제어 전압의 레벨이 가장 낮아지는 것을 특징으로하는 액정 표시 장치 구동을 위한 계조 전압 제어 회로.
  5. 제4항에 있어서, 상기 스위칭 수단은,
    상기 디코딩 수단에서 출력된 K비트의 출력을 각각 반전시키는 K개의 인버터들; 및
    출력 단자가 서로 연결되고 전송 제어 신호로서 인가되는 상기 K비트의 신호와 상기 반전된 K비트의 신호에 응답하여 온/오프되는 K개의 전송 게이트들을 포함하는 것을 특징으로하는 액정 표시 장치 구동을 위한 계조 전압 제어 회로.
  6. 제5항에 있어서, 상기 계조 전압 레벨 제어 수단은,
    상기 계조 제어 전압과 접지 전압 사이에 직렬 연결된 저항들의 연결점이 상기 전송 게이트들의 입력 단자에 각각 연결되는 저항 스트링;
    상기 저항들의 각 연결점들이 정입력 단자에 연결되고 자신의 출력 단자가 정입력 단자로 입력되어 상기 출력 단자로 계조 전압을 출력하는 전압 폴로우들을 구비하는 것을 특징으로 하는 액정 표시 장치 구동을 위한 계조 전압 제어 회로.
  7. 제6항에 있어서, 상기 저항 스트링은
    그 게이트와 그 소스가 연결된 다이오드형의 트랜지스터들이 직렬 연결되어 구성되는 것을 특징으로 하는 액정 표시 장치 구동을 위한 계조 전압 제어 회로.
KR1019980000133A 1998-01-06 1998-01-06 액정표시장치구동을위한계조전압제어회로 KR100486228B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980000133A KR100486228B1 (ko) 1998-01-06 1998-01-06 액정표시장치구동을위한계조전압제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980000133A KR100486228B1 (ko) 1998-01-06 1998-01-06 액정표시장치구동을위한계조전압제어회로

Publications (2)

Publication Number Publication Date
KR19990065062A KR19990065062A (ko) 1999-08-05
KR100486228B1 true KR100486228B1 (ko) 2005-06-16

Family

ID=37303043

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980000133A KR100486228B1 (ko) 1998-01-06 1998-01-06 액정표시장치구동을위한계조전압제어회로

Country Status (1)

Country Link
KR (1) KR100486228B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100783694B1 (ko) * 2000-12-06 2007-12-07 삼성전자주식회사 액정 표시 장치와 이의 구동 장치
KR20020058653A (ko) * 2000-12-30 2002-07-12 이형도 엘시디의 백라이트용 인버터

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05257434A (ja) * 1992-03-11 1993-10-08 Nec Kansai Ltd Ｌｃｄドライバーの出力回路
JPH06314080A (ja) * 1993-04-14 1994-11-08 Internatl Business Mach Corp <Ibm> 液晶表示装置
KR950001376A (ko) * 1993-06-24 1995-01-03 윌리엄 티. 엘리스 다-계조 박막 트랜지스터 액정 표시 장치
KR970076458A (ko) * 1996-05-02 1997-12-12 구자홍 액정표시 판넬의 다계조 표시장치
KR970076460A (ko) * 1996-05-02 1997-12-12 구자홍 액정표시소자(lcd) 구동회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05257434A (ja) * 1992-03-11 1993-10-08 Nec Kansai Ltd Ｌｃｄドライバーの出力回路
JPH06314080A (ja) * 1993-04-14 1994-11-08 Internatl Business Mach Corp <Ibm> 液晶表示装置
KR950001376A (ko) * 1993-06-24 1995-01-03 윌리엄 티. 엘리스 다-계조 박막 트랜지스터 액정 표시 장치
KR970076458A (ko) * 1996-05-02 1997-12-12 구자홍 액정표시 판넬의 다계조 표시장치
KR970076460A (ko) * 1996-05-02 1997-12-12 구자홍 액정표시소자(lcd) 구동회로

Also Published As

Publication number Publication date
KR19990065062A (ko) 1999-08-05

Similar Documents

Publication Publication Date Title
US8031188B2 (en) Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same
KR100218506B1 (ko) 액정 표시 장치용 레벨 시프트 회로
US5266936A (en) Driving circuit for liquid crystal display
US6107857A (en) Level converting circuit
KR19980071614A (ko) 전압 시프터 회로
KR19990006574A (ko) 디지털-아날로그 변환기와 회로기판과 전자기기 및 액정표시장치
KR20040076087A (ko) 버퍼 회로 및 이를 이용한 액티브 매트릭스 표시 장치
KR100639741B1 (ko) 레벨 변환 회로
KR100316428B1 (ko) 전압선택회로및d/a변환기
US5534885A (en) Circuit for driving liquid crystal device
KR20020013131A (ko) 아날로그 버퍼 및 그의 구동방법
US20060022908A1 (en) Display device driving circuit
US20070200816A1 (en) Decoder circuit having level shifting function and liquid crystal drive device using decoder circuit
JP4116003B2 (ja) 電流駆動回路
US7436219B2 (en) Level shifter circuit
KR100486228B1 (ko) 액정표시장치구동을위한계조전압제어회로
US7212037B2 (en) Multi-level shifter having small chip size and small current consumption
US20070013632A1 (en) Circuit for driving display panel with transition control
KR100707022B1 (ko) 액정표시장치
KR20070048898A (ko) 액정 표시 장치의 구동 장치에서의 디코더 및 상기디코더를 포함하는 액정 표시 장치의 구동 장치
JPH06289369A (ja) 液晶駆動装置
JP2000151408A (ja) 電流セル及びこれを用いたディジタル／アナログ変換器
US20020154044A1 (en) Analog multiplex level shifter with reset
KR100510441B1 (ko) Lcd 구동 계조전압 제어회로
US6346900B1 (en) Driving circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee