JPH05257434A - Ｌｃｄドライバーの出力回路 - Google Patents
Ｌｃｄドライバーの出力回路Info
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- JPH05257434A JPH05257434A JP5204992A JP5204992A JPH05257434A JP H05257434 A JPH05257434 A JP H05257434A JP 5204992 A JP5204992 A JP 5204992A JP 5204992 A JP5204992 A JP 5204992A JP H05257434 A JPH05257434 A JP H05257434A
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Abstract
(57)【要約】
【目的】 ＬＣＤドライバの出力トランジスタの小型
化。 【構成】 レジスタＢＵＳとラッチＢＵＳのデータの大
小を比較器ブロックＣＢで比較することにより、出力電
位変化を予知して、変化する出力電位が前電位より低い
場合は、短時間だけ変化する出力電位より低い電位を出
力させ、一方、変化する出力電位が前電位より高い場合
は、短時間だけ変化する出力電位より高い電圧を出力す
る。 【効果】 出力トランジスタを小型化してもスイッチン
グのスピードが低下しない。
化。 【構成】 レジスタＢＵＳとラッチＢＵＳのデータの大
小を比較器ブロックＣＢで比較することにより、出力電
位変化を予知して、変化する出力電位が前電位より低い
場合は、短時間だけ変化する出力電位より低い電位を出
力させ、一方、変化する出力電位が前電位より高い場合
は、短時間だけ変化する出力電位より高い電圧を出力す
る。 【効果】 出力トランジスタを小型化してもスイッチン
グのスピードが低下しない。
Description
【０００１】
【産業上の利用分野】この発明はＬＣＤドライバーの出
力回路に関し、特にＴＦＴ型ＬＣＤドライバーの出力回
路に関する。
力回路に関し、特にＴＦＴ型ＬＣＤドライバーの出力回
路に関する。
【０００２】
【従来の技術】図５は従来の８階調ＬＣＤドライバーの
出力回路を示したブロック図である。Ａ，Ｂ，Ｃは３ｂ
ｉｔのデータＢＵＳを構成する階調選択用データ入力端
子で、Ｌはラッチ入力端子で、Ｖ０〜Ｖ７は階調レベル
電圧入力端子である。
出力回路を示したブロック図である。Ａ，Ｂ，Ｃは３ｂ
ｉｔのデータＢＵＳを構成する階調選択用データ入力端
子で、Ｌはラッチ入力端子で、Ｖ０〜Ｖ７は階調レベル
電圧入力端子である。
【０００３】以下図５の出力回路の動作を図６，図７を
用いて説明する。入力端子Ａ，Ｂ，Ｃのデータはまずレ
ジスタブロックＲＢに取り込まれて保持されている。次
に端子Ｌにハイ信号が入力されるとレジスタブロックＲ
Ｂに保持されているデータがラッチブロックＬＢに取り
込まれる。
用いて説明する。入力端子Ａ，Ｂ，Ｃのデータはまずレ
ジスタブロックＲＢに取り込まれて保持されている。次
に端子Ｌにハイ信号が入力されるとレジスタブロックＲ
Ｂに保持されているデータがラッチブロックＬＢに取り
込まれる。
【０００４】さらにラッチブロックＬＢに取り込まれた
データはデコードアナログスイッチブロックII（ＤＡI
I）に伝送され、図６の論理対応表に従ってＶ０〜Ｖ７
のいずれかの電位が出力端子に出る。以上の動作を、図
７で示すタイムチャートに従って具体的に説明する。各
入力端子Ａ，Ｂ，Ｃがロウの状態はレジスタブロックＲ
Ｂにヘキサコードでｈ０が保持されており、ラッチブロ
ックＬＢにｈ７が取り込まれており、入力端子Ｌはロウ
で、出力はＶ７電位が出力されている。次に入力端子が
ハイになると、レジスタブロックＲＢのデータｈ０がラ
ッチブロックＬＢに取り込まれ、レジスタブロックＲＢ
にｈ６が取り込まれ、出力はＶ７からＶ０電位に変化す
る。以下同様に図７のタイムチャートのように、出力が
Ｖ０→Ｖ１→Ｖ５……Ｖ３→Ｖ５→ｖ３の順に変化す
る。デコードアナログスイッチブロックII（ＤＡII）
は、上述したように、ラッチデータに従って８つのアナ
ログスイッチを切り換えて、出力にＶ０〜Ｖ７の内の一
つの電位を出力するものである。８つのアナログスイッ
チは、一出力ごとに必要であるため、出力数が増えると
アナログスイッチの数が急増（アナログスイッチ数＝８
×出力数）し、チップサイズも増第していた。一方、ア
ナログスイッチはＯＮ抵抗の確保のためある程度の大き
さを必要とするため、デコードアナログスイッチブロッ
クII（ＤＡII）の面積はかなり大きなものとなってい
た。
データはデコードアナログスイッチブロックII（ＤＡI
I）に伝送され、図６の論理対応表に従ってＶ０〜Ｖ７
のいずれかの電位が出力端子に出る。以上の動作を、図
７で示すタイムチャートに従って具体的に説明する。各
入力端子Ａ，Ｂ，Ｃがロウの状態はレジスタブロックＲ
Ｂにヘキサコードでｈ０が保持されており、ラッチブロ
ックＬＢにｈ７が取り込まれており、入力端子Ｌはロウ
で、出力はＶ７電位が出力されている。次に入力端子が
ハイになると、レジスタブロックＲＢのデータｈ０がラ
ッチブロックＬＢに取り込まれ、レジスタブロックＲＢ
にｈ６が取り込まれ、出力はＶ７からＶ０電位に変化す
る。以下同様に図７のタイムチャートのように、出力が
Ｖ０→Ｖ１→Ｖ５……Ｖ３→Ｖ５→ｖ３の順に変化す
る。デコードアナログスイッチブロックII（ＤＡII）
は、上述したように、ラッチデータに従って８つのアナ
ログスイッチを切り換えて、出力にＶ０〜Ｖ７の内の一
つの電位を出力するものである。８つのアナログスイッ
チは、一出力ごとに必要であるため、出力数が増えると
アナログスイッチの数が急増（アナログスイッチ数＝８
×出力数）し、チップサイズも増第していた。一方、ア
ナログスイッチはＯＮ抵抗の確保のためある程度の大き
さを必要とするため、デコードアナログスイッチブロッ
クII（ＤＡII）の面積はかなり大きなものとなってい
た。
【０００５】
【発明が解決しようとする課題】ところで、上記の従来
のＬＣＤドライバーの出力回路は、出力電圧の変化スピ
ードを早くするためには、出力トランジスタのＯＮ抵抗
を小さくする必要があり、ディメンジョンを大きくしな
ければならずチップサイズが大きくなるという欠点があ
った。
のＬＣＤドライバーの出力回路は、出力電圧の変化スピ
ードを早くするためには、出力トランジスタのＯＮ抵抗
を小さくする必要があり、ディメンジョンを大きくしな
ければならずチップサイズが大きくなるという欠点があ
った。
【０００６】
【課題を解決するための手段】この発明のＬＣＤドライ
バーの出力回路は、レジスタブロック，ラッチブロッ
ク，デコードアナログスイッチブロック，比較器ブロッ
クとで構成され、比較器ブロックはレジスタブロックと
ラッチブロックのデータ比較をして比較結果信号をデコ
ードアナログスイッチブロックに出力し、デコードアナ
ログスイッチブロックは比較器ブロックからの比較結果
信号とラッチブロックからのデータに従って出力電圧を
アナログスイッチで選択して出力する。
バーの出力回路は、レジスタブロック，ラッチブロッ
ク，デコードアナログスイッチブロック，比較器ブロッ
クとで構成され、比較器ブロックはレジスタブロックと
ラッチブロックのデータ比較をして比較結果信号をデコ
ードアナログスイッチブロックに出力し、デコードアナ
ログスイッチブロックは比較器ブロックからの比較結果
信号とラッチブロックからのデータに従って出力電圧を
アナログスイッチで選択して出力する。
【０００７】
【作用】上記の構成によると、レジスタブロックとラッ
チブロックのデータ比較を行っているため、あらかじめ
出力の電圧変化の予測が可能となり、出力される電圧が
前電圧より低い場合は短時間だけ変化しようとしている
電圧より低い電圧を出力させ、また出力される電圧が前
電圧より高い場合は短時間だけ変化しようとしている電
圧より高い電圧を出力させるようデコードアナログスイ
ッチブロックを構成することが可能となり、出力の電圧
変化のスピードを早くすることができるので、アナログ
スイッチの出力トランジスタを大型にすることなくＬＣ
Ｄの高速化に対応できる。
チブロックのデータ比較を行っているため、あらかじめ
出力の電圧変化の予測が可能となり、出力される電圧が
前電圧より低い場合は短時間だけ変化しようとしている
電圧より低い電圧を出力させ、また出力される電圧が前
電圧より高い場合は短時間だけ変化しようとしている電
圧より高い電圧を出力させるようデコードアナログスイ
ッチブロックを構成することが可能となり、出力の電圧
変化のスピードを早くすることができるので、アナログ
スイッチの出力トランジスタを大型にすることなくＬＣ
Ｄの高速化に対応できる。
【０００８】
【実施例】以下、この発明について図面を参照して説明
する。
する。
【０００９】図１はこの発明の一実施例のブロック図で
ある。このブロック図は８階調ドライバーの出力部を示
したものである。Ａ，Ｂ，Ｃは３ｂｉｔのデータＢＵＳ
を構成する階調選択用のデータ入力端子で、Ｌはラッチ
ブロックへのデータ取り込み信号端子で、Ｖ０〜Ｖ７は
階調レベル電圧入力端子で、電位はＶＤＤ〉Ｖ７＞Ｖ６
＞Ｖ５＞Ｖ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０＞ＧＮＤの順で
ある。ＣＯＩＮは比較器ブロックＣＢからの出力をディ
レイ回路ＤＣを介してデコードアナログスイッチブロッ
クＩ（ＤＡＩ）に入力する端子である。比較器ブロック
ＣＢはレジスタＢＵＳとラッチＢＵＳの大小を常に比較
しており、レジスタＢＵＳ＞ラッチＢＵＳならばハイ，
レジスタＢＵＳ≦ラッチＢＵＳならばロウを出力する。
ある。このブロック図は８階調ドライバーの出力部を示
したものである。Ａ，Ｂ，Ｃは３ｂｉｔのデータＢＵＳ
を構成する階調選択用のデータ入力端子で、Ｌはラッチ
ブロックへのデータ取り込み信号端子で、Ｖ０〜Ｖ７は
階調レベル電圧入力端子で、電位はＶＤＤ〉Ｖ７＞Ｖ６
＞Ｖ５＞Ｖ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０＞ＧＮＤの順で
ある。ＣＯＩＮは比較器ブロックＣＢからの出力をディ
レイ回路ＤＣを介してデコードアナログスイッチブロッ
クＩ（ＤＡＩ）に入力する端子である。比較器ブロック
ＣＢはレジスタＢＵＳとラッチＢＵＳの大小を常に比較
しており、レジスタＢＵＳ＞ラッチＢＵＳならばハイ，
レジスタＢＵＳ≦ラッチＢＵＳならばロウを出力する。
【００１０】以下図２，図３，図４，図６を用いて動作
を説明する。図２は図１のデコードアナログスイッチブ
ロックＩ（ＤＡＩ）の内部を示し、図３は図２のスイッ
チブロックＳＷ０〜ＳＷ７の内部を示し、図４は図１の
ドライバー出力部の動作のタイムチャートを示し、図６
はデータ入力端子Ａ，Ｂ，Ｃと選択電位Ｖ０〜Ｖ７との
論理対応を示している。例えば図４に示すように当初の
状態はレジスタブロックＲＢのデータはヘキサコードで
ｈ０が保持されており、ラッチブロックＬＢにはｈ７が
取り込まれており、ラッチ入力端子Ｌ，入力端子ＣＯＩ
Ｎともにロウで、出力にはＶ７電位が出力されている。
図２では、スイッチブロックＳＷ７がＶ７電位を通過さ
せ、スイッチブロックＳＷ０〜ＳＷ６で電位Ｖ０〜Ｖ６
を切り離している。前述したようにスイッチブロックＳ
Ｗ０〜ＳＷ７の内部構造は図３に示されるが、その接続
はＳＷｎ（ｎは整数）で表示されるスイッチブロックの
入力端子ＶＸ１は電位Ｖｎ−１に接続され、入力端子Ｖ
Ｘ２は電位Ｖｎに接続され、入力端子ＶＸ３は電位Ｖｎ
＋１に接続されている。
を説明する。図２は図１のデコードアナログスイッチブ
ロックＩ（ＤＡＩ）の内部を示し、図３は図２のスイッ
チブロックＳＷ０〜ＳＷ７の内部を示し、図４は図１の
ドライバー出力部の動作のタイムチャートを示し、図６
はデータ入力端子Ａ，Ｂ，Ｃと選択電位Ｖ０〜Ｖ７との
論理対応を示している。例えば図４に示すように当初の
状態はレジスタブロックＲＢのデータはヘキサコードで
ｈ０が保持されており、ラッチブロックＬＢにはｈ７が
取り込まれており、ラッチ入力端子Ｌ，入力端子ＣＯＩ
Ｎともにロウで、出力にはＶ７電位が出力されている。
図２では、スイッチブロックＳＷ７がＶ７電位を通過さ
せ、スイッチブロックＳＷ０〜ＳＷ６で電位Ｖ０〜Ｖ６
を切り離している。前述したようにスイッチブロックＳ
Ｗ０〜ＳＷ７の内部構造は図３に示されるが、その接続
はＳＷｎ（ｎは整数）で表示されるスイッチブロックの
入力端子ＶＸ１は電位Ｖｎ−１に接続され、入力端子Ｖ
Ｘ２は電位Ｖｎに接続され、入力端子ＶＸ３は電位Ｖｎ
＋１に接続されている。
【００１１】但し、スイッチブロックＳＷ０の入力端子
ＶＸ１は電位Ｖ０より低い電位であるＧＮＤに接続さ
れ、スイッチブロックＳＷ７の入力端子ＶＸ３は電位Ｖ
７より高いＶＤＤ電位に接続されている。
ＶＸ１は電位Ｖ０より低い電位であるＧＮＤに接続さ
れ、スイッチブロックＳＷ７の入力端子ＶＸ３は電位Ｖ
７より高いＶＤＤ電位に接続されている。
【００１２】まず、図３のスイッチブロック，例えばＳ
Ｗ２の内部について既略説明する。データ入力端子ＬＯ
Ａ，ＬＯＢ，ＬＯＣがすべてロウレベルの時、トランス
ミッションゲートよりなるアナログスイッチＴＭ３がオ
ンして、出力にＶＸ２レベルが出力される。その際、比
較器ブロックＢＣからの遅延信号ＣＯＩＮがハイレベル
の時はアナログスイッチＴＭ２がオンし、アナログスイ
ッチＴＭ４の出力に接続されていない一端がＶＸ３レベ
ルになり、ＣＯＩＮがロウレベルの時はアナログスイッ
チＴＭ１がオンして、アナログスイッチＴＭ４の出力に
接続されていない一端がＶＸ１レベルになる。
Ｗ２の内部について既略説明する。データ入力端子ＬＯ
Ａ，ＬＯＢ，ＬＯＣがすべてロウレベルの時、トランス
ミッションゲートよりなるアナログスイッチＴＭ３がオ
ンして、出力にＶＸ２レベルが出力される。その際、比
較器ブロックＢＣからの遅延信号ＣＯＩＮがハイレベル
の時はアナログスイッチＴＭ２がオンし、アナログスイ
ッチＴＭ４の出力に接続されていない一端がＶＸ３レベ
ルになり、ＣＯＩＮがロウレベルの時はアナログスイッ
チＴＭ１がオンして、アナログスイッチＴＭ４の出力に
接続されていない一端がＶＸ１レベルになる。
【００１３】一方、アナログスイッチＴＭ４は通常はオ
フしているが、アナログスイッチＴＭ３がオンになる時
をインバータＩＮＶ２と論理ゲートＮＯＲ１で検出し
て、インバータＩＮＶ２のディレイ時間だけオンして、
出力にＶＸ１レベルまたはＶＸ３レベルが出力される。
フしているが、アナログスイッチＴＭ３がオンになる時
をインバータＩＮＶ２と論理ゲートＮＯＲ１で検出し
て、インバータＩＮＶ２のディレイ時間だけオンして、
出力にＶＸ１レベルまたはＶＸ３レベルが出力される。
【００１４】次に、図３のスイッチブロックＳＷの内部
について詳細説明する。
について詳細説明する。
【００１５】まず、ラッチ入力端子Ｌがハイになると、
レジスタブロックＲＢのデータｈ０がラッチブロックＬ
Ｂに取り込まれる。するとスイッチブロックＳＷのアナ
ログスイッチＴＭ３がオフしてＶ７電位が切り離され、
一方、スイッチブロックＳＷ０のアナログスイッチＴＭ
３がオンしてＶ０電位を出力する。この時、入力端子Ｃ
ＯＩＮは図１のディレイ回路ＤＣによりまだデータｈ０
が入力されているため、スイッチブロックＳＷ０のアナ
ログスイッチＴＭ１はオン，アナログスイッチＴＭ２は
オフしている。この状態でアナログスイッチＴＭ３がオ
ンする（つまりアナログスイッチＴＭ３のＰＣｈのゲー
トがハイからロウに変化する）と、インバータＩＮＶ２
と論理ゲートＮＯＲ１によってインバータＩＮＶ２のデ
ィレイ時間だけ論理ゲートＮＯＲ１がハイを出力して、
アナログスイッチＴＭ４がインバータＩＮＶ２のディレ
イ時間だけオンして、ＶＸ１電位（つまりスイッチロッ
クＳＷ０の場合はＧＮＤ電位）を出力する。この時、前
述したように電位がＧＮＤ電位＞Ｖ０電位であるため、
出力がＶ７電位→Ｖ０電位に変化する時間が早くなる。
レジスタブロックＲＢのデータｈ０がラッチブロックＬ
Ｂに取り込まれる。するとスイッチブロックＳＷのアナ
ログスイッチＴＭ３がオフしてＶ７電位が切り離され、
一方、スイッチブロックＳＷ０のアナログスイッチＴＭ
３がオンしてＶ０電位を出力する。この時、入力端子Ｃ
ＯＩＮは図１のディレイ回路ＤＣによりまだデータｈ０
が入力されているため、スイッチブロックＳＷ０のアナ
ログスイッチＴＭ１はオン，アナログスイッチＴＭ２は
オフしている。この状態でアナログスイッチＴＭ３がオ
ンする（つまりアナログスイッチＴＭ３のＰＣｈのゲー
トがハイからロウに変化する）と、インバータＩＮＶ２
と論理ゲートＮＯＲ１によってインバータＩＮＶ２のデ
ィレイ時間だけ論理ゲートＮＯＲ１がハイを出力して、
アナログスイッチＴＭ４がインバータＩＮＶ２のディレ
イ時間だけオンして、ＶＸ１電位（つまりスイッチロッ
クＳＷ０の場合はＧＮＤ電位）を出力する。この時、前
述したように電位がＧＮＤ電位＞Ｖ０電位であるため、
出力がＶ７電位→Ｖ０電位に変化する時間が早くなる。
【００１６】同様にして、次にラッチ入力端子Ｌがハイ
になった状態で、レジスタブロックＲＢのデータ６がラ
ッチブロックＬＢに取り込まれた時は、インバータＩＮ
Ｖ２のディレイ時間だけＶ７電位が出力されて、Ｖ０電
位→Ｖ６電位に変化する時間が早くなる。以下ラッチ入
力端子Ｌがハイになるたびに同様の動作を繰り返す。
になった状態で、レジスタブロックＲＢのデータ６がラ
ッチブロックＬＢに取り込まれた時は、インバータＩＮ
Ｖ２のディレイ時間だけＶ７電位が出力されて、Ｖ０電
位→Ｖ６電位に変化する時間が早くなる。以下ラッチ入
力端子Ｌがハイになるたびに同様の動作を繰り返す。
【００１７】
【発明の効果】以上説明したように、この発明は出力電
圧を変化させる時に出力させようとする電圧が前電力よ
りも高い場合は、出力させようとする電圧より高い電圧
を短時間だけ出力させることにより、出力変化のスピー
ドを早めることが可能になり、出力トランジスタのディ
メンジョンを小さくできることができ、チップサイズを
小型にできる効果がある。
圧を変化させる時に出力させようとする電圧が前電力よ
りも高い場合は、出力させようとする電圧より高い電圧
を短時間だけ出力させることにより、出力変化のスピー
ドを早めることが可能になり、出力トランジスタのディ
メンジョンを小さくできることができ、チップサイズを
小型にできる効果がある。
【図１】 本発明のＬＣＤドライバ出力回路のブロック
図
図
【図２】 図１中のデコードアナログブロックＩの内部
構造図
構造図
【図３】 図２中のスイッチブロックの内部構造図
【図４】 本発明の出力回路の動作を示すタイムチャー
ト
ト
【図５】 従来のＬＣＤドライバ出力回路のブロック図
【図６】 Ａ，Ｂ，Ｃのデータとヘキサコードと選択電
位との対応図
位との対応図
【図７】 従来のＬＣＤドライバ出力回路の動作を示す
タイムチャート
タイムチャート
ＲＢ レジスタブロック ＬＢ ラッチブロック ＤＡ デコードアナログスイッチブロック ＣＢ 比較器ブロック ＤＣ ディレイ回路 ＬＯＡ ラッチからの階調レベルデータ入力端子 ＬＯＢ ラッチからの階調レベルデータ入力端子 ＬＯＣ ラッチからの階調レベルデータ入力端子 ＣＯＩＮ 比較器ブロックの出力を遅延させたデータ入
力端子 ＶＤＤ ドライバ出力用電源端子 ＧＮＤ 接地端子 ＩＮＶ インバータ ＶＸ１−ＶＸ３ 階調レベル電圧入力端子 ＴＭ１〜ＴＭ４ アナログスイッチ ＩＮＶ１〜ＩＮＶ４ インバータ ＮＯＲ１ ２入力ＮＯＲ ＮＯＲ２ ３入力ＮＯＲ
力端子 ＶＤＤ ドライバ出力用電源端子 ＧＮＤ 接地端子 ＩＮＶ インバータ ＶＸ１−ＶＸ３ 階調レベル電圧入力端子 ＴＭ１〜ＴＭ４ アナログスイッチ ＩＮＶ１〜ＩＮＶ４ インバータ ＮＯＲ１ ２入力ＮＯＲ ＮＯＲ２ ３入力ＮＯＲ
Claims (3)
- 【請求項１】レジスタブロックとレジスタブロックの出
力を受けるラッチブロックと、デコードアナログスイッ
チブロックとを有する出力回路において、レジスタブロ
ックとラッチブロックのデータ比較をして比較結果信号
をデコードアナログスイッチブロックに出力する比較器
ブロックを設けて、デコードアナログスイッチが比較器
からの比較結果信号とランチブロックからのデータに従
って出力電圧をアナログスイッチで選択して出力するよ
うにしたことを特徴とするＬＣＤドライバーの出力回
路。 - 【請求項２】前記デコードアナログスイッチブロックは
前記比較結果信号が前記出力電圧を上昇または降下させ
るものである時は前記ラッチブロックからのデータに従
って出力電圧を選択して出力するに先立って、それより
高い電圧またはそれより低い電圧を所定時間選択して出
力するよう構成されていることを特徴とする請求項１記
載のＬＣＤドライバーの出力回路。 - 【請求項３】前記高い電圧または低い電圧が前記ラッチ
ブロックからの信号に従って選択する出力電圧より１ラ
ンク上または下であるよう構成された請求項２記載のＬ
ＣＤドライバーの出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5204992A JPH05257434A (ja) | 1992-03-11 | 1992-03-11 | Ｌｃｄドライバーの出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5204992A JPH05257434A (ja) | 1992-03-11 | 1992-03-11 | Ｌｃｄドライバーの出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257434A true JPH05257434A (ja) | 1993-10-08 |
Family
ID=12903964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5204992A Pending JPH05257434A (ja) | 1992-03-11 | 1992-03-11 | Ｌｃｄドライバーの出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424034B1 (ko) * | 1997-03-31 | 2004-07-27 | 산요덴키가부시키가이샤 | 표시장치의구동회로 |
| KR100486228B1 (ko) * | 1998-01-06 | 2005-06-16 | 삼성전자주식회사 | 액정표시장치구동을위한계조전압제어회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133487A (en) * | 1981-02-12 | 1982-08-18 | Nippon Electric Co | Voltage level output circuit |
| JPS63161495A (ja) * | 1986-12-24 | 1988-07-05 | ホシデン株式会社 | 液晶駆動装置 |
| JPH03293894A (ja) * | 1990-04-12 | 1991-12-25 | Toshiba Corp | データ収集装置 |
-
1992
- 1992-03-11 JP JP5204992A patent/JPH05257434A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133487A (en) * | 1981-02-12 | 1982-08-18 | Nippon Electric Co | Voltage level output circuit |
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| JPH03293894A (ja) * | 1990-04-12 | 1991-12-25 | Toshiba Corp | データ収集装置 |
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|---|---|---|---|---|
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| KR100486228B1 (ko) * | 1998-01-06 | 2005-06-16 | 삼성전자주식회사 | 액정표시장치구동을위한계조전압제어회로 |
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