JPH11215008A - 復号回路 - Google Patents
復号回路Info
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- JPH11215008A JPH11215008A JP1441598A JP1441598A JPH11215008A JP H11215008 A JPH11215008 A JP H11215008A JP 1441598 A JP1441598 A JP 1441598A JP 1441598 A JP1441598 A JP 1441598A JP H11215008 A JPH11215008 A JP H11215008A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 可変長コードの復号回路の回路規模を小さく
する。 【解決手段】 可変長ビットの数値部分と、それに続く
１ビットの符号部分とで構成される可変長コードＶＬＣ
を含むコード情報Ｃ０〜Ｃ１０が、復号部４０に与えら
れる。数値解読部４１で数値部分が解読されて数値デー
タＤ０〜Ｄ４が出力される。コード長解読部４２で可変
長コードＶＬＣのコード長が解読されてそのコード長よ
りも１だけ少ない値がコード長情報ＬＥＮとして出力さ
れる。シフト部４３でコード情報Ｃ０〜Ｃ１０がコード
長情報ＬＥＮの値だけシフトされ、可変長コードＶＬＣ
の符号部分が符号データＳとして出力される。符号部分
の解読のための論理ゲートの組み合わせによる回路が不
要になるので、回路規模を小さくすることができる。
する。 【解決手段】 可変長ビットの数値部分と、それに続く
１ビットの符号部分とで構成される可変長コードＶＬＣ
を含むコード情報Ｃ０〜Ｃ１０が、復号部４０に与えら
れる。数値解読部４１で数値部分が解読されて数値デー
タＤ０〜Ｄ４が出力される。コード長解読部４２で可変
長コードＶＬＣのコード長が解読されてそのコード長よ
りも１だけ少ない値がコード長情報ＬＥＮとして出力さ
れる。シフト部４３でコード情報Ｃ０〜Ｃ１０がコード
長情報ＬＥＮの値だけシフトされ、可変長コードＶＬＣ
の符号部分が符号データＳとして出力される。符号部分
の解読のための論理ゲートの組み合わせによる回路が不
要になるので、回路規模を小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、画像符号
のように可変長の符号にコード化されたデータを復号す
る復号回路に関するものである。
のように可変長の符号にコード化されたデータを復号す
る復号回路に関するものである。
【０００２】
【従来の技術】図２は、従来の復号回路の構成図であ
り、図３は、この図２の復号回路に対応する可変長コー
ドを示す図である。図３の可変長コードは、データの正
負に関係なく絶対値に応じて可変長にコード化された数
値部分と、この数値部分の後に付加された正負を示す１
ビットの符号部分とで構成されている。図２の復号回路
は、図３の可変長コードＶＬＣが入力されるコードバッ
ファ１、このコードバッファ１を介して可変長コードＶ
ＬＣが並列に与えられるシフト部２、並びにコードバッ
ファ１及びシフト部２を制御する制御部３を備えてい
る。シフト部２には、数値解読部１１、符号解読部１
２、及びコード長解読部１３で構成される復号部１０が
接続されている。数値解読部１１は、シフト部２から与
えられる５ビットのコード情報Ｃ０，Ｃ１，Ｃ２，Ｃ
３，Ｃ４中の有効な数値部分を解読して、２進数の数値
データＤ０，Ｄ１を出力するものである。数値解読部１
１は、図３の可変長コードに従って、数値データＤ０，
Ｄ１を生成するために、インバータ１１ａ，１１ｂ，１
１ｃ、論理積ゲート（以下、「ＡＮＤ」という）１１
ｄ，１１ｅ，１１ｆ，１１ｇ、及び論理和ゲート（以
下、「ＯＲ」という）１１ｈ，１１ｉの論理ゲートを組
み合わせて構成されている。
り、図３は、この図２の復号回路に対応する可変長コー
ドを示す図である。図３の可変長コードは、データの正
負に関係なく絶対値に応じて可変長にコード化された数
値部分と、この数値部分の後に付加された正負を示す１
ビットの符号部分とで構成されている。図２の復号回路
は、図３の可変長コードＶＬＣが入力されるコードバッ
ファ１、このコードバッファ１を介して可変長コードＶ
ＬＣが並列に与えられるシフト部２、並びにコードバッ
ファ１及びシフト部２を制御する制御部３を備えてい
る。シフト部２には、数値解読部１１、符号解読部１
２、及びコード長解読部１３で構成される復号部１０が
接続されている。数値解読部１１は、シフト部２から与
えられる５ビットのコード情報Ｃ０，Ｃ１，Ｃ２，Ｃ
３，Ｃ４中の有効な数値部分を解読して、２進数の数値
データＤ０，Ｄ１を出力するものである。数値解読部１
１は、図３の可変長コードに従って、数値データＤ０，
Ｄ１を生成するために、インバータ１１ａ，１１ｂ，１
１ｃ、論理積ゲート（以下、「ＡＮＤ」という）１１
ｄ，１１ｅ，１１ｆ，１１ｇ、及び論理和ゲート（以
下、「ＯＲ」という）１１ｈ，１１ｉの論理ゲートを組
み合わせて構成されている。
【０００３】また、符号解読部１２は、シフト部２から
与えられるコード情報Ｃ０〜Ｃ４中の正負の符号部分を
解読して、符号データＳを出力するものである。符号解
読部１２は、ＡＮＤ１２ａ，１２ｂ，１２ｃ、及びＯＲ
１２ｄの論理ゲートを組み合わせて構成されている。コ
ード長解読部１３は、シフト部２から与えられるコード
情報Ｃ０〜Ｃ４から、１つの可変長コードＶＬＣを構成
するビット数を解読してコード長情報ＣＬを出力するも
のであり、データ解読部１１や符号解読部１２と同様
に、複数の論理ゲートを組み合わせて構成されている。
コード長解読部１３の出力側は、制御部３に接続されて
いる。制御部３はコード長情報ＣＬに基づいて、可変長
コードＶＬＣを逐次コードバッファ１に読み込ませると
ともに、シフト部２に対して情報を所定のビット数だけ
シフトするように制御するものである。これにより、解
読対象の可変長コードＶＬＣを含む５ビットのコード情
報Ｃ０〜Ｃ４として復号部１０に与えられるようになっ
ている。次に、例えばデータ“＋１”，“−３”，“−
２”の可変長符号ＶＬＣが、順次コードバッファ１に入
力された場合の動作を説明する。
与えられるコード情報Ｃ０〜Ｃ４中の正負の符号部分を
解読して、符号データＳを出力するものである。符号解
読部１２は、ＡＮＤ１２ａ，１２ｂ，１２ｃ、及びＯＲ
１２ｄの論理ゲートを組み合わせて構成されている。コ
ード長解読部１３は、シフト部２から与えられるコード
情報Ｃ０〜Ｃ４から、１つの可変長コードＶＬＣを構成
するビット数を解読してコード長情報ＣＬを出力するも
のであり、データ解読部１１や符号解読部１２と同様
に、複数の論理ゲートを組み合わせて構成されている。
コード長解読部１３の出力側は、制御部３に接続されて
いる。制御部３はコード長情報ＣＬに基づいて、可変長
コードＶＬＣを逐次コードバッファ１に読み込ませると
ともに、シフト部２に対して情報を所定のビット数だけ
シフトするように制御するものである。これにより、解
読対象の可変長コードＶＬＣを含む５ビットのコード情
報Ｃ０〜Ｃ４として復号部１０に与えられるようになっ
ている。次に、例えばデータ“＋１”，“−３”，“−
２”の可変長符号ＶＬＣが、順次コードバッファ１に入
力された場合の動作を説明する。
【０００４】データ“＋１”，“−３”，“−２”の可
変長コードＶＬＣは、図３に示すように、それぞれ“０
１０”，“０００１１”，“００１１”であるから、コ
ードバッファ１には符号“０１００００１１００１１”
が格納される。コードバッファ１に格納された符号“０
１００００１１００１１”は、そのまま並列にシフト部
２へ与えられる。そして、シフト部２に与えられたコー
ド“０１００００１１００１１”の先頭の５ビット“０
１０００”が、コード情報Ｃ０〜Ｃ４として復号部１０
に与えられる。復号部１０の数値解読部１１において、
データ“＋１”の数値部分が解読され、数値データＤ
０，Ｄ１として“１”，“０”が出力される。一方、符
号解読部１２において、データ“＋１”の符号部分が解
読されて、符号データＳとして“０”が出力される。ま
た、コード長解読部１３において、データ“＋１”のコ
ード長が解読されてコード長情報ＣＬとして“３”が出
力される。
変長コードＶＬＣは、図３に示すように、それぞれ“０
１０”，“０００１１”，“００１１”であるから、コ
ードバッファ１には符号“０１００００１１００１１”
が格納される。コードバッファ１に格納された符号“０
１００００１１００１１”は、そのまま並列にシフト部
２へ与えられる。そして、シフト部２に与えられたコー
ド“０１００００１１００１１”の先頭の５ビット“０
１０００”が、コード情報Ｃ０〜Ｃ４として復号部１０
に与えられる。復号部１０の数値解読部１１において、
データ“＋１”の数値部分が解読され、数値データＤ
０，Ｄ１として“１”，“０”が出力される。一方、符
号解読部１２において、データ“＋１”の符号部分が解
読されて、符号データＳとして“０”が出力される。ま
た、コード長解読部１３において、データ“＋１”のコ
ード長が解読されてコード長情報ＣＬとして“３”が出
力される。
【０００５】データ“＋１”の解読によって得られたコ
ード長情報ＣＬ（＝３）は制御部３に与えられ、この制
御部３からシフト部２に対して、３ビットだけシフトさ
せるための制御が行われる。これにより、シフト部２内
の可変長コードＶＬＣは、３ビットだけシフトされ、シ
フト後の先頭の５ビット“０００１１”が、コード情報
Ｃ０〜Ｃ４として復号部１０に与えられる。即ち、この
コード情報Ｃ０〜Ｃ４は、２番目のデータ“−３”を先
頭とする可変長コードＶＬＣである。従って、復号部１
０においてデータ“−３”が復号され、数値データＤ
０，Ｄ１として“１”，“１”、符号データＳとして
“１”、コード長情報ＣＬとして“５”が、それぞれ出
力される。
ード長情報ＣＬ（＝３）は制御部３に与えられ、この制
御部３からシフト部２に対して、３ビットだけシフトさ
せるための制御が行われる。これにより、シフト部２内
の可変長コードＶＬＣは、３ビットだけシフトされ、シ
フト後の先頭の５ビット“０００１１”が、コード情報
Ｃ０〜Ｃ４として復号部１０に与えられる。即ち、この
コード情報Ｃ０〜Ｃ４は、２番目のデータ“−３”を先
頭とする可変長コードＶＬＣである。従って、復号部１
０においてデータ“−３”が復号され、数値データＤ
０，Ｄ１として“１”，“１”、符号データＳとして
“１”、コード長情報ＣＬとして“５”が、それぞれ出
力される。
【０００６】データ“−３”の解読によって得られたコ
ード長情報ＣＬ（＝５）は制御部３に与えられ、この制
御部３からシフト部２に対して、５ビットだけシフトさ
せるための制御が行われる。これにより、シフト部２内
の可変長コードＶＬＣは、更に５ビットだけシフトさ
れ、シフト後の先頭の５ビット“００１１０”が、コー
ド情報Ｃ０〜Ｃ４として復号部１０に与えられる。即
ち、このコード情報Ｃ０〜Ｃ４は、３番目のデータ“−
２”を先頭とする可変長コードＶＬＣを含むものであ
る。従って、復号部１０において、データ“−２”が復
号され、数値データＤ０，Ｄ１として“０”，“１”、
符号データＳとして“１”、コード長情報ＣＬとして
“４”が、それぞれ出力される。このような繰り返し動
作により、コードバッファ１に入力された可変長コード
ＶＬＣは順次復号される。
ード長情報ＣＬ（＝５）は制御部３に与えられ、この制
御部３からシフト部２に対して、５ビットだけシフトさ
せるための制御が行われる。これにより、シフト部２内
の可変長コードＶＬＣは、更に５ビットだけシフトさ
れ、シフト後の先頭の５ビット“００１１０”が、コー
ド情報Ｃ０〜Ｃ４として復号部１０に与えられる。即
ち、このコード情報Ｃ０〜Ｃ４は、３番目のデータ“−
２”を先頭とする可変長コードＶＬＣを含むものであ
る。従って、復号部１０において、データ“−２”が復
号され、数値データＤ０，Ｄ１として“０”，“１”、
符号データＳとして“１”、コード長情報ＣＬとして
“４”が、それぞれ出力される。このような繰り返し動
作により、コードバッファ１に入力された可変長コード
ＶＬＣは順次復号される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
復号回路では、可変長コード数が多くなると、復号部の
回路規模が大きくなるという課題があった。例えば、動
画像符号化で使用されるＭＰＥＧ（Moving Picture Exp
ert Group)方式により符号化された動きベクトルは、数
１００コードを有しており、可変長コード復号部の回路
規模が大きくなり、これに伴って消費電力も大きくなっ
ていた。本発明は、数値部分と符号部分とで構成された
可変長コードのコード形式の特徴を利用することによ
り、前記従来技術が持っていた課題を解決し、回路規模
を小さくすることができる復号回路を提供するものであ
る。
復号回路では、可変長コード数が多くなると、復号部の
回路規模が大きくなるという課題があった。例えば、動
画像符号化で使用されるＭＰＥＧ（Moving Picture Exp
ert Group)方式により符号化された動きベクトルは、数
１００コードを有しており、可変長コード復号部の回路
規模が大きくなり、これに伴って消費電力も大きくなっ
ていた。本発明は、数値部分と符号部分とで構成された
可変長コードのコード形式の特徴を利用することによ
り、前記従来技術が持っていた課題を解決し、回路規模
を小さくすることができる復号回路を提供するものであ
る。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、復号回路において、正
負の符号を有するデータの絶対値が不定のビット数でコ
ード化された数値部分と該数値部分の後に付加された該
データの符号を表す１ビットの符号部分とで構成された
可変長コードが複数個連続して入力され、シフト制御信
号に基づいて該可変長コードの先頭ビットから所定のビ
ット数の情報をコード情報として出力するシフト手段
と、前記コード情報が与えられ、該コード情報に含まれ
る前記可変長コードの数値部分を解読して数値データを
出力する数値解読手段と、前記コード情報が与えられ、
該コード情報に含まれる前記可変長コードを構成するビ
ット数を解読して該ビット数よりも１ビット少ない値を
コード長情報として出力するコード長解読手段と、前記
コード情報を前記コード長情報の値だけシフトし、該シ
フトされたコード情報に含まれる前記可変長コードの符
号部分を符号データとして出力する符号出力手段と、前
記コード長情報に１を加算した値を前記シフト制御信号
として前記シフト手段に出力するシフト制御手段とを備
えている。
に、本発明の内の第１の発明は、復号回路において、正
負の符号を有するデータの絶対値が不定のビット数でコ
ード化された数値部分と該数値部分の後に付加された該
データの符号を表す１ビットの符号部分とで構成された
可変長コードが複数個連続して入力され、シフト制御信
号に基づいて該可変長コードの先頭ビットから所定のビ
ット数の情報をコード情報として出力するシフト手段
と、前記コード情報が与えられ、該コード情報に含まれ
る前記可変長コードの数値部分を解読して数値データを
出力する数値解読手段と、前記コード情報が与えられ、
該コード情報に含まれる前記可変長コードを構成するビ
ット数を解読して該ビット数よりも１ビット少ない値を
コード長情報として出力するコード長解読手段と、前記
コード情報を前記コード長情報の値だけシフトし、該シ
フトされたコード情報に含まれる前記可変長コードの符
号部分を符号データとして出力する符号出力手段と、前
記コード長情報に１を加算した値を前記シフト制御信号
として前記シフト手段に出力するシフト制御手段とを備
えている。
【０００９】第１の発明によれば、以上のように復号回
路を構成したので、次のような作用が行われる。シフト
手段から与えられたコード情報に含まれる可変長コード
は、数値解読手段によってその数値部分が解読されて数
値データが出力される。また、コード長解読手段からは
コード長情報が出力される。符号出力手段では、コード
長情報に基づいてコード情報がシフトされ、可変長コー
ドの符号部分が符号データとして出力される。更に、シ
フト制御手段によってコード長情報に１が加算されてシ
フト制御信号が生成されてシフト手段に与えられる。こ
れによって、次の可変長コードがコード情報として出力
される。
路を構成したので、次のような作用が行われる。シフト
手段から与えられたコード情報に含まれる可変長コード
は、数値解読手段によってその数値部分が解読されて数
値データが出力される。また、コード長解読手段からは
コード長情報が出力される。符号出力手段では、コード
長情報に基づいてコード情報がシフトされ、可変長コー
ドの符号部分が符号データとして出力される。更に、シ
フト制御手段によってコード長情報に１が加算されてシ
フト制御信号が生成されてシフト手段に与えられる。こ
れによって、次の可変長コードがコード情報として出力
される。
【００１０】第２の発明は、復号回路において、正負の
符号を有するデータの絶対値が不定のビット数でコード
化された数値部分と該数値部分の後に付加された該デー
タの符号を表す１ビットの符号部分とで構成された可変
長コードが複数個連続して入力され、選択制御信号に基
づいて該可変長コードの先頭ビットから所定のビット数
の情報をコード情報として出力する選択手段と、第１の
発明と同様の数値解読手段と、コード長解読手段と、前
記コード情報が与えられ、該コード情報に含まれる前記
可変長コードの符号部分を前記コード長情報に基づい選
択して符号データを出力する符号出力手段と、前記コー
ド長情報に１を加算した値を前記選択制御信号として前
記選択手段に出力する選択制御手段とを備えている。
符号を有するデータの絶対値が不定のビット数でコード
化された数値部分と該数値部分の後に付加された該デー
タの符号を表す１ビットの符号部分とで構成された可変
長コードが複数個連続して入力され、選択制御信号に基
づいて該可変長コードの先頭ビットから所定のビット数
の情報をコード情報として出力する選択手段と、第１の
発明と同様の数値解読手段と、コード長解読手段と、前
記コード情報が与えられ、該コード情報に含まれる前記
可変長コードの符号部分を前記コード長情報に基づい選
択して符号データを出力する符号出力手段と、前記コー
ド長情報に１を加算した値を前記選択制御信号として前
記選択手段に出力する選択制御手段とを備えている。
【００１１】第２の発明によれば、次のような作用が行
われる。選択手段から与えられたコード情報に含まれる
可変長コードは、数値解読手段によってその数値部分が
解読されて数値データが出力される。また、コード長解
読手段からはコード長情報が出力される。符号出力手段
では、コード長情報に基づいて可変長コードの符号部分
が選択されて符号データとして出力される。更に、選択
制御手段によってコード長情報に１が加算されて選択制
御信号が生成されて選択手段に与えられる。これによっ
て、次の可変長コードがコード情報として出力される。
われる。選択手段から与えられたコード情報に含まれる
可変長コードは、数値解読手段によってその数値部分が
解読されて数値データが出力される。また、コード長解
読手段からはコード長情報が出力される。符号出力手段
では、コード長情報に基づいて可変長コードの符号部分
が選択されて符号データとして出力される。更に、選択
制御手段によってコード長情報に１が加算されて選択制
御信号が生成されて選択手段に与えられる。これによっ
て、次の可変長コードがコード情報として出力される。
【００１２】
【発明の実施の形態】図１は、本発明の実施形態を示す
復号回路の構成図である。また図４は、図１の復号回路
に対応する可変長コードの一例を示す図である。この図
４は、ＭＰＥＧ符号化方式により符号化された動きベク
トルの可変長コード表であり、同図に示すように動きベ
クトルは、データの正負に関係なく絶対値に応じて可変
長にコード化された数値部分と、この数値部分の後に付
加された正負を示す１ビットの符号部分とで構成されて
いる。図１の復号回路は、図４の可変長コードＶＬＣ
が、１ワード（１６ビット）単位で入力されるコードバ
ッファ２０を備えている。コードバッファ２０は、２つ
の１６ビットレジスタ２１，２２を縦続接続した構成と
なっており、２ワード分（３２ビット）の可変長コード
ＶＬＣを一旦保持して、３２ビットの並列コードＶ０〜
Ｖ３１として出力するものである。コードバッファ２０
の出力側には、シフト手段（例えば、シフト部）３０の
入力端子ＤＩが接続されている。
復号回路の構成図である。また図４は、図１の復号回路
に対応する可変長コードの一例を示す図である。この図
４は、ＭＰＥＧ符号化方式により符号化された動きベク
トルの可変長コード表であり、同図に示すように動きベ
クトルは、データの正負に関係なく絶対値に応じて可変
長にコード化された数値部分と、この数値部分の後に付
加された正負を示す１ビットの符号部分とで構成されて
いる。図１の復号回路は、図４の可変長コードＶＬＣ
が、１ワード（１６ビット）単位で入力されるコードバ
ッファ２０を備えている。コードバッファ２０は、２つ
の１６ビットレジスタ２１，２２を縦続接続した構成と
なっており、２ワード分（３２ビット）の可変長コード
ＶＬＣを一旦保持して、３２ビットの並列コードＶ０〜
Ｖ３１として出力するものである。コードバッファ２０
の出力側には、シフト手段（例えば、シフト部）３０の
入力端子ＤＩが接続されている。
【００１３】シフト部３０は、入力端子ＤＩの他にシフ
ト制御端子ＳＩ、出力端子ＤＯ等を有している。また、
シフト部３０は、シフト制御端子ＳＩに与えられたシフ
ト制御信号ＳＣに従い、並列コードＶ０〜Ｖ３１を指定
されたビット数だけシフトし、シフト後の先頭の１１ビ
ットをコード情報Ｃ０，Ｃ１，…，Ｃ１０として出力端
子ＤＯから並列に出力する機能を有している。シフト部
３０の出力端子ＤＯは、復号部４０に接続されている。
復号部４０は、数値解読手段（例えば、数値解読部）４
１、コード長解読手段（例えば、コード長解読部）４
２、及び符号出力手段（例えば、シフト部）４３で構成
されている。数値解読部４１は、シフト部３０から与え
られる１１ビットのコード情報Ｃ０〜Ｃ１０に含まれる
可変長コードＶＬＣの数値部分を解読し、２進数の数値
データＤ０，Ｄ１，…，Ｄ４として出力するものであ
る。数値解読部４１は、インバータ、ＡＮＤ、ＯＲ等の
論理ゲートを組み合わせて構成され、図４の可変長コー
ド表に従って数値データＤ０〜Ｄ４を生成するようにな
っている。
ト制御端子ＳＩ、出力端子ＤＯ等を有している。また、
シフト部３０は、シフト制御端子ＳＩに与えられたシフ
ト制御信号ＳＣに従い、並列コードＶ０〜Ｖ３１を指定
されたビット数だけシフトし、シフト後の先頭の１１ビ
ットをコード情報Ｃ０，Ｃ１，…，Ｃ１０として出力端
子ＤＯから並列に出力する機能を有している。シフト部
３０の出力端子ＤＯは、復号部４０に接続されている。
復号部４０は、数値解読手段（例えば、数値解読部）４
１、コード長解読手段（例えば、コード長解読部）４
２、及び符号出力手段（例えば、シフト部）４３で構成
されている。数値解読部４１は、シフト部３０から与え
られる１１ビットのコード情報Ｃ０〜Ｃ１０に含まれる
可変長コードＶＬＣの数値部分を解読し、２進数の数値
データＤ０，Ｄ１，…，Ｄ４として出力するものであ
る。数値解読部４１は、インバータ、ＡＮＤ、ＯＲ等の
論理ゲートを組み合わせて構成され、図４の可変長コー
ド表に従って数値データＤ０〜Ｄ４を生成するようにな
っている。
【００１４】コード長解読部４２は、数値解読部４１と
同様に、複数の論理ゲートを組み合わせて構成され、シ
フト部３０から与えられるコード情報Ｃ０〜Ｃ１０に含
まれる可変長コードＶＬＣを構成するビット数を解読し
て４ビットのコード長情報ＬＥＮとして出力するもので
ある。但し、コード長情報ＬＥＮは、図４に示すよう
に、実際のコード長よりも１だけ小さい値となってい
る。また、シフト部４３は、シフト部３０からコード情
報Ｃ０〜Ｃ１０が並列に与えられる入力端子ＤＩ、コー
ド長情報ＬＥＮが与えられるシフト制御端子ＳＩ、及び
シフト後の先頭ビットを、符号データＳとして出力する
出力端子ＤＯを有している。
同様に、複数の論理ゲートを組み合わせて構成され、シ
フト部３０から与えられるコード情報Ｃ０〜Ｃ１０に含
まれる可変長コードＶＬＣを構成するビット数を解読し
て４ビットのコード長情報ＬＥＮとして出力するもので
ある。但し、コード長情報ＬＥＮは、図４に示すよう
に、実際のコード長よりも１だけ小さい値となってい
る。また、シフト部４３は、シフト部３０からコード情
報Ｃ０〜Ｃ１０が並列に与えられる入力端子ＤＩ、コー
ド長情報ＬＥＮが与えられるシフト制御端子ＳＩ、及び
シフト後の先頭ビットを、符号データＳとして出力する
出力端子ＤＯを有している。
【００１５】コード長解読部４２の出力側は、シフト制
御手段（例えば、シフト制御部）５０に接続されてい
る。シフト制御部５０は、加算器５１及びレジスタ５２
を有しており、この加算器５１の入力端子Ａに、コード
長解読部４２からのコード長情報ＬＥＮが与えられるよ
うになっている。加算器５１は４ビットの加算器であ
り、入力端子Ａ，Ｂ及びキャリー入力端子ＣＩに与えら
れたデータを加算し、その４ビットの加算結果を出力端
子Ｏから、桁上がり情報ＣＡＲをキャリー出力端子ＣＯ
から、それぞれ出力するものである。加算器５１のキャ
リー入力端子ＣＩは、常に“１”が与えられるように固
定接続されている。また、加算器５１のキャリー出力端
子ＣＯは、コードバッファ２０におけるレジスタ２１，
２２のデータ転送回路（図１中には示されていない）に
接続されている。加算器５１の出力端子Ｏには、レジス
タ５２の入力側が接続され、このレジスタ５２の出力側
は、加算器５１の入力端子Ｂとシフト部３０のシフト制
御端子ＳＩに接続されている。次に、動作を説明する。
ここでは、例えば、データ“＋１０”，“−８”，“−
１２”，“＋３”，…の可変長コードＶＬＣが、順次コ
ードバッファ２０に入力された場合の動作を説明する。
また、レジスタ５２の初期値は０とする。
御手段（例えば、シフト制御部）５０に接続されてい
る。シフト制御部５０は、加算器５１及びレジスタ５２
を有しており、この加算器５１の入力端子Ａに、コード
長解読部４２からのコード長情報ＬＥＮが与えられるよ
うになっている。加算器５１は４ビットの加算器であ
り、入力端子Ａ，Ｂ及びキャリー入力端子ＣＩに与えら
れたデータを加算し、その４ビットの加算結果を出力端
子Ｏから、桁上がり情報ＣＡＲをキャリー出力端子ＣＯ
から、それぞれ出力するものである。加算器５１のキャ
リー入力端子ＣＩは、常に“１”が与えられるように固
定接続されている。また、加算器５１のキャリー出力端
子ＣＯは、コードバッファ２０におけるレジスタ２１，
２２のデータ転送回路（図１中には示されていない）に
接続されている。加算器５１の出力端子Ｏには、レジス
タ５２の入力側が接続され、このレジスタ５２の出力側
は、加算器５１の入力端子Ｂとシフト部３０のシフト制
御端子ＳＩに接続されている。次に、動作を説明する。
ここでは、例えば、データ“＋１０”，“−８”，“−
１２”，“＋３”，…の可変長コードＶＬＣが、順次コ
ードバッファ２０に入力された場合の動作を説明する。
また、レジスタ５２の初期値は０とする。
【００１６】データ“＋１０”，“−８”，“−１
２”，“＋３”，…の可変長符号ＶＬＣは、図４に示す
ように、それぞれ“０００００１００１０”，“０００
００１０１１１”，“０００００１００００１”，“０
００１０”，…であるから、レジスタ２２には、先頭部
の１番目から１６番目までの１６ビット“０００００１
００１００００００１”が格納される。また、レジスタ
２１には１７番目から３２番目までの１６ビット“０１
１１０００００１００００１０”が格納される。そし
て、レジスタ２２の内容は並列コードＶ０〜Ｖ１５とし
て、レジスタ２１の内容は並列コードＶ１６〜Ｖ３１と
して並列に出力される。並列コードＶ０〜Ｖ３１は、図
示しない制御部からの制御に従ってシフト部３０にロー
ドされ、このシフト部３０にロードされた３２ビットの
内の先頭の１１ビット“０００００１００１００”が、
コード情報Ｃ０〜Ｃ１０として復号部４０に与えられ
る。
２”，“＋３”，…の可変長符号ＶＬＣは、図４に示す
ように、それぞれ“０００００１００１０”，“０００
００１０１１１”，“０００００１００００１”，“０
００１０”，…であるから、レジスタ２２には、先頭部
の１番目から１６番目までの１６ビット“０００００１
００１００００００１”が格納される。また、レジスタ
２１には１７番目から３２番目までの１６ビット“０１
１１０００００１００００１０”が格納される。そし
て、レジスタ２２の内容は並列コードＶ０〜Ｖ１５とし
て、レジスタ２１の内容は並列コードＶ１６〜Ｖ３１と
して並列に出力される。並列コードＶ０〜Ｖ３１は、図
示しない制御部からの制御に従ってシフト部３０にロー
ドされ、このシフト部３０にロードされた３２ビットの
内の先頭の１１ビット“０００００１００１００”が、
コード情報Ｃ０〜Ｃ１０として復号部４０に与えられ
る。
【００１７】復号部４０の数値解読部４１において、１
番目のデータ“＋１０”の数値部分が解読されて、数値
データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４として、“０”，
“１”，“０”，“１”，“０”が出力される。また、
コード長解読部４２において、データ“＋１０”のコー
ド長が解読されてコード長情報ＬＥＮとして“９”が出
力され、シフト部４３のシフト制御端子ＳＩに与えられ
る。シフト部４３において、シフト部３０から与えられ
た１１ビットのコード情報Ｃ０〜Ｃ１０が９ビットシフ
トされ、シフト後の先頭ビット、即ちコード情報Ｃ９が
符号データＳとして出力される。これにより、符号デー
タＳとして“０”が出力される。一方、コード長解読部
４２から出力されたコード長情報ＬＥＮ（＝９）は、加
算器５１の入力端子Ａに与えられる。加算器５１の入力
端子Ｂにはレジスタ５２の値“０”が、キャリー入力端
子ＣＩには値“１”が与えられているので、この加算器
５１の出力端子Ｏには値“１０”、即ちデータ“＋１
０”のコード長が出力される。加算器５１の加算結果の
値“１０”は、レジスタ５２に保持されるとともに、シ
フト部３０に対するシフト制御信号ＳＣとして与えられ
る。
番目のデータ“＋１０”の数値部分が解読されて、数値
データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４として、“０”，
“１”，“０”，“１”，“０”が出力される。また、
コード長解読部４２において、データ“＋１０”のコー
ド長が解読されてコード長情報ＬＥＮとして“９”が出
力され、シフト部４３のシフト制御端子ＳＩに与えられ
る。シフト部４３において、シフト部３０から与えられ
た１１ビットのコード情報Ｃ０〜Ｃ１０が９ビットシフ
トされ、シフト後の先頭ビット、即ちコード情報Ｃ９が
符号データＳとして出力される。これにより、符号デー
タＳとして“０”が出力される。一方、コード長解読部
４２から出力されたコード長情報ＬＥＮ（＝９）は、加
算器５１の入力端子Ａに与えられる。加算器５１の入力
端子Ｂにはレジスタ５２の値“０”が、キャリー入力端
子ＣＩには値“１”が与えられているので、この加算器
５１の出力端子Ｏには値“１０”、即ちデータ“＋１
０”のコード長が出力される。加算器５１の加算結果の
値“１０”は、レジスタ５２に保持されるとともに、シ
フト部３０に対するシフト制御信号ＳＣとして与えられ
る。
【００１８】データ“＋１０”の解読が終了すると、制
御部からの制御に従って再びコードバッファ２０の内容
がシフト部３０にロードされる。そして、シフト部３０
にロードされた並列コードＶ０〜Ｖ３１は、シフト制御
端子ＳＩに与えられたシフト制御信号ＳＣに従って、１
０ビットだけシフトされる。これにより、２番目のデー
タ“−８”のコード“０００００１０１１１”と、３番
目のデータ“−１２”のコードの一部とが、コード情報
Ｃ０〜Ｃ１０として復号部４０に出力される。データ解
読部４１において２番目のデータ“−８”の数値部分が
解読され、数値データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と
して“０”，“１”，“０”，“０”，“０”が出力さ
れる。また、コード長解読部４２においてデータ“−
８”のコード長が解読され、コード長情報ＬＥＮとして
“９”が出力されてシフト部４３のシフト制御端子ＳＩ
に与えられる。シフト部４３において、シフト部３０か
ら与えられた１１ビットのコード情報Ｃ０〜Ｃ１０が９
ビットシフトされ、シフト後の先頭ビット、即ち情報Ｃ
９が符号データＳとして出力される。これにより、符号
データＳとして“１”が出力される。
御部からの制御に従って再びコードバッファ２０の内容
がシフト部３０にロードされる。そして、シフト部３０
にロードされた並列コードＶ０〜Ｖ３１は、シフト制御
端子ＳＩに与えられたシフト制御信号ＳＣに従って、１
０ビットだけシフトされる。これにより、２番目のデー
タ“−８”のコード“０００００１０１１１”と、３番
目のデータ“−１２”のコードの一部とが、コード情報
Ｃ０〜Ｃ１０として復号部４０に出力される。データ解
読部４１において２番目のデータ“−８”の数値部分が
解読され、数値データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と
して“０”，“１”，“０”，“０”，“０”が出力さ
れる。また、コード長解読部４２においてデータ“−
８”のコード長が解読され、コード長情報ＬＥＮとして
“９”が出力されてシフト部４３のシフト制御端子ＳＩ
に与えられる。シフト部４３において、シフト部３０か
ら与えられた１１ビットのコード情報Ｃ０〜Ｃ１０が９
ビットシフトされ、シフト後の先頭ビット、即ち情報Ｃ
９が符号データＳとして出力される。これにより、符号
データＳとして“１”が出力される。
【００１９】一方、コード長解読部４２から出力された
コード長情報ＬＥＮ（＝９）は、加算器５１の入力端子
Ａに与えられる。加算器５１の入力端子Ｂにはレジスタ
５２の値“１０”が、キャリー入力端子ＣＩには値
“１”が与えられているので、加算結果は“２０”とな
る。このため、加算器５１のキャリー出力端子ＣＯから
桁上がり情報ＣＡＲが出力され、４ビットの出力端子Ｏ
には値“４”が出力される。加算器５１の出力端子Ｏの
値“４”は、レジスタ５２に保持されるとともに、シフ
ト部３０に対するシフト制御信号ＳＣとして与えられ
る。このシフト制御信号ＳＣの値“４”は、データ“＋
１０”とデータ“−８”のコード長の合計の下位４ビッ
トの値となっている。２番目のデータ“−８”の解読に
よって、加算器５１からの桁上がり情報ＣＡＲが“１”
になると、図示しない転送制御信号がレジスタ２１，２
２に与えられ、レジスタ２１の内容がレジスタ２２へ転
送される。そして、レジスタ２１には、新たに１６ビッ
ト分の可変長コードＶＬＣが保持される。
コード長情報ＬＥＮ（＝９）は、加算器５１の入力端子
Ａに与えられる。加算器５１の入力端子Ｂにはレジスタ
５２の値“１０”が、キャリー入力端子ＣＩには値
“１”が与えられているので、加算結果は“２０”とな
る。このため、加算器５１のキャリー出力端子ＣＯから
桁上がり情報ＣＡＲが出力され、４ビットの出力端子Ｏ
には値“４”が出力される。加算器５１の出力端子Ｏの
値“４”は、レジスタ５２に保持されるとともに、シフ
ト部３０に対するシフト制御信号ＳＣとして与えられ
る。このシフト制御信号ＳＣの値“４”は、データ“＋
１０”とデータ“−８”のコード長の合計の下位４ビッ
トの値となっている。２番目のデータ“−８”の解読に
よって、加算器５１からの桁上がり情報ＣＡＲが“１”
になると、図示しない転送制御信号がレジスタ２１，２
２に与えられ、レジスタ２１の内容がレジスタ２２へ転
送される。そして、レジスタ２１には、新たに１６ビッ
ト分の可変長コードＶＬＣが保持される。
【００２０】コードバッファ２０に保持された並列コー
ドＶ０〜Ｖ３１が１６ビット更新された後、制御部から
の制御に従ってコードバッファ２０の内容がシフト部３
０にロードされる。そして、シフト部３０にロードされ
た並列コードＶ０〜Ｖ３１は、シフト制御端子ＳＩに与
えられたシフト制御信号ＳＣに従って、４ビットだけシ
フトされる。これにより、３番目のデータ“−１２”の
コード“０００００１００００１”が、コード情報Ｃ０
〜Ｃ１０として復号部５０に与えられる。データ解読部
４１において３番目のデータ“−１２”の数値部分が解
読され、数値データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４とし
て“０”，“１”，“１”，“０”，“０”が出力され
る。また、コード長解読部４２においてデータ“−１
２”のコード長が解読され、コード長情報ＬＥＮとして
“１０”が出力されて、シフト部４３のシフト制御端子
ＳＩに与えられる。シフト部４３において、シフト部３
０から与えられた１１ビットのコード情報Ｃ０〜Ｃ１０
が１０ビットシフトされ、シフト後の先頭ビット、即ち
コード情報Ｃ１０が符号データＳとして出力される。こ
れにより、符号データＳとして“１”が出力される。
ドＶ０〜Ｖ３１が１６ビット更新された後、制御部から
の制御に従ってコードバッファ２０の内容がシフト部３
０にロードされる。そして、シフト部３０にロードされ
た並列コードＶ０〜Ｖ３１は、シフト制御端子ＳＩに与
えられたシフト制御信号ＳＣに従って、４ビットだけシ
フトされる。これにより、３番目のデータ“−１２”の
コード“０００００１００００１”が、コード情報Ｃ０
〜Ｃ１０として復号部５０に与えられる。データ解読部
４１において３番目のデータ“−１２”の数値部分が解
読され、数値データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４とし
て“０”，“１”，“１”，“０”，“０”が出力され
る。また、コード長解読部４２においてデータ“−１
２”のコード長が解読され、コード長情報ＬＥＮとして
“１０”が出力されて、シフト部４３のシフト制御端子
ＳＩに与えられる。シフト部４３において、シフト部３
０から与えられた１１ビットのコード情報Ｃ０〜Ｃ１０
が１０ビットシフトされ、シフト後の先頭ビット、即ち
コード情報Ｃ１０が符号データＳとして出力される。こ
れにより、符号データＳとして“１”が出力される。
【００２１】一方、コード長解読部４２から出力された
コード長情報ＬＥＮ（＝１０）は、加算器５１の入力端
子Ａに与えられる。加算器５１の入力端子Ｂにはレジス
タ５２の値“４”が、キャリー入力端子ＣＩには値
“１”が与えられているので、加算結果は“１５”とな
り、出力端子Ｏには値“１５”が出力される。加算器５
１の出力端子Ｏの値“１５”は、レジスタ５２に保持さ
れるとともに、シフト部３０に対するシフト制御信号Ｓ
Ｃとして与えられる。このシフト制御信号ＳＣの値“１
５”は、データ“＋１０”，“−８”，“−１２”のコ
ード長の合計の下位４ビットの値となっている。３番目
のデータ“−１２”の解読が終了すると、制御部からの
制御に従って再びコードバッファ２０の内容がシフト部
３０にロードされる。そして、シフト部３０にロードさ
れた並列コードＶ０〜Ｖ３１は、シフト制御端子ＳＩに
与えられたシフト制御信号ＳＣに従って、１５ビットだ
けシフトされる。これにより、４番目のデータ“＋３”
のコード“０００１０”と、５番目以降のデータの一部
とがコード情報Ｃ０〜Ｃ１０として復号部５０に与えら
れる。
コード長情報ＬＥＮ（＝１０）は、加算器５１の入力端
子Ａに与えられる。加算器５１の入力端子Ｂにはレジス
タ５２の値“４”が、キャリー入力端子ＣＩには値
“１”が与えられているので、加算結果は“１５”とな
り、出力端子Ｏには値“１５”が出力される。加算器５
１の出力端子Ｏの値“１５”は、レジスタ５２に保持さ
れるとともに、シフト部３０に対するシフト制御信号Ｓ
Ｃとして与えられる。このシフト制御信号ＳＣの値“１
５”は、データ“＋１０”，“−８”，“−１２”のコ
ード長の合計の下位４ビットの値となっている。３番目
のデータ“−１２”の解読が終了すると、制御部からの
制御に従って再びコードバッファ２０の内容がシフト部
３０にロードされる。そして、シフト部３０にロードさ
れた並列コードＶ０〜Ｖ３１は、シフト制御端子ＳＩに
与えられたシフト制御信号ＳＣに従って、１５ビットだ
けシフトされる。これにより、４番目のデータ“＋３”
のコード“０００１０”と、５番目以降のデータの一部
とがコード情報Ｃ０〜Ｃ１０として復号部５０に与えら
れる。
【００２２】このような動作の繰り返しによって可変長
符号ＶＬＣは順次解読され、各データ毎に絶対値を示す
数値データＤ０〜Ｄ４と正負の符号を示す符号データＳ
とが得られる。このように、本実施形態の復号回路は、
コード長解読部４２で解読されたコード長情報ＬＥＮに
基づいて、可変長コードＶＬＣを含むコード情報Ｃ０〜
Ｃ１０をシフトすることによって正負の符号データＳを
出力するシフト部４３を有している。このため、多数の
論理ゲートを組み合わせた符号解読部が不要になり、回
路構成の簡素化と消費電力の低減が可能になるという利
点がある。
符号ＶＬＣは順次解読され、各データ毎に絶対値を示す
数値データＤ０〜Ｄ４と正負の符号を示す符号データＳ
とが得られる。このように、本実施形態の復号回路は、
コード長解読部４２で解読されたコード長情報ＬＥＮに
基づいて、可変長コードＶＬＣを含むコード情報Ｃ０〜
Ｃ１０をシフトすることによって正負の符号データＳを
出力するシフト部４３を有している。このため、多数の
論理ゲートを組み合わせた符号解読部が不要になり、回
路構成の簡素化と消費電力の低減が可能になるという利
点がある。
【００２３】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 可変長コードＶＬＣは図４に示したものに限定
されない。即ち、数値部分の後に１ビットの正負の符号
部分が付加された形式の可変長コードＶＬＣであれば、
どのようなコード体系に対しても適用可能である。 （ｂ） コードバッファ２０のビット数、シフト部３０
の容量、及び加算器５１の桁数等は、例示した数値に限
定されず、適用する可変長コードＶＬＣの最大ビット数
に応じて決定すれば良い。 （ｃ） シフト部３０は、シフトレジスタを用いて並列
コードＶ０〜Ｖ３１からコード情報Ｃ０〜Ｃ１０を出力
するようになっているが、例えば、セレクタ等を用いて
選択制御信号に基づいて対応するコード情報Ｃ０〜Ｃ１
０を選択して出力するようにしても良い。 （ｄ） シフト部４３は、シフトレジスタを用いてコー
ド長情報ＬＥＮで指定された数だけコード情報Ｃ０〜Ｃ
１０をシフトして、符号データＳを出力するようになっ
ているが、例えば、セレクタ等を用いて選択制御信号に
基づいて符号データＳを選択して出力するようにしても
良い。 （ｅ） 可変長コードＶＬＣのみならず、固定長コード
の復号も可能である。但し、固定長コードの場合は、コ
ード長解読部４２及びシフト制御部５０は不要となり、
シフト部３０，４３は固定のシフト回路となる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 可変長コードＶＬＣは図４に示したものに限定
されない。即ち、数値部分の後に１ビットの正負の符号
部分が付加された形式の可変長コードＶＬＣであれば、
どのようなコード体系に対しても適用可能である。 （ｂ） コードバッファ２０のビット数、シフト部３０
の容量、及び加算器５１の桁数等は、例示した数値に限
定されず、適用する可変長コードＶＬＣの最大ビット数
に応じて決定すれば良い。 （ｃ） シフト部３０は、シフトレジスタを用いて並列
コードＶ０〜Ｖ３１からコード情報Ｃ０〜Ｃ１０を出力
するようになっているが、例えば、セレクタ等を用いて
選択制御信号に基づいて対応するコード情報Ｃ０〜Ｃ１
０を選択して出力するようにしても良い。 （ｄ） シフト部４３は、シフトレジスタを用いてコー
ド長情報ＬＥＮで指定された数だけコード情報Ｃ０〜Ｃ
１０をシフトして、符号データＳを出力するようになっ
ているが、例えば、セレクタ等を用いて選択制御信号に
基づいて符号データＳを選択して出力するようにしても
良い。 （ｅ） 可変長コードＶＬＣのみならず、固定長コード
の復号も可能である。但し、固定長コードの場合は、コ
ード長解読部４２及びシフト制御部５０は不要となり、
シフト部３０，４３は固定のシフト回路となる。
【００２４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、可変長コードを構成するビット数を解読して
コード長情報を出力するコード長解読手段と、該コード
長情報の値だけコード情報をシフトして該可変長コード
の符号部分を符号データとして出力する符号出力手段と
を有している。これにより、符号を解読するための論理
回路が不要になり、回路の簡素化と消費電力の低減が可
能になる。第２の発明によれば、可変長コードを構成す
るビット数を解読してコード長情報を出力するコード長
解読手段と、該コード長情報に基づいて該可変長コード
の符号部分を選択し、符号データとして出力する符号出
力手段とを有している。これにより、第１の発明と同様
の効果がある。
によれば、可変長コードを構成するビット数を解読して
コード長情報を出力するコード長解読手段と、該コード
長情報の値だけコード情報をシフトして該可変長コード
の符号部分を符号データとして出力する符号出力手段と
を有している。これにより、符号を解読するための論理
回路が不要になり、回路の簡素化と消費電力の低減が可
能になる。第２の発明によれば、可変長コードを構成す
るビット数を解読してコード長情報を出力するコード長
解読手段と、該コード長情報に基づいて該可変長コード
の符号部分を選択し、符号データとして出力する符号出
力手段とを有している。これにより、第１の発明と同様
の効果がある。
【図１】本発明の実施形態を示す復号回路の構成図であ
る。
る。
【図２】従来の復号回路の構成図である。
【図３】図２の復号回路に対応する可変長コードを示す
図である。
図である。
【図４】図１の復号回路に対応する可変長コードの一例
を示す図である。
を示す図である。
２０ コードバッファ ３０ シフト部 ４０ 復号部 ４１ 数値解読部 ４２ コード長解読部 ４３ シフト部 ５０ シフト制御部 ５１ 加算器 ５２ レジスタ
Claims (2)
- 【請求項１】 正負の符号を有するデータの絶対値が不
定のビット数でコード化された数値部分と該数値部分の
後に付加された該データの符号を表す１ビットの符号部
分とで構成された可変長コードが複数個連続して入力さ
れ、シフト制御信号に基づいて該可変長コードの先頭ビ
ットから所定のビット数の情報をコード情報として出力
するシフト手段と、 前記コード情報が与えられ、該コード情報に含まれる前
記可変長コードの数値部分を解読して数値データを出力
する数値解読手段と、 前記コード情報が与えられ、該コード情報に含まれる前
記可変長コードを構成するビット数を解読して該ビット
数よりも１ビット少ない値をコード長情報として出力す
るコード長解読手段と、 前記コード情報を前記コード長情報の値だけシフトし、
該シフトされたコード情報に含まれる前記可変長コード
の符号部分を符号データとして出力する符号出力手段
と、 前記コード長情報に１を加算した値を前記シフト制御信
号として前記シフト手段に出力するシフト制御手段と
を、 備えたことを特徴とする復号回路。 - 【請求項２】 正負の符号を有するデータの絶対値が不
定のビット数でコード化された数値部分と該数値部分の
後に付加された該データの符号を表す１ビットの符号部
分とで構成された可変長コードが複数個連続して入力さ
れ、選択制御信号に基づいて該可変長コードの先頭ビッ
トから所定のビット数の情報をコード情報として出力す
る選択手段と、 前記コード情報が与えられ、該コード情報に含まれる前
記可変長コードの数値部分を解読して数値データを出力
する数値解読手段と、 前記コード情報が与えられ、該コード情報に含まれる前
記可変長コードを構成するビット数を解読して該ビット
数よりも１ビット少ない値をコード長情報として出力す
るコード長解読手段と、 前記コード情報が与えられ、該コード情報に含まれる前
記可変長コードの符号部分を前記コード長情報に基づい
選択して符号データを出力する符号出力手段と、 前記コード長情報に１を加算した値を前記選択制御信号
として前記選択手段に出力する選択制御手段とを、 備えたことを特徴とする復号回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1441598A JPH11215008A (ja) | 1998-01-27 | 1998-01-27 | 復号回路 |
| US09/221,589 US6324306B1 (en) | 1998-01-27 | 1998-12-29 | Variable length code decoder and moving picture decoder having variable length code decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1441598A JPH11215008A (ja) | 1998-01-27 | 1998-01-27 | 復号回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11215008A true JPH11215008A (ja) | 1999-08-06 |
Family
ID=11860406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1441598A Withdrawn JPH11215008A (ja) | 1998-01-27 | 1998-01-27 | 復号回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6324306B1 (ja) |
| JP (1) | JPH11215008A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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