JPH0651943A

JPH0651943A - 可変長符号の復号化回路

Info

Publication number: JPH0651943A
Application number: JP4206345A
Authority: JP
Inventors: Yasushi Oi; 康大井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-08-03
Filing date: 1992-08-03
Publication date: 1994-02-25
Anticipated expiration: 2015-02-14
Also published as: EP0582273A3; JP3008685B2; EP0582273A2; EP0582273B1; US5398027A; DE69327021D1; DE69327021T2

Abstract

(57)【要約】【目的】ビット可変長符号を高速に解読することにあ
る。【構成】シフトレジスタ１０７の可変長符号を複数ビッ
トずつ解読する。可変長復号テーブル１０３ａの最下位
フィールドと中央フィールドにより、解読終了判定と解
読ビット数を指定する。この解読ビット数がテーブルア
クセス毎に変化する場合のアドレス置換は、サブブロッ
クアドレス用マルチプレクサ１１１で制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビット単位に長さが変化
する符号の復号化回路に関し、特に複数ビットを一括し
て処理可能な復号化回路、さらには処理可能なビット数
を可変指定できる復号化回路に関する。

【０００２】

【従来の技術】一般に、発生頻度に片寄りのある時系列
信号を復号化する場合、発生頻度の高い信号に短い符号
を与え、発生頻度の低い信号に長い符号を与えるという
不等長符号を用いることにより、圧縮符号化を実現でき
ることが知られている。このような符号化をエントロピ
ー符号化と読んでいる。尚、ハフマン符号は、エントロ
ピー符号の一種である。かかるエントロピー符号化は、
音声信号や画像信号の符号化など多岐に渡って応用され
ている。

【０００３】従来、この種の復号化回路の実現方式は、
大きく２つに分類される。第一の方式は可変長符号を１
ビットずつシリアルに受理し、二進ツリーによる場合分
けを行ないながら復号化する方式である。第二の方式は
符号と符号長とを並列に解読しながら可変長符号を一度
に処理する方式である。以下、これら第１および第２の
方式を図面を参照して説明する。

【０００４】図１４（ａ），（ｂ）はそれぞれ従来の第
一の復号化回路方式を詳細に説明するための可変長符号
テーブルを表わす図および二進ツリーによる状態遷移図
である。図１４（ａ）に示すように、この可変長符号テ
ーブルは発生頻度の工程に従って符号長を与えるという
不等長符号が定義されている。左の欄は符号の定義であ
り、右の欄は符号の意味（ここでは正の整数）を表わ
す。また図１４（ｂ）に示すように、二進ツリーによる
状態遷移はこのような符号を左側から順に１ビットずつ
たどることにより、解読をすすめる手順を与えている。
すなわち、図１４（ｂ）における丸印は、解読手順での
初期状態および中間状態を示している。解読開始ととも
に、最左側の丸印からスタートし、解読における最初の
ビットが０ならば０の枝（矢印）をたどり、１ならば１
の枝をたどる。このような遷移をビット毎に繰り返し、
数字にたどりつけば、解読終了となる。

【０００５】図１５は従来の可変長復号テーブルを表わ
す図である。図１５に示すように、この復号テーブルは
図１４（ｂ）に示した二進ツリー遷移図をテーブルとし
て実現する場合の例を示している。右の欄は解読が中間
状態／終了状態のいずれかを示すビットであり、（０：
終了、１：未終了）、左の欄は、解読が中間状態の場合
に次のテーブルエントリの番地を、また解読の終了の場
合に解読された符号の意味（ここでは正の整数）を記述
してある。解読はスタートアドレスである１０００００
番地から始まる。符号の先頭ビットが０なら１００００
０番地を、１なら１００００１番地をおのおの参照す
る。例えば、１００００１番地であれは、右の欄が１で
あることにより、解読は中間状態にあることが解り、さ
らに左の欄が１００１００であることにより、次に１０
０１００番地をアクセスして解読を継続すれば良いこと
が解る。また、１００１００番地であれば、右の欄が０
であることより解読終了であることがわかり、さらに左
の欄が０００００１であることより、解読結果は正の整
数１であることがわかる。

【０００６】この例でわかるように、符号数ｋに対して
（この例ではｋ＝１３）、中間状態と初期状態の和、即
ち図１４（ｂ）における丸印の数はｋ−１になる。尚、
これはトーナメント試合に例えれば、各符号が出場者、
丸印は試合に対応し、このときの試合数は出場者の数よ
り１少ないものになる。一方、図１５では初期状態に相
当するテーブルエントリは存在していないので、エント
リの総数は、２Ｋ−２＝２４エントリになる。すなわ
ち、テーブルの大きさは、高々符号数に比例する程度で
あることがわかる。

【０００７】図１６（ａ），（ｂ）はそれぞれ第一の復
号化方式に基づく復号化回路のブロック図および可変長
復号テーブルの構成図である。図１６（ａ）に示すよう
に、この復号化回路は開始アドレスを記憶する開始アド
レスレジスタ１０１および終了アドレスを記憶する終了
データレジスタ１０２と、１２ビット×２Ｋワードで構
成される可変長復号テーブル１０３ｂと、この可変長復
号テーブル１０３ｂから読出したデータを記憶するデー
タレジスタ１０４と、レジスタ１０１，１０４からの各
１２ビットを２ｔｏ１するマルチプレクサ（ＭＰＸ）１
０５と、アドレスレジスタ１０６およびシフトレジスタ
１０７と、シフトレジスタ１０７を制御するシフト制御
回路１０９ｂと、各部へタイミング信号を供給する復号
タイミングシーケンサ１１０とを有する。また、図１６
（ｂ）に示すように、この可変長復号テーブル１０３ｂ
は検索続行の場合の上位アドレス１１ビットと検索続行
指定部１ビットとから構成される。この１ビットの指定
部は０が終了を表わし、１が続行を表わしている。尚、
かかる構造は前述した図１５に基づくものである。

【０００８】図１７は図１６（ａ）における各部の動作
タイミング図である。図１７に示すように、ここでの動
作のタイミング制御は、復号タイミングシーケンサ１１
０で行なわれるものとし、データレジスタ１０４とシフ
トレジスタ１０７およびアドレスレジスタ１０６の動作
を中心に表わしている。

【０００９】以下、図１６（ａ），（ｂ）および図１７
を参照して説明する。尚、前述した復号タイミングシー
ケンサ１１０は、具体的には復号の開始，実行，終了に
関連するタイミング信号を生成する回路図である。

【００１０】まず、開始アドレスレジスタ１０１に１２
ビットの初期アドレスが設定される。この初期アドレス
はマルチプレクサ１０５を通過し、その最下位ビットは
解読されるデータのはいったシフトレジスタ１０７の先
頭ビットで置き換えられた後、アドレスレジスタ１０６
に設定される。このアドレスレジスタ１０６の内容は復
号化テーブル１０３ｂのアクセスに用いられる。このア
クセス結果は復号化テーブル１０３ｂよりデータレジス
タ１０４に設定されるとともに、シフトレジスタ１０７
が１ビット左にシフトされる。次に、データレジスタ１
０４の内容はマルチプレクサ１０５を通過し、その最下
位ビットは再び解読されるデータのはいったシフトレジ
スタ１０７の先頭ビットで置き換えられた後、アドレス
レジスタ１０６に設定される。このレジスタ１０６の内
容は、再び復号化テーブル１０３ｂのアクセスに用いら
れる。以上のシーケンスが「終了」と判定される、即ち
１つの符号を解読したと認識されるまで繰り返される。
この例では、繰り返しの単位は、前述した図１５に示す
ように、基準クロック１周期分である。

【００１１】一方、検索が「終了」したかどうかを示す
情報は、復号テーブル１０３ｂの最下位ビットに書込ま
れており（図１４（ｂ）参照）、これがデータレジスタ
１０４の最下位ビットとして読み出される。その結果は
マルチプレクサ１０５を通過し、シフト制御回路１０９
ｂおよび復号タイミングシーケンサ１１０に伝達され
る。しかるに、シフト制御回路１０９ｂはシフトレジス
タ１０７のシフト量を決定する回路であり、終了後のシ
フト動作を防ぐ役割を持つ。検索が終了すると、テーブ
ル検索結果として得られたデータは終了データレジスタ
１０２に格納される。また、復号テーブル１０３ｂのビ
ット幅はこの終了データの幅と、テーブル自身のアドレ
スとして必要なアドレス長とで決定され、しかもテーブ
ルの深さは先に述べたように解読される符号の数に比例
した値となる。

【００１２】このような第一の復号化方式は、１クロッ
ク１ビットの処理を行なうことで回路を比較的簡単にで
きることであるが、１クロックに２ビット以上の処理性
能を実現することはできない。

【００１３】図１８は従来の第二の復号化回路方式に基
づく復号化回路のブロック図である。図１８に示すよう
に、この回路はいわゆるシフト比較型復号化回路と呼ば
れるものである。この復号化回路はデータレジスタ１０
２と、シフトレジスタ１０７と、シフト制御回路１０９
と、復号タイミングシーケンサ１１０と、可変長復号テ
ーブル１２６と、符号長テーブル１２７とを有してい
る。特に、可変長復号テーブル１２６は１０ビット×１
２８ワードで構成され、符号長テーブル１２７は３ビッ
ト×１２８ワードで構成されている。

【００１４】まず、かかる復号化回路も前述した第一の
復号化回路と同様、復号タイミングシーケンサ１１０は
復号の開始，実行，終了に関連するタイミング信号を生
成する。復号化開始と同時に、シフトレジスタ１０７の
複数ビットが、可変長復号テーブル１２６と符号長テー
ブル１２７の両方に入力される。尚、これら２つのテー
ブルは合成されて１つになっていてもよい。復号テーブ
ル１２６は、入力系列に含まれる符号を認識し、対応す
るデータをデータレジスタ１０２に出力する。また、符
号長テーブル１２７は、入力系列に含まれる符号の長
さ、つまり、シフトレジスタ１０７の次回のシフト量を
シフト制御回路１０９に出力する。このため、次のクロ
ックでは、符号長に等しいビット数のシフトがシフトレ
ジスタ１０７において実行される。

【００１５】一方、復号テーブル１２６のビット幅はデ
ータ幅で決定され、また符号長テーブル１２７のビット
幅は最大符号長を二進数で記述する時に必要なビット数
で決まる。これら両テーブルの深さは最大符号長をｉと
すると、２のｉ乗となる。通常、不等長符号では、符号
数ｋは２のｉ乗に比べてかなり（１桁以上）小さな値に
なることが多いため、このテーブルは非常に冗長なもの
となる。

【００１６】このように、第二の復号化方式は、１クロ
ック１符号の処理を行なうことで回路を高速化できる
が、テーブルサイズが最大符号長の指数関数に比例する
ので、メモリコストの増大が著しいものとなる。

【００１７】図１９は従来の可変長符号を定義した図で
ある。図１９に示すように、かかる可変長符号は３つの
データフィールドから成っている。すなわち、フィール
ド１が行番号、フィールド２が符号化されるデータ、フ
ィールド３が符号化された結果の可変長符号をそれぞれ
表わしている。ここでは、フィールド３から解かるとお
り、１１４個のデータが長さ２ビットから１６ビットま
での可変長符号で符号化されている。以下、これを再び
前述した第一の復号化方式に基づく復号化回路について
説明する。

【００１８】図２０は従来の第一の復号化方式の他の例
を示す復号化回路のブロック図である。図２０に示すよ
うに、この復号化回路は復号表メモリ１１２と、復号制
御シーケンサ１１３と、復号結果データレジスタ１１４
と、シフトレジスタ１１６と、復号開始アドレスレジス
タ１１９と、復号表メモリアドレスレジスタ１２０と、
２ｔｏ１マルチプレクサ１２８とを有している。また、
復号表メモリ１１２は１７ビット×４Ｋワードで構成さ
れている。

【００１９】図２１は、図２０における復号を実行する
際の復号表の例を示す図である。図２１に示すように、
この復号表の右の欄は復号が中間状態／終了状態のいず
れかを示すビットである（０：終了、１：未終了）。ま
た、左の欄は復号が中間状態の場合に次のテーブルエン
トリの番地を表わし、復号終了の場合に復号された符号
に対応するデータ（ここでは正の整数）を記述してあ
る。かかる復号はスタートアドレスである１０００００
番地から始まり、符号の先頭ビットが０なら１００００
０番地を、１なら１００００１番地を各々参照する。例
えば、１００００１番地であれば、右の欄が１であるの
で、復号は中間状態であることが解り、さらに左の欄が
１００１００であるので、次に１００１００番地をアク
セスして復号を継続すれば良いことが解る。また、１０
０１００番地であれば、右の欄が０であることより復号
終了であることが解り、さらに左の欄が０００００１で
あることにより、復号結果は正の整数１であることが解
る。

【００２０】次に、かかる復号回路の動作を図２０に戻
って説明する。なお、以下に述べる動作のタイミング制
御は、復号タイミングシーケンサ１１３で行なわれるも
のとする。つまり、復号タイミングシーケンサ１１３
は、復号の開始，実行，終了に関連するタイミング信号
を生成する。まず、開始アドレスレジスタ１１９に初期
アドレスを設定する。この初期アドレスはマルチプレク
サ１２８を通過し、その最下位ビットがシーケンサ１１
３に伝達される。これは復号の終了判定を行なうためで
ある。さらに、この最下位ビットはシフトレジスタ１１
６の先頭ビットで置き換えられ、アドレスレジスタ１２
０に設定される。これと同時に、シフトレジスタ１１６
は１ビット左にシフトされる。

【００２１】次に、復号の開始以降は新たにアクセスさ
れた復号表メモリ１１２の内容がマルチプレクサ１２８
を通過するようにシーケンサ１１３で制御する。以後の
処理は上述動作と同じである。

【００２２】以上のシーケンスは「復号終了」と判定さ
れるまで繰り返される。検索が終了すると、復号表の検
索結果として得られたデータが、終了データレジスタ１
１４に格納される。

【００２３】このような第一の復号化方式は、前述した
例と同様１クロック１ビットの処理を行なうことで回路
を比較的簡単に構成できるが、やはり１クロックに２ビ
ット以上の処理性能を実現することはできない。

【００２４】

【発明が解決しようとする課題】上述した従来の第一の
復号化方式｛図１６（ａ），（ｂ）｝は、１クロックに
２ビット以上の解読処理性能を実現することができな
い。よって、高速なビット系列の解読には適用が困難で
あるという欠点を有する。例えば、一般的なＣＭＯＳ
ＬＳＩで構成された復号化回路であれば、１０Ｍｂ／ｓ
以上のビット列の解読にこの方式を適用することは現在
の技術では困難である。

【００２５】また、上述した従来の第二の復号化回路
（図１８）においては、最大符号長ｉに対して、符号長
テーブルは２のｉ乗エントリになり、１つの可変長符号
の復号だけで大規模なメモリ容量を必要とすることにな
る。これは、復号化回路の集積回路化を考えた場合、面
積上の問題を引き起こす。例えば、ｉが１６を超えるよ
うな場合、テーブル容量は６４Ｋワードを超え、これ以
上のテーブルサイズになると、集積回路化には不利であ
る。すなわち、このメモリは、同一の内容を多数のエン
トリに書込む必要があるなど冗長性が高い。よって、Ｐ
ＬＡ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＡｒｒ
ａｙ）などを用いて論理最適化をはかることもできる。
しかし、このような場合においても、複数の可変長符号
の順次解読や、複数の用途に対するハードウェアの流用
を考える場合、複数のＰＬＡの準備が必要になったり、
また用途毎にＰＬＡを再設計することになり、ハードウ
ェア設計の複雑さをもたらす。しかも、最大符号長が極
端に大きな符号についてみると、この方式の適用は符号
長テーブルのみではなく、シフトレジスタの実現も困難
になるという欠点を有している。

【００２６】更に、上述した従来の他の第一復号化方式
（図２０）も、１クロックに２ビット以上の解読処理性
能を実現することができない。すなわち、図１９のよう
な最大符号長１６の符号を含むような可変長符号を復号
化するには、最悪ケースで１６サイクルが必要である。
よって、高速なビット系列の解読には適用が困難である
という欠点を有する。例えば、一般的なＣＭＯＳＬＳ
Ｉで構成された復号化回路であれば、５０Ｍｂ／ｓ以上
のビット列の解読にこの方式を適用することは現在の技
術では困難である。

【００２７】本発明の第１の目的は、１クロックに２ビ
ット以上の解読処理性能を実現するとともに、復号テー
ブルサイズが高々符号数ｋに比例した値になるような可
変長符号の復号化回路を提供することにある。

【００２８】本発明の第２の目的は、かかる１クロック
に２ビット以上の解読処理性能を実現するとともに、復
号表のサイズが高々符号数の２〜３倍程度あるいはそれ
以下になるような可変長符号の復号化回路を提供するこ
とにある。

【００２９】

【課題を解決するための手段】本発明の第１の可変長符
号の復号化回路は、ビット可変長符号の入力に用いられ
るシフトレジスタと、前記シフトレジスタのシフト量を
制御するシフト制御回路と、可変長復号テーブルと、前
記可変長復号テーブルにアクセスするアドレスを保持す
るアドレスレジスタとを有し、前記可変長復号テーブル
から読み出されたデータの上位部分を上位とし且つ前記
シフトレジスタの先頭ｎビット（ｎは２以上の整数）を
下位とするアドレスを前記アドレスレジスタの入力とす
る一方、前記シフト制御回路が解読終了時以外では常に
シフト量を前記ｎとし、解読終了時には前記可変長復号
テーブルから読み出されたデータの下位部分に基づき、
シフト量を決定するように構成される。

【００３０】また、本発明の第２の可変長符号の復号化
回路は、ビット可変長符号の入力に用いられるシフトレ
ジスタと、前記シフトレジスタのシフト量を制御するシ
フト制御回路と、可変長復号テーブルと、前記可変長復
号テーブルにアクセスするアドレスを保持するアドレス
レジスタと、前記可変長復号テーブルから読み出された
データ下位部分を入力とするサブブロックアドレス用マ
ルチプレクサとを有し、前記サブブロックアドレス用マ
ルチプレクサにより前記可変長復号テーブルから読み出
されたデータの上位部分を上位とし、前記シフトレジス
タの先頭ｍビット（ｍは２以上の整数）を下位とするア
ドレスを前記アドレスレジスタに入力する際に、前記ｍ
の値を前記可変長復号テーブルから読み出されたデータ
の下位部分に応じて決定する一方、前記シフト制御回路
が解読終了時以外ではシフト量を前記ｍとし、解読終了
時には前記可変長復号テーブルから読み出されたデータ
の下位部分に基づきシフト量を決定するように構成され
る。

【００３１】また、本発明の第３の可変長符号の復号化
回路は、ビット可変長符号の逐次処理過程における先頭
部を保持するシフトレジスタと、前記シフトレジスタの
複数ビットのシフトを制御するシフト制御回路と、上
位，中位，下位の３つのデータフィールドからなる復号
表を格納する復号表メモリと、前記復号表メモリから読
み出された上位データフィールドと前記シフトレジスタ
の先頭部ｎビット（ｎは正の整数）の一部との結合形態
を指定するマルチプレクサと、復号開始アドレスを保持
するレジスタ手段とを有し、復号検索開始時には前記復
号開始アドレスを次の前記復号表メモリのアドレスと
し、それ以降から復号検索終了に至るまでの間は、前記
マルチプレクサにおいて前記シフトレジスタの先頭部ｍ
ビット（ｍ≦ｎ、ｍは正の整数）が前記上位データフィ
ールドの下位部分と置き換えられたものを次の前記復号
表メモリのアドレスとし、前記ｍの値は前記復号表メモ
リから読み出された中位データフィールドによって決定
する一方、復号の終了は前記復号表メモリから読み出さ
れた下位データフィールドによって決定するように構成
される。

【００３２】更に、本発明の第４の可変長符号の復号化
回路は、ビット可変長符号の逐次処理過程における先頭
部を保持するシフトレジスタと、前記シフトレジスタの
複数ビットのシフトを制御するシフト制御回路と、上
位，中位，下位の３つのデータフィールドからなる復号
表を格納する復号表メモリと、前記復号表メモリから読
み出された上位データフィールドからなる復号表を格納
する復号表メモリと、前記復号表メモリから読み出され
た上位データフィールドと前記シフトレジスタの先頭部
ｎビット（ｎは正の整数）の一部との結合形態を指定す
るマルチプレクサと、前記シフトレジスタの先頭部ｋビ
ット（ｋは正の整数）を入力する最左１検出エンコーダ
と、復号開始アドレスを保持するレジスタ手段とを有
し、復号検索開始時には前記最左１検出エンコーダの出
力と前記復号開始アドレスとの和を次の前記復号表メモ
リのアドレスとし、それ以降から復号検索終了に至るま
での間は前記マルチプレクサにおいて前記シフトレジス
タの先頭部ｍビット（ｍ≦ｎ、ｍは正の整数）が前記上
位データフィールドの下位部分と置き換えられたものを
次の前記復号表メモリのアドレスとし、前記ｍの値は前
記復号表メモリから読み出された中位データフィールド
によって決定する一方、復号の終了は前記復号表メモリ
から読み出された下位データフィールドによって決定す
るように構成される。

【００３３】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。まず、本発明の第１の実施例で実現されて
いる解読方式を図１（ａ），（ｂ）および図２を用いて
説明する。

【００３４】図１（ａ），（ｂ）はそれぞれ図１４
（ａ）で与えられた可変長符号に対して、ビット毎の符
号解読を行なうために用いられる２−３−４進ツリーに
よる状態遷移図および３ビット毎の符号解読を行なうた
めに用いられる２−３−４−５−６−７−８進ツリーに
よる状態遷移図であり、また図２は図１（ｂ）に示す状
態遷移に基づく復号化テーブルを表わす図である。ま
ず、図１（ａ）に示すように、かかる状態遷移は図１４
（ａ）で与えられた符号を、左側から順に２ビットずつ
たどることにより、解読をすすめる手順を与えている。
この場合も図１４（ｂ）と同様、丸印は解読手順での初
期状態および中間状態を示している。解読開始ととも
に、最左側の丸印からスタートし、解読における最初の
２ビットが００ならば００の枝（矢印）をたどり、０１
ならば０１の枝をたどる。０ｘの枝は、００と０１の両
方を含む。ｘはこのような冗長性（Ｄｏｎ’ｔＣａｒ
ｅ）を示す記号である。また、図１（ｂ）に示すよう
に、かかる状態遷移も全く同様に、図１４（ａ）で与え
られた符号を左側から順に３ビットずつたどることによ
り解読をすすめる手順を与えている。

【００３５】次に、図２に示すように、このテーブルは
図１（ｂ）における状態遷移を実現しており、右の欄は
解読が中間状態／終了状態のいずれかを示す（０：終
了、１：未終了）。また、左の欄は、解読が中間状態の
場合次のテーブルのエントリの番地を示し、解読の終了
の場合解読された符号の意味（ここでは正の整数）を記
述してある。この方式では符号を３ビットずつシフトし
て解読するのに対し、符号長はいつも３の倍数であると
は限らないので、どこかでその端数を調整する必要があ
る。その端数は、図２においては冗長項ｘとして現われ
ている。このｘは次の符号の先頭部分との重複を意味し
ているため、その部分はシフトアウトしないようにシフ
ト数を減らす必要がある。図２の中央の欄は解読が終了
したとき解読終了時の符号シフト量を変更するよう指定
するフィールドであり、このようなシフト量の調整に用
いられる。すなわち、この欄において、０１は１ビット
シフト、１０は２ビットシフト、１１は３ビットシフト
を各々意味している。

【００３６】図３（ａ），（ｂ）はそれぞれ本発明の第
一の実施例を示す復号化回路のブロック図および図３
（ａ）に示す可変長復号テーブルの構成図である。図３
（ａ）に示すように、本実施例は開始アドレスレジスタ
１０１および終了データレジスタ１０２と、１２ビット
×２Ｋワード構成の可変長復号テーブル１０３と、この
テーブル１０３からの読出しデータをストアするデータ
レジスタ１０４と、これらのレジスタ１０１，１０４の
１２ビットデータを入力する２ｔｏ１マルチプレクサ１
０５と、シフトレジスタ１０７およびビット反転器１０
８と、シフトレジスタ１０７の先頭３ビットおよびＭＰ
Ｘ１０５からの９ビットを入力してテーブル１０１に対
するアドレスを作成するアドレスレジスタ１０６と、シ
フトレジスタ１０７のシフト量を制御するシフト制御回
路１０９と、復号タイミングシーケンサ１１０とを有し
ている。また、図３（ｂ）に示すように、可変長復号テ
ーブル１０３は１ビットの検索続行指定部と、２ビット
の検索終了直後のシフト数と、検索続行の場合の９ビッ
トからなる上位（ブロック）アドレスとを備えている。
この構造は図２のテーブルに基づくものである。なお、
図３（ａ）の動作タイミングは前述した図１７のタイミ
ングと同様である。

【００３７】次に、かかる復号化回路の動作を説明す
る。なお、以下に述べる動作のタイミング制御は、復号
タイミングシーケンサ１１０で行なわれる。つまり、復
号タイミングシーケンサ１１０は復号の開始，実行，終
了に関連するタイミング信号を生成する。まず、開始ア
ドレスレジスタ１０１に初期アドレスが設定される。こ
の初期アドレスは可変長復号テーブル１０３と同一のフ
ォーマットで記述されており、マルチプレクサ１０５を
通過する。その際、最下位３ビットは解読されるデータ
のはいったシフトレジスタ１０７の先頭ビットで置き換
えられ、アドレスレジスタ１０６に設定される。このア
ドレスレジスタ１０６の内容は、復号テーブル１０３の
アクセスに用いられる。次に、このアクセスにより、復
号テーブル１０３のデータがデータレジスタ１０４に設
定されるとともに、シフト制御回路１０９によりシフト
レジスタ１０７が３ビット左にシフトされる。

【００３８】次に、データレジスタ１０４の内容はマル
チプレクサ１０５を通過し、その最下位３ビットが再び
解読されるデータのはいったシフトレジスタ１０７の先
頭３ビットで置き換えられ、アドレスレジスタ１０６に
設定される。このアドレスレジスタ１０６の内容は、再
び復号化テーブル１０３のアクセスに用いられる。な
お、反転器１０８は、シフトレジスタ１０７の先頭３ビ
ットの順序を反転する目的で挿入されている。これは、
ビット列の先頭がアドレスの最下位に対応するようにす
るためである。もしシフトレジスタ１０７が右シフト型
であれば、反転器１０８は不必要である。

【００３９】以上のシーケンスが「終了」と判定される
時点、即ち１つの符号を解読したと認識されるまで繰り
返される。この例では、繰り返しの単位は、前述した図
１５に示すように、基準クロック１周期分である。この
ような検索が「終了」したかどうかを示す情報は、復号
テーブル１０３の最下位ビットに書込まれており｛図３
（ｂ）参照｝、これがデータレジスタ１０４の最下位ビ
ットとして読み出される。その結果は、マルチプレクサ
１０５を通過しシフト制御回路１０９および復号タイミ
ングシーケンサ１１０に伝達される。シフト制御回路１
０９は、これによりシフトレジスタ１０７のシフト量を
決定する。

【００４０】このような検索が終了すると、テーブル検
索結果として得られたデータが、終了データレジスタ１
０２に格納される。また、検索終了時のシフトレジスタ
１０７のシフト量はシフト制御回路１０９に伝えられ、
終了時の３ビット以下のシフトに対応することができ
る。要するに、この復号化方式は、最大１クロックで３
ビットの処理を行なうことにより、処理を高速化でき
る。

【００４１】一方、復号テーブル１０３のビット幅は、
終了データの幅と、テーブル１０３自身のアドレスとし
て必要なアドレス長とで決定される。また、図２の左フ
ィールドが解読中間状態において必ず下３ビットが０に
なる。つまり、テーブルエントリは１つの中間状態に対
して８つが組になっていて（これを以後「ブロック」と
読ぶ）、この先頭番地に対するオフセットをシフトレジ
スタ１０７が供給している。よって、この冗長な３ビッ
トを復号テーブル１０３から削除することも可能であ
る。さらに、解読中間状態においては、中央のフィール
ドを使用していない点も注意すべきである。これら２つ
の点を利用することにより、復号テーブル１０３のビッ
ト幅を削減することができる。尚、テーブル１０３の深
さは、図１（ｂ）と図２から明らかなように、中間状態
数の８倍である。この中間状態数が符号数より大きくな
ることはないため、テーブルエントリ数は高々符号数の
定数倍であるといえる。

【００４２】次に、本発明の第２の実施例で実現されて
いる解読方式を図４を用いて説明する。図４は前述した
図１（ｂ）の状態遷移に基づくもう１つの復号化テーブ
ルを表わす図である。すなわち、図１（ｂ）は前述した
図１４（ａ）の従来例で与えられた符号を左側から順に
３ビットずつたどることにより、解読を進める手順を与
えている。しかし、この遷移図をそのままテーブルとし
て実現すると、非常に冗長な部分が現われる。例えば、
図２の第３のブロック（０１１０００００番地）におい
ては、最終結果「５」および最終結果「６」を解読する
ために各々４エントリずつを使用している。これは、３
ビットの解読により８進ツリーをたどる状態をそのまま
テーブル上で実現したため、単純に２進ツリーで２つの
状態を分離するためにも８つの状態を用いることになっ
たからである。

【００４３】このため、図４に示すテーブルでは、この
ような冗長性を極力取り除く工夫がされている。図４に
おいて、右側の欄は解読が中間状態／終了状態のいずれ
かを示す（００：終了）とともに、次のテーブル参照が
ブロックサイズ以下であることを許し（以下、これをサ
ブブロックという）、その大きさを指定している（０
１：サブブロック＝２エントリ、１０：サブブロック＝
４エントリ、１１：サブブロック＝８エントリ）。こう
すれば、例えば上述した第３のブロックのエントリは２
つで済み、冗長なテーブル領域の設定を避けることがで
きる。また、解読中間状態の場合、図４の左側の欄と中
央の欄は次のテーブルエントリの番地を表わす。更に、
解読終了の場合の左側の欄は解読された符号の意味（こ
こでは正の整数）を、中央の欄は解読終了時の符号シフ
ト量を各々表わしている。

【００４４】この方式では符号を３ビットずつシフトし
て解読するのと性能は変わらないのに対して、テーブル
の深さが大幅に改善できる。例えば、図２において４０
エントリあった復号テーブルは、図４においては２４エ
ントリに減少している。これは、この例では２進ツリー
探索のテーブル（図１５）の深さと同じ程度になってい
る。

【００４５】次に、かかる第２の実施例について図面を
参照して説明する。なお、本実施例は上述した例題と１
対１には対応していない。

【００４６】図５は本発明の第二の実施例を示す復号化
回路のブロック図である。図５に示すように、本実施例
は開始アドレスレジスタ１０１および終了データレジス
タ１０２と、可変長復号テーブル１０３ａおよびデータ
レジスタ１０４と、２ｔｏ１マルチプレクサ１０５と、
アドレスレジスタ１０６と、シフトレジスタ１０７およ
びビット反転器１０８ａと、シフト制御回路１０９ａ
と、復号タイミングシーケンサ１１０と、サブブロック
アドレス用マルチプレクサ１１１とを有する。この可変
長復号テーブル１０３ａは１２ビット×２Ｋワード構成
である。

【００４７】また、図６（ａ）〜（ｃ）は、それぞれ図
５においてサポートしているサブブロックの種類を示す
図である。図６（ａ）〜（ｃ）に示すように、ここでの
サブブロックは４ワード／８ワード／１６ワードの３種
類あるが、各々は２ビット／３ビット／４ビットの解読
に対応している。

【００４８】図７は図５に示す可変長復号テーブルの構
成図である。図７に示すように、このテーブル１０３ａ
の構造は前述した図４に類似しているものである。な
お、図５の動作タイミングは、前述した図１７のタイミ
ングと同じと考えてよい。

【００４９】次に、第二の実施例における回路動作を図
５を用いて説明する。尚、以下に述べる動作のタイミン
グ制御は、復号タイミングシーケンサ１１０で行なわれ
る。つまり、復号タイミングシーケンサ１１０は、復号
の開始，実行，終了に関連するタイミング信号を生成す
る。

【００５０】まず、開始アドレスレジスタ１０１に初期
アドレスが設定される。この初期アドレスは、可変長復
号テーブル１０３ａと同一のフォーマットで記述されて
いるとする。しかる後、マルチプレクサ１０５を通過
し、その最下位４ビットは解読されるデータのはいった
シフトレジスタ１０７の先頭４ビットで置き換えられる
が、それに先立ちサブブロックアドレス用マルチプレク
サ１１１がその置き換えの範囲を指定するために用いら
れる。ここでも、前述した第一の実施例の場合と同様の
目的で反転器１０８ａが用いられる。

【００５１】すなわち、マルチプレクサ１０５の出力の
最下位フィールド２ビットが０１の場合、最下位２ビッ
トの置き換えが発生する。つまり、反転器１０８ａの先
頭２ビットは無視され、マルチプレクサ１０５の出力の
中央フィールド２ビットがマルチプレクサ１１１の出力
になる。また、最下位フィールド２ビットが１０の場
合、最下位３ビットの置き換えが発生する。つまり、反
転器１０８ａの先頭２ビットのうち下位１ビットと、マ
ルチプレクサ１０５の出力の中央フィールド２ビットの
うち上位１ビットとが結合され、マルチプレクサ１１１
の出力になる。更に、最下位フィールド２ビットが１１
の場合、最下位４ビットの置き換えが発生する。つま
り、マルチプレクサ１０５の出力の中央フィールド２ビ
ットは無視され、反転器１０８ａの先頭２ビットがマル
チプレクサ１１１の出力になる。

【００５２】このようにして置き換えられたアドレスが
アドレスレジスタ１０６に設定される。このレジスタ１
０６の内容は、復号テーブル１０３ａのアクセスに用い
られる。このアクセス結果はデータレジスタ１０４に設
定されるとともに、シフトレジスタ１０７はマルチプレ
クサ１０５の出力の最下位フィールド２ビットで指定さ
れたビット数だけ左にシフトされる。データレジスタ１
０４の内容はマルチプレクサ１０５を通過し、その最下
位４ビットが上述のアドレス置き換えを受け、アドレス
レジスタ１０６に設定される。このアドレスレジスタ１
０６の内容は再び復号テーブル１０３ａのアクセスに用
いられる。

【００５３】以上のシーケンスが「終了」と判定される
まで、即ち１つの符号を解読したと認識されるまで繰り
返される。尚、本実施例における繰り返しの単位は、基
準クロック１周期分である。

【００５４】次に、検索が「終了」したかどうかを示す
情報は、復号テーブル１０３ａの最下位フィールドに書
込まれており、これがデータレジスタ１０４の最下位フ
ィールドとして読み出される。その結果は、マルチプレ
クサ１０５を通過してシフト制御回路１０９ａおよび復
号タイミングシーケンサ１１０に伝達される。これによ
り、シフト制御回路１０９ａはシフトレジスタ１０７の
シフト量を決定する。検索が終了すると、テーブル検索
結果として得られたデータが、終了データレジスタ１０
２に格納される。また、検索終了時のシフトレジスタ１
０７のシフト量がマルチプレクサ１０５の出力の中央フ
ィールド２ビットとしてシフト制御回路１０９ａに伝え
られ、終了時の３ビット以下のシフトに対応することが
できる。

【００５５】要するに、本実施例の復号化回路は、最大
１クロック３ビットの処理を行なうことで処理を高速化
でき、且つテーブルサイズを小さく保つことができる。
また、復号テーブル１０３ａのビット幅は終了データの
幅と、テーブル自身のアドレスとして必要なアドレス長
とで決定される。解読中間状態においては、中央のフィ
ールドを使用していない。このため、サブブロックアド
レスをテーブル中央のフィールドに埋め込むことが可能
である。このテーブルの深さは、明らかに前述した第１
の実施例よりも小さい。よって、テーブルエントリ数は
高々符号数の定数倍であるといえる。

【００５６】図８は本発明の第３の実施例を示す復号化
回路のブロック図である。図８に示すように、本実施例
は復号表メモリ１１２と、復号制御シーケンサ１１３
と、復号結果データレジスタ１１４および復号開始アド
レスレジスタ１１９と、シフト制御回路１１５およびシ
フトレジスタ１１６と、シフト量デコーダ１１７と、３
ｔｏ１マルチプレクサ１１８および２ｔｏ１マルチプレ
クサ１２１と、復号表メモリアドレスレジスタ１２０と
を有している。このうち、復号表メモリ１１２は２０ビ
ット×４ＫＷの容量である。

【００５７】図９および図１０はそれぞれ図８における
可変長符号の復号表を表わす図である。図９および図１
０に示すように、この復号表は４つのデータフィールド
から成っており、図８の回路を用いて、前述した図１９
で与えられた可変長符号を復号する場合に用いられる。
この復号表はフィールド１が行番号（０を含む）、フィ
ールド２（フィールド４＝“１”のとき）が次に検索す
べきこの表の行番号をそれぞれ表わし、またフィールド
２（フィールド４＝“０”のとき）が符号化されたデー
タを表わす。更に、フィールド３が次の検索までにシフ
トすべき入力系列のシフト量、フィールド４がこの行で
復号が終了した（“０”）か、そうでない（“１”）か
を示すフラグをそれぞれ表わす。

【００５８】次に、図８を用いて、本実施例の動作を説
明する。尚、以下に述べる動作のタイミング制御は、復
号タイミングシーケンサ１１３で行なわれるとする。つ
まり、復号タイミングシーケンサ１１３は、復号の開
始，実行，終了に関連するタイミング信号を生成する。

【００５９】まず、開始アドレスレジスタ１１９に初期
アドレスが設定される。この初期アドレスは、図９およ
び図１０の復号表の各行と同一のフォーマットで記述さ
れているとする。この例では、初期アドレスの上位フィ
ールドは０、中位フィールドは４、下位フィールドは１
とする。この初期アドレスデータはマルチプレクサ１２
１を通過し、その中位データフィールドが、マルチプレ
クサ１１８の選択信号として、デコーダ１１７に送出さ
れる。また、シフト制御回路１１５は、初期アドレスに
対しては動作しない。更に、復号表メモリ１１２のアド
レス１２ビットを形成するために、デコーダ１１７の出
力に基づき、シフトレジスタ１１６の先頭から４ビット
が取り込まれ、残りの８ビットは、初期アドレスの上位
フィールドの上位から取られる。この選択がマルチプレ
クサ１１８で行われる。最終的に得られた次の復号表メ
モリアドレスはレジスタ１２０にストアされる。

【００６０】次のサイクルでは、レジスタ１２０のアド
レスに従ってアクセスされた復号表メモリ１１２の内容
がマルチプレクサ１２１を通過する。このとき、シーケ
ンサ１１３は与えられた復号表の下位フィールドの値が
０であればこのアクセスで復号終了と判定する。一方、
シフト制御回路１１５は与えられた復号表の中位フィー
ルドの値に従って、その値だけシフトレジスタ１１６を
シフトさせる。このシフトレジスタ１１６からマルチプ
レクサ１１８に対して与えられるビット列は、このシフ
ト後のビット列の先頭であるように制御される。また、
復号表の上位フィールドとこのビット列は、初期アドレ
スの時と同様の方法で結合される。

【００６１】以上のシーケンスが復号終了と判定される
まで繰り返される。

【００６２】検索が終了すると、復号表の検索結果とし
て得られたデータは終了データレジスタ１１４に格納さ
れる。また、検索終了時にもシフトレジスタ１１６のシ
フトは実行され、次の復号の初期状態に対応できるよう
にする。

【００６３】上述した復号化回路の特徴は、１サイクル
で最大ｎビット（ｎはシフトレジスタの許容する最大シ
フト量と、復号表メモリの中位フィールドの指定できる
最大数の大きくないほう）までの復号が可能であること
である。すなわち、図９および図１０の復号表は、前述
した図１９の符号表のフィールド３：可変長符号におい
て、最大長符号（長さ１６）を４＋４＋４＋２＋２に５
分割して復号するように構成されている（他の符号もこ
れに準ずる）。そのため、図９および図１０の復号表に
よれば、最悪ケースでも５サイクルで復号が完了する。

【００６４】図１１は本発明の第４の実施例を示す可変
長符号の復号化回路のブロック図である。図１１に示す
ように、本実施例は前述した第３の実施例における復号
化の速度と復号表の大きさについて、さらに改善された
結果をもたらすものである。本実施例の復号化回路は、
復号表メモリ１１２と、復号制御シーケンサ１１３と、
復号結果データレジスタ１１４および復号開始アドレス
レジスタ１１９と、シフト制御回路１１５およびシフト
レジスタ１１６と、シフト量選択回路１１２と、シフト
量デコーダ１１７およびマルチプレクサ１１８と、プラ
イオリティエンコーダ（最左１検出エンコーダ）１２３
と、加算器（ＡＤＤＥＲ）１２４および２ｔｏ１マルチ
プレクサ１２５と、復号表メモリアドレスレジスタ１２
０とを有している。

【００６５】要するに、本実施例は図１９で与えられた
可変長符号を復号するときに、図１２に示す復号表を用
いることになる。

【００６６】図１２は、図１１における復号化方式に基
づく可変長符号の復号表を表わす図である。図１２に示
すように、この復号表は４つのデータフィールドから成
っていて、その意味は既に説明した図９および図１０の
場合と全く同じである。

【００６７】次に、図１１に戻り、本実施例の動作を説
明する。

【００６８】まず、本実施例と前述した第３の実施例の
大きな相違点は、復号開始時において、復号化ビット数
を符号そのものの性質を利用して大きく稼ごうとする点
である。しかるに、一般的な不等長符号の割当ては、前
述した図１９のように、０（または１）の連続した並び
で開始されるなどの規則性を有しており、ランダムな０
／１の組合せの上に長い符号を割当てることは少ない。
そこで、図１９のようなケースでは、連続する先頭の０
の数によって符号全体を分類すると、概ね等数の符号集
団に分類できる。これは、もし第一回目の復号サイクル
で、０のランレングスに基づいて復号すれば、その後の
復号終了までのサイクル数が平均化されることを意味し
ている。

【００６９】一方、これをハードウェアで実現するた
め、図１１では、図８に比べて、プライオリティエンコ
ーダ（最左１検出エンコーダ）１２３を追加している。
この例では、シフトレジスタ１１６の先頭１６ビットを
一度に検索し、その中で最初に１が出現するビット位置
を出力する。

【００７０】次に、本実施例における復号の手順を説明
する。まず、開始アドレスレジスタ１１９に初期アドレ
スが設定される。この値は、プライオリティエンコーダ
１２３の出力と加算器１２４で加算される。この加算デ
ータは最初のサイクルのみ加算器１２４の出力を選択す
るマルチプレクサ１２５を通過し、レジスタ１２０にス
トアされる。また、この次のサイクル以降の動作は全く
前述した第３の実施例と同じである。

【００７１】更に、図１２に示す復号表の最初の１６行
の選択は、プライオリティエンコーダ１２３の出力で決
定されているため、第２のサイクルのシフト量は、第３
の実施例の場合の１から４に比べて、１から１６の範囲
に拡張されている。このため、２０ビット程度の不等長
符号でも２サイクルから３サイクル以内で復号を完了す
る。要するに、図１２の復号表では、最悪ケースでも３
サイクルで復号を完了できる。

【００７２】図１３は、本発明の第５の実施例を示す可
変長符号の復号化回路のブロック図である。図１３に示
すように、本実施例は前述した図１１に示す第４の実施
例と比較すると、加算器１２４を省略している。要する
に、プライオリティエンコーダ１２３からの出力を加算
器１２４に通すことがタイミング上クリティカルである
ならば、本実施例の回路を採用できる。このとき、復号
表の開始アドレスのアライメントの制約ができるが、こ
れはスピードとのトレードオフと考えられる。

【００７３】

【発明の効果】以上説明したように、本発明の可変長符
号の復号化回路は、比較的小規模な復号化テーブル（例
えば、テーブルとしてメモリを用いる場合、高々符号数
に比例したメモリ容量）もしくは復号表で複数ビット毎
の復号処理を実行することができるという効果がある。
また、本発明は復号化するビット数を可変制御すること
により、メモリ容量と解読速度とのトレードオフをファ
ームウェア化することができ、復号化テーブル容量もし
くは復号表メモリ容量に制約のあるときには、解読の遅
いテーブルもしくは表を、容量制約のないときには解読
の早いテーブルもしくは表を構成するといったフレキシ
ビリティを有するという効果がある。さらに、本発明は
複数の可変長符号の順次解読や、複数の用途に対するハ
ードウェアの流用を考える場合にでも、１つの解読テー
ブルもしくは復号表におけるアドレス割り付けを変更す
るだけで対応することが可能であり、このメモリをＲＡ
Ｍ化することでこの効果をさらに高めることができると
いう効果がある。

【００７４】しかも、本発明は可変長符号そのものの持
つビットパターンの性質を利用し、復号速度を改善して
復号表のサイズを大幅に小さくすることが可能であると
いう効果がある。

【００７５】このように、本発明の復号回路はフレキシ
ビリティに富み、適当なテーブルサイズもしくは適当な
復号表のサイズで性能的に非常に高速な結果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための可変長
符号に対し、２ビット毎，３ビット毎の解読を行う状態
遷移図である。

【図２】図１に示す状態遷移に基づく復号化テーブルを
表わす図である。

【図３】本発明の第１の実施例を示す可変長符号の復号
化回路およびその可変長復号テーブルを表わす図であ
る。

【図４】本発明の第２の実施例を説明するための状態遷
移に基づく別の復号テーブルを表わす図である。

【図５】本発明の第２の実施例を示す可変長符号の復号
化回路のブロック図である。

【図６】図５においてサポートしているサブブロックの
種類を示す図である。

【図７】図５に示す可変長復号テーブルの構成図であ
る。

【図８】本発明の第３の実施例を示す可変長符号の復号
化回路のブロック図である。

【図９】図８における可変長符号の復号表を表わす図で
ある。

【図１０】図８における可変長符号の復号表を表わす図
である。

【図１１】本発明の第４の実施例を示す可変長符号の復
号化回路のブロック図である。

【図１２】図１１の復号化方式に基づく可変長符号の復
号表を表わす図である。

【図１３】本発明の第５の実施例を示す可変長符号の復
号化回路のブロック図である。

【図１４】従来の第一の復号化回路方式を詳細に説明す
るための可変長符号化テーブルおよび二進ツリーによる
状態遷移を表わす図である。

【図１５】従来の可変長復号テーブルを表わす図であ
る。

【図１６】従来の第一の復号化方式に基づく復号化回路
ブロックおよび可変長復号テーブルの構成を表わす図で
ある。

【図１７】図１６の復号化回路における各部の動作タイ
ミング図である。

【図１８】従来の第二の復号化回路方式に基づく復号化
回路ブロック図である。

【図１９】従来の可変長符号を定義した図である。

【図２０】従来の第一の復号化方式の他の例を示す復号
化回路のブロック図である。

【図２１】図２０における復号を実行する際の復号表の
例を示す図である。

【符号の説明】

１０１開始アドレスレジスタ１０２終了データレジスタ１０３，１０３ａ可変長復号テーブル１０４データレジスタ１０５，１２２ＭＰＸ１０６アドレスレジスタ１０７，１１６シフトレジスタ１０８，１０８ａ
反転器１０９，１０９ａ，１１５シフト制御回路１１０復号タイミングシーケンサ１１１サブブロックアドレス用マルチプレクサ１１２復号表メモリ１１３シーケンサ１１４復号結果データレジスタ１１７デコーダ１１８３ｔｏ１ＭＰＸ１１９復号開始アドレスレジスタ１２０復号表メモリアドレスレジスタ１２１，１２５２ｔｏ１ＭＰＸ１２３プライオリティ・エンコーダ１２４加算器

Claims

【特許請求の範囲】

【請求項１】ビット可変長符号の入力に用いられるシ
フトレジスタと、前記シフトレジスタのシフト量を制御
するシフト制御回路と、可変長復号テーブルと、前記可
変長復号テーブルにアクセスするアドレスを保持するア
ドレスレジスタとを有し、前記可変長復号テーブルから
読み出されたデータの上位部分を上位とし且つ前記シフ
トレジスタの先頭ｎビット（ｎは２以上の整数）を下位
とするアドレスを前記アドレスレジスタの入力とする一
方、前記シフト制御回路が解読終了時以外では常にシフ
ト量を前記ｎとし、解読終了時には前記可変長復号テー
ブルから読み出されたデータの下位部分に基づき、シフ
ト量を決定することを特徴とする可変長符号の復号化回
路。
【請求項２】ビット可変長符号の入力に用いられるシ
フトレジスタと、前記シフトレジスタのシフト量を制御
するシフト制御回路と、可変長復号テーブルと、前記可
変長復号テーブルにアクセスするアドレスを保持するア
ドレスレジスタと、前記可変長復号テーブルから読み出
されたデータ下位部分を入力とするサブブロックアドレ
ス用マルチプレクサとを有し、前記サブブロックアドレ
ス用マルチプレクサにより前記可変長復号テーブルから
読み出されたデータの上位部分を上位とし、前記シフト
レジスタの先頭ｍビット（ｍは２以上の整数）を下位と
するアドレスを前記アドレスレジスタに入力する際に、
前記ｍの値を前記可変長復号テーブルから読み出された
データの下位部分に応じて決定する一方、前記シフト制
御回路が解読終了時以外ではシフト量を前記ｍとし、解
読終了時には前記可変長復号テーブルから読み出された
データの下位部分に基づきシフト量を決定することを特
徴とする可変長符号の復号化回路。
【請求項３】ビット可変長符号の逐次処理過程におけ
る先頭部を保持するシフトレジスタと、前記シフトレジ
スタの複数ビットのシフトを制御するシフト制御回路
と、上位，中位，下位の３つのデータフィールドからな
る復号表を格納する復号表メモリと、前記復号表メモリ
から読み出された上位データフィールドと前記シフトレ
ジスタの先頭部ｎビット（ｎは正の整数）の一部との結
合形態を指定するマルチプレクサと、復号開始アドレス
を保持するレジスタ手段とを有し、復号検索開始時には
前記復号開始アドレスを次の前記復号表メモリのアドレ
スとし、それ以降から復号検索終了に至るまでの間は、
前記マルチプレクサにおいて前記シフトレジスタの先頭
部ｍビット（ｍ≦ｎ、ｍは正の整数）が前記上位データ
フィールドの下位部分と置き換えられたものを次の前記
復号表メモリのアドレスとし、前記ｍの値は前記復号表
メモリから読み出された中位データフィールドによって
決定する一方、復号の終了は前記復号表メモリから読み
出された下位データフィールドによって決定することを
特徴とする可変長符号の復号化回路。
【請求項４】ビット可変長符号の逐次処理過程におけ
る先頭部を保持するシフトレジスタと、前記シフトレジ
スタの複数ビットのシフトを制御するシフト制御回路
と、上位，中位，下位の３つのデータフィールドからな
る復号表を格納する復号表メモリと、前記復号表メモリ
から読み出された上位データフィールドからなる復号表
を格納する復号表メモリと、前記復号表メモリから読み
出された上位データフィールドと前記シフトレジスタの
先頭部ｎビット（ｎは正の整数）の一部との結合形態を
指定するマルチプレクサと、前記シフトレジスタの先頭
部ｋビット（ｋは正の整数）を入力する最左１検出エン
コーダと、復号開始アドレスを保持するレジスタ手段と
を有し、復号検索開始時には前記最左１検出エンコーダ
の出力と前記復号開始アドレスとの和を次の前記復号表
メモリのアドレスとし、それ以降から復号検索終了に至
るまでの間は前記マルチプレクサにおいて前記シフトレ
ジスタの先頭部ｍビット（ｍ≦ｎ、ｍは正の整数）が前
記上位データフィールドの下位部分と置き換えられたも
のを次の前記復号表メモリのアドレスとし、前記ｍの値
は前記復号表メモリから読み出された中位データフィー
ルドによって決定する一方、復号の終了は前記復号表メ
モリから読み出された下位データフィールドによって決
定することを特徴とする可変長符号の復号化回路。