JPH088755A - 高速可変長復号化装置 - Google Patents
高速可変長復号化装置Info
- Publication number
- JPH088755A JPH088755A JP6294763A JP29476394A JPH088755A JP H088755 A JPH088755 A JP H088755A JP 6294763 A JP6294763 A JP 6294763A JP 29476394 A JP29476394 A JP 29476394A JP H088755 A JPH088755 A JP H088755A
- Authority
- JP
- Japan
- Prior art keywords
- length
- codeword
- output
- decoding
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 ＶＬＣ復号化装置の動作を制御するために必
要な経路である累算器の動作遅延時間を効果的に減ら
し、高速の復号化動作を達成できるＶＬＣ復号化装置を
提供すること。 【構成】 第１バレルシフタ３０に従属結合され、第１
表メモリデバイス５０から以前復号化されたコードワー
ドの長さを直接入力し、シフトさせた復号化ウインドウ
出力列を発生する第２バレルシフタ４０と、前記復号化
ウインドウ出力列を入力して、それに含まれた可変長コ
ードワードに対応する固定長の復号化されたコードワー
ド及びその長さ情報を発生する第２表メモリデバイス６
０とを含む構成。
要な経路である累算器の動作遅延時間を効果的に減ら
し、高速の復号化動作を達成できるＶＬＣ復号化装置を
提供すること。 【構成】 第１バレルシフタ３０に従属結合され、第１
表メモリデバイス５０から以前復号化されたコードワー
ドの長さを直接入力し、シフトさせた復号化ウインドウ
出力列を発生する第２バレルシフタ４０と、前記復号化
ウインドウ出力列を入力して、それに含まれた可変長コ
ードワードに対応する固定長の復号化されたコードワー
ド及びその長さ情報を発生する第２表メモリデバイス６
０とを含む構成。
Description
【０００１】
【産業上の利用分野】本発明は可変長符号化（ＶＬＣ）
復号化装置に関し、特に、累算器の作動上の遅延を効果
的に減らすことによって、高速の復号化動作を提供しう
る改良されたＶＬＣ復号化装置に関する。
復号化装置に関し、特に、累算器の作動上の遅延を効果
的に減らすことによって、高速の復号化動作を提供しう
る改良されたＶＬＣ復号化装置に関する。
【０００２】
【従来の技術】通常、可変長符号化は、多様な無損失デ
ータ圧縮のために利用されている。この可変長符号化
は、データの統計値に基づいて固定された長さのデータ
を可変長データに変換するもので、情報源データに含ま
れている各コードワードの発生頻度によって、その頻度
が高いコードワードは短い長さのコードワードに変換さ
せ、発生頻度が少ないコードワードは長さが長いコード
ワードで表示する方法である。この場合、平均のワード
の長さは情報源データの平均のワードの長さよりさらに
短くなるので、データの圧縮がなされることになる。公
知のデータの統計値に対して最小冗長性を有する可変長
符号化を具現させるには、通常、ホフマン(Huffman) コ
ードが利用される。
ータ圧縮のために利用されている。この可変長符号化
は、データの統計値に基づいて固定された長さのデータ
を可変長データに変換するもので、情報源データに含ま
れている各コードワードの発生頻度によって、その頻度
が高いコードワードは短い長さのコードワードに変換さ
せ、発生頻度が少ないコードワードは長さが長いコード
ワードで表示する方法である。この場合、平均のワード
の長さは情報源データの平均のワードの長さよりさらに
短くなるので、データの圧縮がなされることになる。公
知のデータの統計値に対して最小冗長性を有する可変長
符号化を具現させるには、通常、ホフマン(Huffman) コ
ードが利用される。
【０００３】一般に、符号化過程は入力データを、表を
アドレシングするのに用いる表ルックアップによって具
現することができ、コードワード及びワードの長さは表
の内容にて記憶される。しかし、複合セラミック構造過
程は甚だしく複雑である。即ち、可変長の特徴によって
各々のコードワードは、受信されたビットストリームか
ら分割されたのち、情報源コードワードにデコードされ
る。それ故、通常、可変長コード復号器の設計は、可変
長符号器の設計よりも難しい。
アドレシングするのに用いる表ルックアップによって具
現することができ、コードワード及びワードの長さは表
の内容にて記憶される。しかし、複合セラミック構造過
程は甚だしく複雑である。即ち、可変長の特徴によって
各々のコードワードは、受信されたビットストリームか
ら分割されたのち、情報源コードワードにデコードされ
る。それ故、通常、可変長コード復号器の設計は、可変
長符号器の設計よりも難しい。
【０００４】なお、このような可変長コード複合セラミ
ック構造のために多様な方法が提案されている。このよ
うな方法の一つとして、１９９０年２月６日にガリー・
カーン(Gary Kahan)に付与された米国特許第4,899,149
号明細書に開示された、ツリー検索アルゴリズムが主に
用いられているが、ツリー検索アルゴリズムを用いた復
号器は、ツリーに対応する論理回路と、コードツリーに
対してツリー運行(tree traversal)を行う制御回路とを
含んでいる。しかし、このような接近方法はその速度が
相当遅いし、各々の復号化されたシンボルに対してコー
ドツリーを通じてビット毎の検索が要求される。したが
って、ツリー検索に基づいた復号器は出力データ速度に
比べて数倍の速度で作動しなければならないという問題
があった。
ック構造のために多様な方法が提案されている。このよ
うな方法の一つとして、１９９０年２月６日にガリー・
カーン(Gary Kahan)に付与された米国特許第4,899,149
号明細書に開示された、ツリー検索アルゴリズムが主に
用いられているが、ツリー検索アルゴリズムを用いた復
号器は、ツリーに対応する論理回路と、コードツリーに
対してツリー運行(tree traversal)を行う制御回路とを
含んでいる。しかし、このような接近方法はその速度が
相当遅いし、各々の復号化されたシンボルに対してコー
ドツリーを通じてビット毎の検索が要求される。したが
って、ツリー検索に基づいた復号器は出力データ速度に
比べて数倍の速度で作動しなければならないという問題
があった。
【０００５】ルックアップ表に基づくＶＬＣ復号器は、
1992年12月にミンティングサン(Ming-Ting Sun) らに許
与された米国特許第5,173,697 号及び1993年9 月14日許
与された米国特許第5,245,338 号に開示されている。こ
のような復号器は、最大コードワード長と同一のビット
格納能力とを有し、ビットストリームを固定長セグメン
トとして記憶する入力バッファから提供される連続ビッ
トを格納する二つの従属結合ラッチ回路と、二つのラッ
チ回路と結合されて最大コードワード長と同一の長さの
ウインドウ出力を発生するバレルシフタと、コードワー
ドの最大長をモジュールとして、順次的に復号化された
可変長符号の長さを累算する累算器と、シフト可能な復
号化ウインドウ出力に含まれた可変長コードワードに対
応する固定長コードワードを出力し、それに対応する可
変長コードワードの長さを出力するルックアップ表メモ
リとを含む。コードワードが各クロックサイクルごとに
復号化されるにつれて、その長さは累算され、それによ
って復号化ウインドウ出力は次の復号化されるコードワ
ードの第１ビット位置から始まるようにシフトされる。
クロックサイクルのあいだ累算された長さが最大コード
ワード長を超過する場合、即ち、第２ラッチ回路にラッ
チされたビットが全て復号化された場合、第１ラッチ回
路は第２ラッチ回路へ伝送され、次の固定データセグメ
ントが入力バッファメモリから第１ラッチ回路へ読み出
される。
1992年12月にミンティングサン(Ming-Ting Sun) らに許
与された米国特許第5,173,697 号及び1993年9 月14日許
与された米国特許第5,245,338 号に開示されている。こ
のような復号器は、最大コードワード長と同一のビット
格納能力とを有し、ビットストリームを固定長セグメン
トとして記憶する入力バッファから提供される連続ビッ
トを格納する二つの従属結合ラッチ回路と、二つのラッ
チ回路と結合されて最大コードワード長と同一の長さの
ウインドウ出力を発生するバレルシフタと、コードワー
ドの最大長をモジュールとして、順次的に復号化された
可変長符号の長さを累算する累算器と、シフト可能な復
号化ウインドウ出力に含まれた可変長コードワードに対
応する固定長コードワードを出力し、それに対応する可
変長コードワードの長さを出力するルックアップ表メモ
リとを含む。コードワードが各クロックサイクルごとに
復号化されるにつれて、その長さは累算され、それによ
って復号化ウインドウ出力は次の復号化されるコードワ
ードの第１ビット位置から始まるようにシフトされる。
クロックサイクルのあいだ累算された長さが最大コード
ワード長を超過する場合、即ち、第２ラッチ回路にラッ
チされたビットが全て復号化された場合、第１ラッチ回
路は第２ラッチ回路へ伝送され、次の固定データセグメ
ントが入力バッファメモリから第１ラッチ回路へ読み出
される。
【０００６】前述した復号器の構造において、動作速度
はルックアップ表メモリ、バレルシフタ及び累算器を含
む重要な回路経路によって制限される。特に、累算器は
入力バッファメモリから第１ラッチ回路の読出し動作を
制御するために用いられる重要な経路であるが、全体動
作の遅延を引き起こしてしまうため、高画質テレビのよ
うな応用においては、出来るだけ遅延を減らすことが要
求されてきた。
はルックアップ表メモリ、バレルシフタ及び累算器を含
む重要な回路経路によって制限される。特に、累算器は
入力バッファメモリから第１ラッチ回路の読出し動作を
制御するために用いられる重要な経路であるが、全体動
作の遅延を引き起こしてしまうため、高画質テレビのよ
うな応用においては、出来るだけ遅延を減らすことが要
求されてきた。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
主な目的は、二つのバレルシフタ及びそれらに対応する
二つの可変長復号化表メモリを採用し、累算器における
動作中の遅延を交互に減らし、高速の復号化動作を達成
できるＶＬＣ復号化装置を提供することにある。
主な目的は、二つのバレルシフタ及びそれらに対応する
二つの可変長復号化表メモリを採用し、累算器における
動作中の遅延を交互に減らし、高速の復号化動作を達成
できるＶＬＣ復号化装置を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、少なくとも最も長い可変長コードワー
ドと同一の長さを有する固定長セグメントで復号化され
る入力ビットストリームを格納する入力バッファから入
力される順次的な可変長コードワードを復号化するため
の可変長復号化装置であって、前記可変長符号化装置
は、読出し信号に応答して、少なくとも最も長い可変長
コードワードと同一の長さを有する二つの連続する固定
長セグメントを格納する第１及び第２ビット格納手段
と、前記第１及び第２ビット格納手段に結合され、ウイ
ンドウ制御信号によりシフトされる第１復号化ウインド
ウを有し、前記二つの固定長セグメントのうち最も長い
可変長コードワードと同一の長さを有する第１復号化ウ
インドウ出力列を発生する第１復号器シフト手段と、前
記第１復号化ウインドウ出力列のうちの第１ビット位置
から始まる各可変長コードワードに応答して、固定長コ
ードワードを発生し、前記固定長コードワードに対応す
る第１コードワード長出力を発生する第１メモリ手段
と、前記第１復号器シフト手段に結合され、前記第１復
号器長出力に応答してシフトされる第２復号化ウインド
ウを有することによって、第２復号化ウインドウ出力列
内の第１ビットが前記第１復号化ウインドウ出力列内の
復号化される次の可変長コードワードの第１ビットであ
る前記第２復号化ウインドウ出力列を発生する第２復号
器シフト手段と、前記第２復号化ウインドウ出力列の第
１ビット位置から始まる各可変長に応答して、固定長コ
ードワードを発生し前記固定長コードワードに対応する
第２コードワード長出力を発生する第２メモリ手段と、
前記第１及び第２コードワード長出力を加算して、加算
されたコードワード長出力を発生し、各々のクロックで
前記加算されたコードワード長出力と予め蓄積されたコ
ードワード長を加算して、その結果、蓄積されたコード
ワード長を表すウインドウ制御信号を出力し、前記加算
され蓄積されたコードワード長が最も長い可変長の長さ
より大きい場合、前記入力バッファに格納された次の固
定長セグメントを読出して、前記次の固定長セグメント
が前記第１ビット格納手段に格納され、前記第１ビット
格納手段に既に格納された前記固定長セグメントを前記
第２ビット格納手段へ伝送するようにする前記読出し信
号を発生する累算手段とを含むことを特徴とする。
めに、本発明は、少なくとも最も長い可変長コードワー
ドと同一の長さを有する固定長セグメントで復号化され
る入力ビットストリームを格納する入力バッファから入
力される順次的な可変長コードワードを復号化するため
の可変長復号化装置であって、前記可変長符号化装置
は、読出し信号に応答して、少なくとも最も長い可変長
コードワードと同一の長さを有する二つの連続する固定
長セグメントを格納する第１及び第２ビット格納手段
と、前記第１及び第２ビット格納手段に結合され、ウイ
ンドウ制御信号によりシフトされる第１復号化ウインド
ウを有し、前記二つの固定長セグメントのうち最も長い
可変長コードワードと同一の長さを有する第１復号化ウ
インドウ出力列を発生する第１復号器シフト手段と、前
記第１復号化ウインドウ出力列のうちの第１ビット位置
から始まる各可変長コードワードに応答して、固定長コ
ードワードを発生し、前記固定長コードワードに対応す
る第１コードワード長出力を発生する第１メモリ手段
と、前記第１復号器シフト手段に結合され、前記第１復
号器長出力に応答してシフトされる第２復号化ウインド
ウを有することによって、第２復号化ウインドウ出力列
内の第１ビットが前記第１復号化ウインドウ出力列内の
復号化される次の可変長コードワードの第１ビットであ
る前記第２復号化ウインドウ出力列を発生する第２復号
器シフト手段と、前記第２復号化ウインドウ出力列の第
１ビット位置から始まる各可変長に応答して、固定長コ
ードワードを発生し前記固定長コードワードに対応する
第２コードワード長出力を発生する第２メモリ手段と、
前記第１及び第２コードワード長出力を加算して、加算
されたコードワード長出力を発生し、各々のクロックで
前記加算されたコードワード長出力と予め蓄積されたコ
ードワード長を加算して、その結果、蓄積されたコード
ワード長を表すウインドウ制御信号を出力し、前記加算
され蓄積されたコードワード長が最も長い可変長の長さ
より大きい場合、前記入力バッファに格納された次の固
定長セグメントを読出して、前記次の固定長セグメント
が前記第１ビット格納手段に格納され、前記第１ビット
格納手段に既に格納された前記固定長セグメントを前記
第２ビット格納手段へ伝送するようにする前記読出し信
号を発生する累算手段とを含むことを特徴とする。
【０００９】
【実施例】以下、本発明の高速可変長の（ＶＬＣ）復号
装置について図面を参照しながらより詳しく説明する。
装置について図面を参照しながらより詳しく説明する。
【００１０】図１には、本発明によるＶＬＣ復号装置の
好ましい実施例が示されるが、説明の便宜上、可変長コ
ードワードの最大長さは１６ビットに復号されると想定
する。
好ましい実施例が示されるが、説明の便宜上、可変長コ
ードワードの最大長さは１６ビットに復号されると想定
する。
【００１１】このＶＬＣ復号装置１００は連続するビッ
トストリームにおいて連続的に入き来する可変長コード
ワードを復号して、特定のシンボルクロックでリード、
あるいはデータチャネル２４上へ可変長に相当する復号
化された固定長を出力する。また、このＶＬＣ復号装置
１００ににおいては、第１及び第２ラッチ(latch) 回路
１０，２０と第１及び第２バレルシフタ(barrel shifte
r)３０，４０及び第１及び第２メモリデバイス５０，６
０とを含む。
トストリームにおいて連続的に入き来する可変長コード
ワードを復号して、特定のシンボルクロックでリード、
あるいはデータチャネル２４上へ可変長に相当する復号
化された固定長を出力する。また、このＶＬＣ復号装置
１００ににおいては、第１及び第２ラッチ(latch) 回路
１０，２０と第１及び第２バレルシフタ(barrel shifte
r)３０，４０及び第１及び第２メモリデバイス５０，６
０とを含む。
【００１２】データチャネル２４上へ受信された直列デ
ータストリームは、入力バッファメモリ１０１へ入力さ
れる。この入力バッファメモリ１０１は、直列データス
トリーム可変長コードワード長のデータセグメントに格
納したのち、リード２２上のREAD信号に応答してリード
１１上へ、例えば、１６ビットのセグメントのような固
定長のデータセグメントを続いで出力する。ここで、デ
ータセグメントのビット長は可変長コードワードの最大
ビット長と同一である。
ータストリームは、入力バッファメモリ１０１へ入力さ
れる。この入力バッファメモリ１０１は、直列データス
トリーム可変長コードワード長のデータセグメントに格
納したのち、リード２２上のREAD信号に応答してリード
１１上へ、例えば、１６ビットのセグメントのような固
定長のデータセグメントを続いで出力する。ここで、デ
ータセグメントのビット長は可変長コードワードの最大
ビット長と同一である。
【００１３】第１ラッチ回路１０は、入力バッファメモ
リ１０１に連結され、リード２２上のREAD信号に応答し
て、固定長のデータセグメントを連続的に受信するよう
に働く。また第２ラッチ回路２０は第１ラッチ回路に連
結され、第１ラッチ回路１０に既に格納された固定長デ
ータセグメントを受信するように働く。もし新しいデー
タセグメントの供給が必要になるとき、READ制御信号が
リード２２上に発生する。すると、入力バッファメモリ
１０１は、そのREAD信号に応答して、次のデータセグメ
ントをリード１１上へ提供する。また第１ラッチ回路１
０は次のデータセグメントを受信し、第１ラッチの回路
に既に格納されているデータセグメントは、第２ラッチ
回路２０へ伝送される。したがって、第２ラッチ回路２
０は第１ラッチ回路１０に格納されたデータセグメント
より時間上、常に先立つデータセグメントを格納してい
る。第１及び第２ラッチ回路１０，２０に格納されてい
る二つのデータセグメントは、復号化される３２ビット
列の直列入力データであって、これは可変長コードワー
ドの最大長に対して二倍である。
リ１０１に連結され、リード２２上のREAD信号に応答し
て、固定長のデータセグメントを連続的に受信するよう
に働く。また第２ラッチ回路２０は第１ラッチ回路に連
結され、第１ラッチ回路１０に既に格納された固定長デ
ータセグメントを受信するように働く。もし新しいデー
タセグメントの供給が必要になるとき、READ制御信号が
リード２２上に発生する。すると、入力バッファメモリ
１０１は、そのREAD信号に応答して、次のデータセグメ
ントをリード１１上へ提供する。また第１ラッチ回路１
０は次のデータセグメントを受信し、第１ラッチの回路
に既に格納されているデータセグメントは、第２ラッチ
回路２０へ伝送される。したがって、第２ラッチ回路２
０は第１ラッチ回路１０に格納されたデータセグメント
より時間上、常に先立つデータセグメントを格納してい
る。第１及び第２ラッチ回路１０，２０に格納されてい
る二つのデータセグメントは、復号化される３２ビット
列の直列入力データであって、これは可変長コードワー
ドの最大長に対して二倍である。
【００１４】第１及び第２ラッチ回路１０，２０に格納
された二つのデータセグメントは、各々並列のリード１
２，１３を通じて第１バレルシフタ３０へ入力される。
即ち、この新しいセグメントにおけるビットなどは、以
前セグメントにおけるビットなどと鎖のように連結され
たのち、第１バレルシフタ３０へ入力される。リード１
４上の第１バレルシフタ３０からの出力は、二つの入力
データセグメントにおける１６ビット列である。即ち、
これは第２ラッチ回路２０から出力された以前データセ
グメントと、第１ラッチ回路１０から出力された現デー
タセグメントとである。１６ビットシーケンス、即ち、
第１復号化ウインドウ出力シーケンスは３２ビット列の
二つのデータセグメントにわたってスライドが可能であ
り、その位置はリード２３上の第１ウインドウ制御信号
により直ちに特定される。ここで、第１ウインドウ制御
信号は第１復号化ウインドウにおける０と１５とのあい
だのシフトを表す。第１ウインドウ制御信号「0 」は、
復号化ウインドウが以前データセグメントにある０から
１６ビットまでの全体を含むことを表す反面、第１ウイ
ンドウ制御信号「15」は、ウインドウが以前データセグ
メントにおける１６ビットから現在データセグメントに
おける１５ビットまでを含むことを表す。後述するが、
この第１ウインドウ制御信号がリード２３上に発生の
際、直ぐにバレルシフタはシフトされて、二つのデータ
セグメントのうち次のシーケンスに位置する。この場
合、このシフトが１５を超過するのは以前データセグメ
ントにおける全てのビットが復号化されたことを表し、
この場合、第１ラッチ回路１０における現在データセグ
メントは第２ラッチ回路２０へ以前データセグメントと
して入力され、次の１６ビットセグメントは入力バッフ
ァメモリ１０１から第１ラッチ回路１０へ現在データセ
グメントとして入力される。
された二つのデータセグメントは、各々並列のリード１
２，１３を通じて第１バレルシフタ３０へ入力される。
即ち、この新しいセグメントにおけるビットなどは、以
前セグメントにおけるビットなどと鎖のように連結され
たのち、第１バレルシフタ３０へ入力される。リード１
４上の第１バレルシフタ３０からの出力は、二つの入力
データセグメントにおける１６ビット列である。即ち、
これは第２ラッチ回路２０から出力された以前データセ
グメントと、第１ラッチ回路１０から出力された現デー
タセグメントとである。１６ビットシーケンス、即ち、
第１復号化ウインドウ出力シーケンスは３２ビット列の
二つのデータセグメントにわたってスライドが可能であ
り、その位置はリード２３上の第１ウインドウ制御信号
により直ちに特定される。ここで、第１ウインドウ制御
信号は第１復号化ウインドウにおける０と１５とのあい
だのシフトを表す。第１ウインドウ制御信号「0 」は、
復号化ウインドウが以前データセグメントにある０から
１６ビットまでの全体を含むことを表す反面、第１ウイ
ンドウ制御信号「15」は、ウインドウが以前データセグ
メントにおける１６ビットから現在データセグメントに
おける１５ビットまでを含むことを表す。後述するが、
この第１ウインドウ制御信号がリード２３上に発生の
際、直ぐにバレルシフタはシフトされて、二つのデータ
セグメントのうち次のシーケンスに位置する。この場
合、このシフトが１５を超過するのは以前データセグメ
ントにおける全てのビットが復号化されたことを表し、
この場合、第１ラッチ回路１０における現在データセグ
メントは第２ラッチ回路２０へ以前データセグメントと
して入力され、次の１６ビットセグメントは入力バッフ
ァメモリ１０１から第１ラッチ回路１０へ現在データセ
グメントとして入力される。
【００１５】第１バレルシフタ３０の出力は、第１メモ
リデバイス５０及び第２バレルシフタ４０に連結され
る。本実施例においては、第１メモリデバイス５０は、
プログラマブルロジックアレー（ＰＬＡ）で具現され
る。図１に示されたように、このＰＬＡよりなる第１メ
モリデバイス５０は、コードワード表ＡＮＤプラン５
１、コードワード長表ＯＲプラン５２及び復号化された
コードワード表ＯＲプラン５３を有している。各コード
ワードは、米国特許第5,267,266 及び第5,173,695 号に
開示されるように、コードワードのビットパターンにし
たがってコードワード表ＡＮＤプラン５１に記入された
と表現される。コードワードの最大長が１６ビットであ
るコードワードライブラリーにおける大部分のコードワ
ードは１６ビット以下であるので、コードワード表にお
ける実にコードワードビットパターンを超過するバレル
シフタから出力されるビット位置は、「don't care」位
置と指定される。
リデバイス５０及び第２バレルシフタ４０に連結され
る。本実施例においては、第１メモリデバイス５０は、
プログラマブルロジックアレー（ＰＬＡ）で具現され
る。図１に示されたように、このＰＬＡよりなる第１メ
モリデバイス５０は、コードワード表ＡＮＤプラン５
１、コードワード長表ＯＲプラン５２及び復号化された
コードワード表ＯＲプラン５３を有している。各コード
ワードは、米国特許第5,267,266 及び第5,173,695 号に
開示されるように、コードワードのビットパターンにし
たがってコードワード表ＡＮＤプラン５１に記入された
と表現される。コードワードの最大長が１６ビットであ
るコードワードライブラリーにおける大部分のコードワ
ードは１６ビット以下であるので、コードワード表にお
ける実にコードワードビットパターンを超過するバレル
シフタから出力されるビット位置は、「don't care」位
置と指定される。
【００１６】第１バレルシフタ３０から出力される一つ
のシーケンスがコードワード表ＡＮＤプラン５１に格納
されているコードワードビットパターンと一致する場
合、一つのコードワードが検出される。よって、例え
ば、可変長コードワードのビットパターン中の一つが
「01」であり、第１バレルシフタ３０からの１６ビット
シーケンスが「0111110000011101」のパターンであれ
ば、最初の二つのビットからマッチが発生する。よっ
て、最初の二つのビットが可変長コードワードと認定さ
れ、次の可変長コードワードは第３ビットから始まる。
のシーケンスがコードワード表ＡＮＤプラン５１に格納
されているコードワードビットパターンと一致する場
合、一つのコードワードが検出される。よって、例え
ば、可変長コードワードのビットパターン中の一つが
「01」であり、第１バレルシフタ３０からの１６ビット
シーケンスが「0111110000011101」のパターンであれ
ば、最初の二つのビットからマッチが発生する。よっ
て、最初の二つのビットが可変長コードワードと認定さ
れ、次の可変長コードワードは第３ビットから始まる。
【００１７】リード１４上の第１復号化ウインドウ出力
シーケンスがコードワード表ＡＮＤプラン５１における
エントリーと一致するとき、コードワード長表ＯＲプラ
ン５２におけるエントリーと復号化されたコードワード
表ＯＲプラン５３におけるエントリーとが作動する。こ
の復号化されたコードワード表ＯＲプラン５３は、コー
ドワード表ＡＮＤプラン５１にあるマッチされた可変長
コードワードに対応する復号化された固定長コードワー
ドを出力切替えブロック８０を通じてリード２１上へ出
力する。
シーケンスがコードワード表ＡＮＤプラン５１における
エントリーと一致するとき、コードワード長表ＯＲプラ
ン５２におけるエントリーと復号化されたコードワード
表ＯＲプラン５３におけるエントリーとが作動する。こ
の復号化されたコードワード表ＯＲプラン５３は、コー
ドワード表ＡＮＤプラン５１にあるマッチされた可変長
コードワードに対応する復号化された固定長コードワー
ドを出力切替えブロック８０を通じてリード２１上へ出
力する。
【００１８】コードワード長表ＯＲプラン５２は、コー
ドワード表ＡＮＤプラン５１におけるマッチされた可変
長コードワードの長さを表す第１コードワード長信号を
リード１６を通じて発生する。前記例によれば、コード
ワード長表ＯＲプラン５２は検出されたコードワード
「01」の長さを表す「2 」を出力する。このコードワー
ド長は、第２ウインドウ制御信号として、リード１６を
通じて第２バレルシフタ４０に直接提供されるととも
に、リード１６を通じて累算器回路７０へ提供される
が、この累算器回路７０においては、復号器の長さを累
算し、第１バレルシフタ３０の制御信号として用いられ
る第１ウインドウ制御信号をリード２３を通じて発生さ
せる。
ドワード表ＡＮＤプラン５１におけるマッチされた可変
長コードワードの長さを表す第１コードワード長信号を
リード１６を通じて発生する。前記例によれば、コード
ワード長表ＯＲプラン５２は検出されたコードワード
「01」の長さを表す「2 」を出力する。このコードワー
ド長は、第２ウインドウ制御信号として、リード１６を
通じて第２バレルシフタ４０に直接提供されるととも
に、リード１６を通じて累算器回路７０へ提供される
が、この累算器回路７０においては、復号器の長さを累
算し、第１バレルシフタ３０の制御信号として用いられ
る第１ウインドウ制御信号をリード２３を通じて発生さ
せる。
【００１９】前述のように、第１バレルシフタ３０から
の出力信号、即ち、第１復号化ウインドウの出力シーケ
ンスは、リード１４を介して第２バレルシフタ４０へ入
力される。第２バレルシフタ４０は次の他の点を除いて
は、第１バレルシフタ３０と同一である。他の点とは、
現データセグメントが「0000000000000000」と固定し、
第１復号化ウインドウの出力シーケンスが以前データセ
グメントへ常に提供されるという点である。リード１５
上から提供される第２バレルシフタ４０からの第２復号
化ウインドウの出力シーケンスは、第１メモリデバイス
５０における予めマッチされた可変長コードワードの長
さを表す第２ウインドウ制御信号によりシフトされた１
６ビットシーケンスである。説明された通り、第２ウイ
ンドウ制御信号がリード１６上へ作動するとき、第２バ
レルシフタ４０の第２復号化ウインドウは直接シフトさ
れて、第１復号化ウインドウの出力シーケンスで次の復
号化される可変長コードワードの第１ビットから始まる
特定シーケンスに位置する。
の出力信号、即ち、第１復号化ウインドウの出力シーケ
ンスは、リード１４を介して第２バレルシフタ４０へ入
力される。第２バレルシフタ４０は次の他の点を除いて
は、第１バレルシフタ３０と同一である。他の点とは、
現データセグメントが「0000000000000000」と固定し、
第１復号化ウインドウの出力シーケンスが以前データセ
グメントへ常に提供されるという点である。リード１５
上から提供される第２バレルシフタ４０からの第２復号
化ウインドウの出力シーケンスは、第１メモリデバイス
５０における予めマッチされた可変長コードワードの長
さを表す第２ウインドウ制御信号によりシフトされた１
６ビットシーケンスである。説明された通り、第２ウイ
ンドウ制御信号がリード１６上へ作動するとき、第２バ
レルシフタ４０の第２復号化ウインドウは直接シフトさ
れて、第１復号化ウインドウの出力シーケンスで次の復
号化される可変長コードワードの第１ビットから始まる
特定シーケンスに位置する。
【００２０】第２復号化ウインドウの出力シーケンス
は、第２メモリデバイス６０に接続される。本実施例に
よれば、この第２メモリデバイス６０は第１メモリデバ
イス５０と根本的には同一であるが、変換係数を符号化
した可変長を表すコードワード表の部分だけを含むこと
もできる。第２メモリデバイス６０もやはりＰＬＡによ
り具現され、コードワード表ＡＮＤプラン６１，コード
ワード長表ＯＲプラン６２及び復号化されたコードワー
ド表ＯＲプラン６３を含む。前述したように、リード１
５上の第２復号化ウインドウの出力シーケンスがコード
ワード表ＡＮＤプラン６１のエントリーと一致すると
き、コードワード長表ＯＲプラン６２におけるエントリ
ーと復号化されたコードワード表ＯＲプラン６３におけ
るエントリーとが作動する。復号化されたコードワード
表ＯＲプラン６３の出力は、リード１９を介して、コー
ドワード表ＡＮＤプラン６１にあるマッチされた可変長
コードワードに対応するコードワードされた固定長コー
ドワードを出力切替えブロック８０へ出力する。固定長
切替えは可変長の復号化（ＶＬＤ）制御回路９０からの
出力変更信号に応答して、出力切替えブロック８０から
リード２１上へ出力する。コードワード長表ＯＲプラン
６２は、コードワード表ＡＮＤプラン６１におけるマッ
チされた可変長コードワードを表す第２コードワード長
信号をリード１７上へ出力し、この出力信号のコードワ
ード長信号は累算器回路７０へ入力される。
は、第２メモリデバイス６０に接続される。本実施例に
よれば、この第２メモリデバイス６０は第１メモリデバ
イス５０と根本的には同一であるが、変換係数を符号化
した可変長を表すコードワード表の部分だけを含むこと
もできる。第２メモリデバイス６０もやはりＰＬＡによ
り具現され、コードワード表ＡＮＤプラン６１，コード
ワード長表ＯＲプラン６２及び復号化されたコードワー
ド表ＯＲプラン６３を含む。前述したように、リード１
５上の第２復号化ウインドウの出力シーケンスがコード
ワード表ＡＮＤプラン６１のエントリーと一致すると
き、コードワード長表ＯＲプラン６２におけるエントリ
ーと復号化されたコードワード表ＯＲプラン６３におけ
るエントリーとが作動する。復号化されたコードワード
表ＯＲプラン６３の出力は、リード１９を介して、コー
ドワード表ＡＮＤプラン６１にあるマッチされた可変長
コードワードに対応するコードワードされた固定長コー
ドワードを出力切替えブロック８０へ出力する。固定長
切替えは可変長の復号化（ＶＬＤ）制御回路９０からの
出力変更信号に応答して、出力切替えブロック８０から
リード２１上へ出力する。コードワード長表ＯＲプラン
６２は、コードワード表ＡＮＤプラン６１におけるマッ
チされた可変長コードワードを表す第２コードワード長
信号をリード１７上へ出力し、この出力信号のコードワ
ード長信号は累算器回路７０へ入力される。
【００２１】この累算器回路７０は第１コードワード長
と第２コードワード長とを合算し、ＶＬＤ制御回路９０
からの出力変更信号に応答して、合算されたコードワー
ド長を出力するように働く。また合算されたコードワー
ド長と以前に累算されたモジュールで１６コードワード
長を加算して、これをＶＬＤ制御回路９０からのクロッ
ク信号に応答して、リード２３上へ第１ウインドウ制御
信号を出力する。新たに累算された累算値を表す第１ウ
インドウ制御信号は、第１バレルシフタ３０を制御する
のに用いられる。即ち、クロック信号に応答して、累算
器回路７０において新たに累算された値は、リード２３
を通じて第１バレルシフタ３０へ出力されるが、第１バ
レルシフタ３０は第１復号化ウインドウを第１バレルシ
フタ３０の以前データセグメントに含まれている次の復
号化されなかったビットの位置へシフトさせる。
と第２コードワード長とを合算し、ＶＬＤ制御回路９０
からの出力変更信号に応答して、合算されたコードワー
ド長を出力するように働く。また合算されたコードワー
ド長と以前に累算されたモジュールで１６コードワード
長を加算して、これをＶＬＤ制御回路９０からのクロッ
ク信号に応答して、リード２３上へ第１ウインドウ制御
信号を出力する。新たに累算された累算値を表す第１ウ
インドウ制御信号は、第１バレルシフタ３０を制御する
のに用いられる。即ち、クロック信号に応答して、累算
器回路７０において新たに累算された値は、リード２３
を通じて第１バレルシフタ３０へ出力されるが、第１バ
レルシフタ３０は第１復号化ウインドウを第１バレルシ
フタ３０の以前データセグメントに含まれている次の復
号化されなかったビットの位置へシフトさせる。
【００２２】新たに累算された合計が１５を超過する場
合、累算器回路７０は、第２ラッチ回路２０の以前デー
タセグメント内の全てのビットが復号化され、今、ラッ
チ回路から除去されうることを表すREAD信号を発生す
る。論理値「1 」であるREAD信号は、リード２２を通じ
て入力バッファメモリ１０１及び第１及び第２ラッチ回
路１０，２０へ出力されることによって、入力バッファ
メモリ１０１内における次の１６ビットセグメントは第
１ラッチ回路１０へ提供されるとともに、第１ラッチ回
路１０の内容は第２ラッチ回路２０に伝送される。
合、累算器回路７０は、第２ラッチ回路２０の以前デー
タセグメント内の全てのビットが復号化され、今、ラッ
チ回路から除去されうることを表すREAD信号を発生す
る。論理値「1 」であるREAD信号は、リード２２を通じ
て入力バッファメモリ１０１及び第１及び第２ラッチ回
路１０，２０へ出力されることによって、入力バッファ
メモリ１０１内における次の１６ビットセグメントは第
１ラッチ回路１０へ提供されるとともに、第１ラッチ回
路１０の内容は第２ラッチ回路２０に伝送される。
【００２３】したがって、累算器回路７０からの第１ウ
インドウ制御信号は、以前データセグメントに含まれて
いた二つの可変長コードワードが復号化された後に発生
されることになり、READ信号は以前データセグメントに
おける全てのビットが復号化された後だけ発生されるの
で、復号化された長さによって多数のクロック信号が発
生されてからREAD信号が発生されうることが分かる。
インドウ制御信号は、以前データセグメントに含まれて
いた二つの可変長コードワードが復号化された後に発生
されることになり、READ信号は以前データセグメントに
おける全てのビットが復号化された後だけ発生されるの
で、復号化された長さによって多数のクロック信号が発
生されてからREAD信号が発生されうることが分かる。
【００２４】図１内におけるＶＬＣ復号装置１００の動
作は、図２及び図３に表形式で示した一例を参照して説
明すればより容易に理解できよう。データチャネル２４
から図１に示した入力バッファメモリ１０１に入力され
るデータストリームは、図２に示した通り、a1-a8b1-b6
c1-c5d1-d5e1-e8f1-f7q1-g9h1-h6... である。ここで、
a1-a8 は第１可変長コードワードにおける8 ビットを表
し、b1-b6 は第２可変長コードワードにおける６ビット
を表す。
作は、図２及び図３に表形式で示した一例を参照して説
明すればより容易に理解できよう。データチャネル２４
から図１に示した入力バッファメモリ１０１に入力され
るデータストリームは、図２に示した通り、a1-a8b1-b6
c1-c5d1-d5e1-e8f1-f7q1-g9h1-h6... である。ここで、
a1-a8 は第１可変長コードワードにおける8 ビットを表
し、b1-b6 は第２可変長コードワードにおける６ビット
を表す。
【００２５】図３を参照すれば、第１クロックが発生さ
れる前に、第１及び第２ラッチ回路１０，２０は初期化
される。READ信号が「1 」になって、第１データセグメ
ント、即ち、a1-a8b1-b6c1c2の１６ビットは、リード１
１を通じて第１ラッチ回路１０に提供される。この視点
において、第１及び第２ラッチ回路１０，２０、第１及
び第２バレルシフタ３０，４０及び第１及び第２メモリ
デバイス５０，６０の各出力などは、図３に「X 」で示
されたように雑音値となる。
れる前に、第１及び第２ラッチ回路１０，２０は初期化
される。READ信号が「1 」になって、第１データセグメ
ント、即ち、a1-a8b1-b6c1c2の１６ビットは、リード１
１を通じて第１ラッチ回路１０に提供される。この視点
において、第１及び第２ラッチ回路１０，２０、第１及
び第２バレルシフタ３０，４０及び第１及び第２メモリ
デバイス５０，６０の各出力などは、図３に「X 」で示
されたように雑音値となる。
【００２６】第１クロックにおいて、READ信号は「1 」
となり、この信号により次のデータセグメントc3-d5d1-
d5e1-e8 は入力バッファメモリ１０１からリード１１へ
出力され、このREAD信号においてデータセグメントa1-a
8b1-b6c1c2は第１ラッチ回路１０にラッチされる。
となり、この信号により次のデータセグメントc3-d5d1-
d5e1-e8 は入力バッファメモリ１０１からリード１１へ
出力され、このREAD信号においてデータセグメントa1-a
8b1-b6c1c2は第１ラッチ回路１０にラッチされる。
【００２７】第２クロックにおいて、READ信号は「1 」
となり、この信号により入力バッファメモリ１０１から
次のデータセグメントf1-f7g1-g9が出力され、このREAD
信号において、データセグメントc3-c5d1-d5e1-e8 は以
前データセグメントとして第１ラッチ回路１０にラッチ
されると共に、第１ラッチ回路１０における以前にラッ
チされたデータセグメントa1-a8b1-b6c1c2は、以前デー
タセグメントとして第２ラッチ回路２０に伝達される。
現在及び以前データセグメントは同時に第１バレルシフ
タ３０に提供されるが、この、第１バレルシフタ３０は
第１ウインドウ制御信号が「0 」であるので、第１復号
化ウインドウ出力のシーケンスとして以前データセグメ
ントをリード１４上に伝達する。第１メモリデバイス５
０は、第１復号化ウインドウの出力シーケンスにおける
最初の８ビットを復号化されたコードワード「A 」とし
て認識し、このような固定長復号器「A 」を出力切替え
ブロック８０を通じてリード２１上に出力する。また第
１メモリデバイス５０はリード１６上にこのような復号
化されたコードワードの長さ「8 」を出力する。その
後、以前復号化された長さ「8 」を表す第２ウインドウ
制御信号が第２バレルシフタ４０に結合される。この第
２バレルシフタ４０は、第２復号化ウインドウ出力のシ
ーケンスとして、１６ビット列のb1-b6c1c200000000 を
第２メモリデバイス６０へ提供する。第２メモリデバイ
ス６０は第２復号化ウインドウ出力のシーケンスにおけ
る最初６ビットを復号化されたコードワード「B 」とし
て認識して、このような復号化されたコードワード「B
」を出力切替えブロック８０へ提供し、出力切替えブ
ロック８０は出力転換信号に応答して、リード２１上へ
固定長復号化されたコードワード「B 」を出力する。
となり、この信号により入力バッファメモリ１０１から
次のデータセグメントf1-f7g1-g9が出力され、このREAD
信号において、データセグメントc3-c5d1-d5e1-e8 は以
前データセグメントとして第１ラッチ回路１０にラッチ
されると共に、第１ラッチ回路１０における以前にラッ
チされたデータセグメントa1-a8b1-b6c1c2は、以前デー
タセグメントとして第２ラッチ回路２０に伝達される。
現在及び以前データセグメントは同時に第１バレルシフ
タ３０に提供されるが、この、第１バレルシフタ３０は
第１ウインドウ制御信号が「0 」であるので、第１復号
化ウインドウ出力のシーケンスとして以前データセグメ
ントをリード１４上に伝達する。第１メモリデバイス５
０は、第１復号化ウインドウの出力シーケンスにおける
最初の８ビットを復号化されたコードワード「A 」とし
て認識し、このような固定長復号器「A 」を出力切替え
ブロック８０を通じてリード２１上に出力する。また第
１メモリデバイス５０はリード１６上にこのような復号
化されたコードワードの長さ「8 」を出力する。その
後、以前復号化された長さ「8 」を表す第２ウインドウ
制御信号が第２バレルシフタ４０に結合される。この第
２バレルシフタ４０は、第２復号化ウインドウ出力のシ
ーケンスとして、１６ビット列のb1-b6c1c200000000 を
第２メモリデバイス６０へ提供する。第２メモリデバイ
ス６０は第２復号化ウインドウ出力のシーケンスにおけ
る最初６ビットを復号化されたコードワード「B 」とし
て認識して、このような復号化されたコードワード「B
」を出力切替えブロック８０へ提供し、出力切替えブ
ロック８０は出力転換信号に応答して、リード２１上へ
固定長復号化されたコードワード「B 」を出力する。
【００２８】ここで、出力転換信号は第２クロック発生
から予め定められたタイム期間の経過後にＶＬＤ制御回
路９０から発生されるが、このような所定の時間は第１
バレルシフタ３０と第１及び第２メモリデバイス５０，
６０との動作遅延時間を含む。また第２メモリデバイス
６０は復号化されたコードワード長さ「6 」をリード１
７上へ出力する。累算器回路７０はリード２７上の出力
変更信号に応答して、リード１６上の以前復号化された
長さ「8 」とリード１７上の復号化されたコードワード
長「6 」を加算して、長さ「14」を表す第１ウインドウ
制御信号を発生する。ここで、既に累算されたモジュー
ルとして１６復号化されたコードワード長は「0 」であ
る。
から予め定められたタイム期間の経過後にＶＬＤ制御回
路９０から発生されるが、このような所定の時間は第１
バレルシフタ３０と第１及び第２メモリデバイス５０，
６０との動作遅延時間を含む。また第２メモリデバイス
６０は復号化されたコードワード長さ「6 」をリード１
７上へ出力する。累算器回路７０はリード２７上の出力
変更信号に応答して、リード１６上の以前復号化された
長さ「8 」とリード１７上の復号化されたコードワード
長「6 」を加算して、長さ「14」を表す第１ウインドウ
制御信号を発生する。ここで、既に累算されたモジュー
ルとして１６復号化されたコードワード長は「0 」であ
る。
【００２９】第３クロックにおいて、累算された復号化
されたコードワード長は「16」より小さいため、さらに
READ信号は「0 」となり、第１ウインドウ信号が第１バ
レルシフタ３０に供給されて、第１復号化ウインドウが
以前データセグメントの１５番目のビットから現在デー
タの３０番目のビットを含むようにシフトされる。した
がって、１６ビット列c1-c5d1-d5e1-e6 は第１メモリデ
バイス５０及び第２バレルシフタ４０へ提供される。第
１メモリデバイス５０は以前データセグメントにおける
最初５ビットを復号化されたコードワード「c 」として
認識し、このような固定長復号化されたコードワード
「c 」を出力切替えブロック８０を通じてリード２１上
に出力する。また第１メモリデバイス５０はリード１６
上にこのような復号化されたコードワード長「5 」を出
力する。その後、以前復号化されたコードワード長「5
」を表す第２ウインドウ制御信号が第２バレルシフタ
４０に結合される。この第２バレルシフタ４０はこの制
御信号に応答して、第２復号化ウインドウ出力のシーケ
ンスとして、１６ビット列d1-d5e1-e600000 を第２メモ
リデバイス６０へ提供する。第２メモリデバイス６０は
第２復号化ウインドウ出力列内の最初５ビットを復号化
されたコードワード「D 」として認識して、このような
復号化されたコードワード「D 」を出力切替えブロック
８０へ提供し、出力切替えブロック８０は出力変更信号
に応答して、リード２１上に固定長復号化されたコード
ワード「D 」を出力する。または、第２メモリデバイス
６０はこの復号化されたコードワード長「5 」をリード
１７上に出力する。累算器回路７０はリード２６上の出
力変更信号に応答して、リード１６上の以前復号化され
たコードワード長「5 」とリード１７上の復号化された
長さ「5 」とを加算する。加算され復号化されたコード
ワード長「14」は以前に累算されたモジュールとして、
１６コードワード長「14」と合算され、クロック信号が
発生される場合、累算されたコードワード長「24」（モ
ジュールとして16+8）を表す第１ウインドウ制御信号が
リード２３上に発生される。
されたコードワード長は「16」より小さいため、さらに
READ信号は「0 」となり、第１ウインドウ信号が第１バ
レルシフタ３０に供給されて、第１復号化ウインドウが
以前データセグメントの１５番目のビットから現在デー
タの３０番目のビットを含むようにシフトされる。した
がって、１６ビット列c1-c5d1-d5e1-e6 は第１メモリデ
バイス５０及び第２バレルシフタ４０へ提供される。第
１メモリデバイス５０は以前データセグメントにおける
最初５ビットを復号化されたコードワード「c 」として
認識し、このような固定長復号化されたコードワード
「c 」を出力切替えブロック８０を通じてリード２１上
に出力する。また第１メモリデバイス５０はリード１６
上にこのような復号化されたコードワード長「5 」を出
力する。その後、以前復号化されたコードワード長「5
」を表す第２ウインドウ制御信号が第２バレルシフタ
４０に結合される。この第２バレルシフタ４０はこの制
御信号に応答して、第２復号化ウインドウ出力のシーケ
ンスとして、１６ビット列d1-d5e1-e600000 を第２メモ
リデバイス６０へ提供する。第２メモリデバイス６０は
第２復号化ウインドウ出力列内の最初５ビットを復号化
されたコードワード「D 」として認識して、このような
復号化されたコードワード「D 」を出力切替えブロック
８０へ提供し、出力切替えブロック８０は出力変更信号
に応答して、リード２１上に固定長復号化されたコード
ワード「D 」を出力する。または、第２メモリデバイス
６０はこの復号化されたコードワード長「5 」をリード
１７上に出力する。累算器回路７０はリード２６上の出
力変更信号に応答して、リード１６上の以前復号化され
たコードワード長「5 」とリード１７上の復号化された
長さ「5 」とを加算する。加算され復号化されたコード
ワード長「14」は以前に累算されたモジュールとして、
１６コードワード長「14」と合算され、クロック信号が
発生される場合、累算されたコードワード長「24」（モ
ジュールとして16+8）を表す第１ウインドウ制御信号が
リード２３上に発生される。
【００３０】第４クロックにおいて、累算されたコード
ワード長は「16」より大きいため、READ信号は「1 」と
なり、この信号により入力バッファメモリ１０１から次
のデータセグメントh1-h6...が出力され、データセグメ
ントf1-f7g1-g9は以前データセグメントとして第１ラッ
チ回路１０にラッチされ、第１ラッチ回路１０に以前に
ラッチされたデータセグメントc1-c5d1d5e1-e8は、以前
セグメントとして第２ラッチ回路２０に伝達される。現
在及び以前データセグメントは、同時に第１バレルシフ
タ３０に提供され、第１バレルシフタ３０は、第１ウイ
ンドウ制御信号が「24」（モジュールとして16+8）であ
るので、第１復号化ウインドウ出力列として以前データ
セグメントの８番目のビットから始まるe1-e8f1-f7g1を
第１バレルシフタ３０に供給する。第１メモリデバイス
５０は第１復号化ウインドウ出力列のうちの最初８ビッ
トをコードワード「E 」と認識し、このような固定長復
号化されたコードワード「E 」を出力切替えブロック８
０を通じてリード２１上に出力する。また、第１メモリ
デバイス５０は、リード１６上にこのような復号化され
たコードワードの長さ「8 」を出力する。そののち、以
前復号化されたコードワード長「8 」を表す第２ウイン
ドウ制御信号が第２バレルシフタ４０に結合される。第
２バレルシフタ４０はこの制御信号に応答して、第２復
号化ウインドウ出力列として、１６ビット列f1-f7g1000
00000 を第２メモリデバイス６０へ提供する。第２メモ
リデバイス６０は第２復号化ウインドウ出力列内の最初
７ビットを復号化されたコードワード「F 」と認識し、
このような復号化されたコードワード「F 」を出力切替
えブロック８０へ提供し、出力切替えブロック８０は出
力変更信号に応答して、リード２１上に固定長復号化さ
れたコードワード「F 」を出力する。第２メモリデバイ
ス６０は復号化されたコードワード長「7 」をリード１
７上に出力する。
ワード長は「16」より大きいため、READ信号は「1 」と
なり、この信号により入力バッファメモリ１０１から次
のデータセグメントh1-h6...が出力され、データセグメ
ントf1-f7g1-g9は以前データセグメントとして第１ラッ
チ回路１０にラッチされ、第１ラッチ回路１０に以前に
ラッチされたデータセグメントc1-c5d1d5e1-e8は、以前
セグメントとして第２ラッチ回路２０に伝達される。現
在及び以前データセグメントは、同時に第１バレルシフ
タ３０に提供され、第１バレルシフタ３０は、第１ウイ
ンドウ制御信号が「24」（モジュールとして16+8）であ
るので、第１復号化ウインドウ出力列として以前データ
セグメントの８番目のビットから始まるe1-e8f1-f7g1を
第１バレルシフタ３０に供給する。第１メモリデバイス
５０は第１復号化ウインドウ出力列のうちの最初８ビッ
トをコードワード「E 」と認識し、このような固定長復
号化されたコードワード「E 」を出力切替えブロック８
０を通じてリード２１上に出力する。また、第１メモリ
デバイス５０は、リード１６上にこのような復号化され
たコードワードの長さ「8 」を出力する。そののち、以
前復号化されたコードワード長「8 」を表す第２ウイン
ドウ制御信号が第２バレルシフタ４０に結合される。第
２バレルシフタ４０はこの制御信号に応答して、第２復
号化ウインドウ出力列として、１６ビット列f1-f7g1000
00000 を第２メモリデバイス６０へ提供する。第２メモ
リデバイス６０は第２復号化ウインドウ出力列内の最初
７ビットを復号化されたコードワード「F 」と認識し、
このような復号化されたコードワード「F 」を出力切替
えブロック８０へ提供し、出力切替えブロック８０は出
力変更信号に応答して、リード２１上に固定長復号化さ
れたコードワード「F 」を出力する。第２メモリデバイ
ス６０は復号化されたコードワード長「7 」をリード１
７上に出力する。
【００３１】
【発明の効果】したがって、本発明に係るＶＬＣ復号化
装置によれば、互いに従属結合された状態の二つのバレ
ルシフタ及びそれらに対応する二つの可変長復号化表メ
モリを採用し、累算器とは独立的に第１表メモリデバイ
スからのコードワード長出力に応答して、直接シフトさ
れた復号化ウインドウ出力列を第２表メモリに供給しう
るので、累算器の動作遅延時間を交互に減らし、高速の
復号化動作を得ることができる。
装置によれば、互いに従属結合された状態の二つのバレ
ルシフタ及びそれらに対応する二つの可変長復号化表メ
モリを採用し、累算器とは独立的に第１表メモリデバイ
スからのコードワード長出力に応答して、直接シフトさ
れた復号化ウインドウ出力列を第２表メモリに供給しう
るので、累算器の動作遅延時間を交互に減らし、高速の
復号化動作を得ることができる。
【図１】本発明によるＶＬＣ復号化装置の詳細なブロッ
ク図である。
ク図である。
【図２】図１のＶＬＣ復号化装置の動作を説明するため
に用いられる入力比を示す図面である。
に用いられる入力比を示す図面である。
【図３】図１のＶＬＣ復号化装置の動作を説明するため
の図面である。
の図面である。
１０ 第１ラッチ回路 ２０ 第２ラッチ回路 ３０ 第１バレルシフタ ４０ 第２バレルシフタ ５０ 第１メモリデバイス ６０ 第２メモリデバイス ７０ 累算器回路 ８０ 出力切替えブロック ９０ ＶＬＤ制御回路 １０１ 入力バッファメモリ
Claims (1)
- 【請求項１】 少なくとも最も長い可変長コードワード
と同一の長さを有する固定長セグメントで復号化される
入力ビットストリームを格納する入力バッファから入力
される順次的な可変長コードワードを復号化するための
可変長復号化装置であって、 前記可変長復号化装置は、 読出し信号に応答して、少なくとも最も長い可変長コー
ドワードと同一の長さを有する二つの連続する固定長セ
グメントを格納する第１及び第２ビット格納手段と、 前記第１及び第２ビット格納手段に結合され、ウインド
ウ制御信号によりシフトされる第１復号化ウインドウを
有し、前記二つの固定長セグメントのうち最も長い可変
長コードワードと同一の長さを有する第１復号化ウイン
ドウ出力列を発生する第１復号器シフト手段と、 前記第１復号化ウインドウ出力列のうちの第１ビット位
置から始まる各可変長コードワードに応答して、固定長
コードワードを発生し、前記固定長コードワードに対応
する第１コードワード長出力を発生する第１メモリ手段
と、 前記第１復号器シフト手段に結合され、前記第１復号器
長出力に応答してシフトされる第２復号化ウインドウを
有することによって、第２復号化ウインドウ出力列内の
第１ビットが前記第１復号化ウインドウ出力列内の復号
化される次の可変長コードワードの第１ビットである前
記第２復号化ウインドウ出力列を発生する第２復号器シ
フト手段と、 前記第２復号化ウインドウ出力列の第１ビット位置から
始まる各可変長に応答して、固定長コードワードを発生
し、前記固定長コードワードに対応する第２コードワー
ド長出力を発生する第２メモリ手段と、 前記第１及び第２コードワード長出力を加算して、加算
されたコードワード長出力を発生し、各々のクロックで
前記加算されたコードワード長出力と予め蓄積されたコ
ードワード長とを加算して、その結果、蓄積されたコー
ドワード長を表すウインドウ制御信号を出力し、前記加
算され蓄積されたコードワード長が最も長い可変長の長
より大きい場合、前記入力バッファに格納された次の固
定長セグメントを読出して、前記次の固定長セグメント
が前記第１ビット格納手段に格納され、前記第１ビット
格納手段に既に格納された前記固定長セグメントを前記
第２ビット格納手段へ伝送するようにする前記読出し信
号を発生する累算手段とを含む可変長復号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025675A KR970002483B1 (ko) | 1993-11-29 | 1993-11-29 | 고속의 가변길이 복호화장치 |
| KR1993-25675 | 1993-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088755A true JPH088755A (ja) | 1996-01-12 |
| JP3294026B2 JP3294026B2 (ja) | 2002-06-17 |
Family
ID=19369243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29476394A Expired - Lifetime JP3294026B2 (ja) | 1993-11-29 | 1994-11-29 | 高速可変長復号化装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5561690A (ja) |
| EP (1) | EP0655842A3 (ja) |
| JP (1) | JP3294026B2 (ja) |
| KR (1) | KR970002483B1 (ja) |
| CN (1) | CN1039469C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339312A (ja) * | 2000-03-24 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 可変長復号化回路 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0152038B1 (ko) * | 1994-10-17 | 1998-10-15 | 김광호 | 상대 주소를 이용한 가변장 복호화 장치 |
| KR0154010B1 (ko) * | 1995-03-16 | 1998-11-16 | 배순훈 | 가변길이 복호화 장치 |
| KR0180169B1 (ko) * | 1995-06-30 | 1999-05-01 | 배순훈 | 가변길이 부호기 |
| KR0178201B1 (ko) * | 1995-08-31 | 1999-05-01 | 배순훈 | 가변 길이 복호화 장치 |
| KR100203246B1 (ko) * | 1995-10-19 | 1999-06-15 | 윤종용 | 고속의 가변장복호화장치 |
| US5668548A (en) * | 1995-12-28 | 1997-09-16 | Philips Electronics North America Corp. | High performance variable length decoder with enhanced throughput due to tagging of the input bit stream and parallel processing of contiguous code words |
| US5835035A (en) * | 1995-12-28 | 1998-11-10 | Philips Electronics North America Corporation | High performance variable length decoder with two-word bit stream segmentation and related method |
| US5657016A (en) * | 1995-12-28 | 1997-08-12 | Philips Electronics North America Corporation | Variable length decoder with one of N length indicator |
| US5650905A (en) * | 1995-12-28 | 1997-07-22 | Philips Electronics North America Corporation | Variable length decoder with adaptive acceleration in processing of Huffman encoded bit streams |
| US5696507A (en) * | 1996-05-31 | 1997-12-09 | Daewoo Electronics Co., Inc. | Method and apparatus for decoding variable length code |
| CN1098565C (zh) * | 1996-06-07 | 2003-01-08 | 大宇电子株式会社 | 译码变长码的方法和设备 |
| DE19707974C2 (de) * | 1997-02-27 | 1999-01-14 | Siemens Ag | Schaltungsanordnung zur Dekodierung von Codes variabler Länge |
| US6349379B2 (en) * | 1997-04-30 | 2002-02-19 | Canon Kabushiki Kaisha | System for executing instructions having flag for indicating direct or indirect specification of a length of operand data |
| KR100292050B1 (ko) * | 1997-11-08 | 2001-06-01 | 김영환 | 가변장복호기의 데이타 가변장치 |
| US6215424B1 (en) * | 1998-12-16 | 2001-04-10 | Thomson Licensing S.A. | System for variable length codeword processing suitable for video and other applications |
| US6883047B2 (en) * | 2001-05-25 | 2005-04-19 | Intel Corporation | Concurrent asynchronous USB data stream destuffer with variable width bit-wise memory controller |
| US6653955B1 (en) | 2002-05-09 | 2003-11-25 | Lsi Logic Corporation | Multi-symbol variable length code decoder |
| US6674376B1 (en) * | 2002-09-13 | 2004-01-06 | Morpho Technologies | Programmable variable length decoder circuit and method |
| CN100356793C (zh) * | 2005-06-09 | 2007-12-19 | 清华大学 | 多变长码并行解码器 |
| KR100946875B1 (ko) * | 2006-12-21 | 2010-03-09 | 삼성전자주식회사 | 통신 시스템에서 데이터 수신 장치 및 방법 |
| WO2008087750A1 (ja) * | 2007-01-19 | 2008-07-24 | Mitsubishi Electric Corporation | テーブル装置、可変長符号化装置、可変長復号装置及び可変長符号化復号装置 |
| JP4841496B2 (ja) * | 2007-04-26 | 2011-12-21 | パナソニック株式会社 | 可変長符号復号化装置 |
| WO2009122675A1 (ja) * | 2008-03-31 | 2009-10-08 | パナソニック株式会社 | 可変長符号復号化装置及びその方法 |
| CN103337253B (zh) * | 2013-05-29 | 2016-02-03 | 北京大学 | 一种rram逻辑器件的级联系统及方法 |
| CN112737905B (zh) * | 2020-12-22 | 2022-05-24 | 青岛鼎信通讯消防安全有限公司 | 一种平行二总线通讯发送、接收方法及系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173695A (en) * | 1990-06-29 | 1992-12-22 | Bell Communications Research, Inc. | High-speed flexible variable-length-code decoder |
| US5245338A (en) * | 1992-06-04 | 1993-09-14 | Bell Communications Research, Inc. | High-speed variable-length decoder |
| GB2270603B (en) * | 1992-09-09 | 1996-07-24 | Sony Broadcast & Communication | Data formatting |
| US5343195A (en) * | 1992-12-18 | 1994-08-30 | Thomson Consumer Electronics, Inc. | Variable length codeword decoding apparatus |
| US5400075A (en) * | 1993-01-13 | 1995-03-21 | Thomson Consumer Electronics, Inc. | Adaptive variable length encoder/decoder |
-
1993
- 1993-11-29 KR KR1019930025675A patent/KR970002483B1/ko not_active IP Right Cessation
-
1994
- 1994-11-29 CN CN94112762A patent/CN1039469C/zh not_active Expired - Lifetime
- 1994-11-29 EP EP94118771A patent/EP0655842A3/en not_active Ceased
- 1994-11-29 US US08/346,067 patent/US5561690A/en not_active Expired - Lifetime
- 1994-11-29 JP JP29476394A patent/JP3294026B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339312A (ja) * | 2000-03-24 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 可変長復号化回路 |
| JP4559652B2 (ja) * | 2000-03-24 | 2010-10-13 | パナソニック株式会社 | 可変長復号化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3294026B2 (ja) | 2002-06-17 |
| CN1039469C (zh) | 1998-08-05 |
| EP0655842A2 (en) | 1995-05-31 |
| KR970002483B1 (ko) | 1997-03-05 |
| EP0655842A3 (en) | 1997-01-22 |
| CN1108019A (zh) | 1995-09-06 |
| KR950016368A (ko) | 1995-06-17 |
| US5561690A (en) | 1996-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3294026B2 (ja) | 高速可変長復号化装置 | |
| US5436626A (en) | Variable-length codeword encoder | |
| US5245338A (en) | High-speed variable-length decoder | |
| JP3136796B2 (ja) | 可変長符号デコーダ | |
| KR0178201B1 (ko) | 가변 길이 복호화 장치 | |
| EP0663730B1 (en) | Apparatus for decoding variable length codes | |
| US5677690A (en) | High speed variable length code decoding apparatus | |
| JPH0669813A (ja) | 可変長コードデコーディング装置 | |
| KR0179103B1 (ko) | 고속 가변길이 디코더장치 | |
| KR960003452B1 (ko) | 가변길이부호 복호장치 | |
| KR100192269B1 (ko) | 가변길이 코드 디코더 | |
| US5736946A (en) | High speed apparatus and method for decoding variable length code | |
| CN1128439A (zh) | 高速可变长度码解码装置 | |
| US5708430A (en) | High speed variable length code decoding apparatus | |
| JPH08223055A (ja) | 可変長コードデコーダ | |
| JP2537551B2 (ja) | 可変長符号復号回路 | |
| JP3389389B2 (ja) | 可変長コード復号化装置 | |
| JP3014999B2 (ja) | ハフマン復号化装置 | |
| KR0125126B1 (ko) | 고속 가변길이부호 복호화 장치 | |
| JP3346204B2 (ja) | 可変長符号復号装置 | |
| JPH0373619A (ja) | ラン長符号符号化回路 | |
| KR100304872B1 (ko) | 가변길이코드디코더. | |
| JPH0993139A (ja) | 可変長符号の復号方法および装置 | |
| KR0125125B1 (ko) | 고속 가변길이부호 복호화 장치 | |
| JPH07143012A (ja) | 可変長符号の復号方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100405 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110405 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120405 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130405 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130405 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140405 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |