CN1039469C - 高速变长码译码设备 - Google Patents

Abstract

变长码译码设备，包括：与第一桶形移位器级联的、给第二表存储器设备提供译码窗口输出序列的第二桶形移位器，该译码窗口输出序列响应第一表存储器设备输出的码字长度被直接移位，使得在译码窗口输出序列中的第一位是在第一桶形移位器的译码窗口输出序列中的下一个变长码字的第一位；用于响应在第二译码窗口输出序列中的各变长码字产生定长码字的第二表存储器设备，由此在各时钟周期中顺序地译码两个变长码字，没有累加器延迟，以便移位第一桶形移位器的译码窗口。

Description

高速变长码译码设备

本发明涉及变长码(VLC)译码设备；特别涉及改进的VLC译码设备，该改进的VLC译码设备通过有效地减小包括在其内的累加器的操作延迟能够提供高速译码操作。

变长编码是一种被经常用于无损失的数据压缩技术。这一技术被用来根据数据的统计出现率将定长数据转换为变长码字。以用较短的码字表示较经常出现的数据和选择较长的码字表示不经常出现的数据这样的方式来选择码字的长度。通过适当地将变长码字规定为所有可能源码字的集合，变长码字的平均字长会比原始数据的平均字长短，这样就实现了数据压缩。

在这一环节中，霍夫曼码设计是通常用来构造已知数据统计的最小冗余变长码的手段。一般来说，可通过利用表查询过程来完成编码过程，该表查询过程利用输入数据来访问该表。码字和字长信息被作为表的内容来存储并通过缓冲器以恒定的数据率顺序地被输出到数据通道。

但是，在接收终端，译码过程较复杂。由于变长的性质，每一码字在其能够被译码为源符号之前必须从接收位串中被断开。因此，可变字长译码器的设计比变长编码器的设计复杂。

已有几种设备被用来译码变长码字流。它们之中最经常使用的是采用了例如在Gary Kahan的于1990年2月6日公开的美国专利第4899149号中揭示的树搜索算法的VLC译码器。在这一设备中，变长码用树来表示，码字为树叶(也称为终端节点)。译码过程从码树的根开始并在接收位流的引导下沿每一节点处的两个分支之一进行。当到达树叶时，就检测了码字的结束并将其与剩余的位流断开。这种译码设备包括相应于树的逻辑电路和横过码树的控制电路。但是，由于对于每一译码符号需要逐位地搜索码树，所以这一方法很慢，特别是对于长的码字。

在Ming-Ting Sun等人的于1992年12月22日公开的美国专利第5173695号和Ming-Ting Sun的美国专利第5245338号中公开了基于查询表的VLC译码器。该译码器包括两个级联的锁存电路，每一锁存电路具有等于最大码字长度的位能力，这两个锁存电路存储由输入缓冲存储器提供的连续位，以便存储将在定长数据段中被译码的位流；还包括与该两个锁存电路连接的、用于提供长度等于最大码字长度的滑动译码窗口输出的桶形移位器，对顺序译码的变长码字按最长的码字长度的模进行累加的累加器，以及查询表存储设备，该查询表存储设备输出相应于被包括在滑动译码窗口输出中的变长码字的定长字和输出变长码字的长度。当码字在每一时钟周期期间被译码时，它的长度被累加，并且桶形移位器的译码窗口被移动以便开始于下一个要被译码的码字的第一位。在时钟周期期间，当累加的长度超过最大码字长度时，这表示在第二锁存电路中的所有位已被译码，则在第一锁存电路中的位被移入第二锁存电路、位的下一个固定数据段从输入缓冲存储器被读入到第一锁存电路。

在以上描述的译码器结构中，操作速度受到在关键通道中的部件的操作延迟的限制，该关键通道包括查询表存储器、桶形移位器和累加器。正是作为其功能的一部分的对从输入缓冲存储器到第二锁存电路的读出操作进行控制的累加器造成了全部操作延迟的显著的或重要的部分。这一延迟将对在例如高分辨率电视系统中所需的高速译码有不利的影响

因此，本发明的主要目的是提供VLC译码设备，该VLC译码设备采用两个桶形移位器和两个相应的变长译码表存储器来交替地减小在累加器中的操作延迟，由此便利地实现了高速译码操作。

根据本发明，提供了以固定时钟速率对由输入缓冲器提供的顺序变长码字进行译码的变长码译码设备，输入缓冲器存储了要被译码为定长数据段的输入位流，定长数据段的长度等于变长码字的最长长度，该变长码译码设备包括：第一和第二位存储装置，根据读信号顺序地存储来自输入缓冲器的两个定长数据段；与第一和第二位存储器连接的并且具有用于产生两个定长数据段的第一译码窗口输出序列的第一译码窗口的第一译码器移位装置，第一译码窗口输出的位长度等于变长码字的最长长度，所述第一译码窗口直接响应窗口控制信号被移位；与第一译码器移位装置连接的第一存储器装置，用于根据以第一译码窗口输出序列的第一位位置开始的变长码字产生定长码字和用于产生相应于被译码的变长码字的第一码字长度输出；与所述第一译码器移位装置连接的并且具有用于根据被包括在第一译码窗口输出序列中的位和预定的定长数据段产生第二译码窗口输出序列的第二译码器移位装置，第二译码窗口输出的位长度等于变长码字的最长长度，所述译码窗口直接响应第一码字长度输出被移位，使得在第二译码窗口输出序列中的第一位位置就是要在第一译码窗口输出序列中被译码的下一个变长码字的第一位位置；第二存储器装置，用于根据所述下一个变长码字产生定长码字和用于产生相应于被译码的下一个变长码字的第二码字长度输出；以及累加器装置，用于将第一和第二码字长度输出相加以便产生相加的码字长度输出和用于在每一时钟驱动下将相加的码字长度输出与以前累加的码字长度输出相加，以便产生表示相加的和累加的码字长度的窗口控制信号，当所述相加的和累加的码字长度比变长码字的最长长度还要长时，所述累加器就产生读信号来检索存储在输入缓冲器中的下一个定长数据段，所述下一个定长数据段被存储在第一位存储装置中，以前存储在该第一位存储装置中的定长数据段被输入到第二位存储装置。

根据参看附图对最佳实施例的以下描述将会明了本发明的上述和其它目的和特点，在附图中：

图1表示本发明的VLC译码设备的示意图；

图2表示用来说明图1所示的VLC译码设备的操作的输入位流；

图3提供了说明图1所示VLC译码设备的操作的说明性图表。

本发明最佳实施例的VLC译码器如图1所示。假定要被译码的变长码字的最长长度为16位。VLC译码器100对以连续的位流输入给它的顺序的变长的码字进行译码并以固定的符号时钟在导线21上输出相应于变长码字的被译码的定长码字，它包括第一和第二锁存电路10和20、第一和第二桶形移位器30和40、以及第一和第二存储设备50和60。

在数据通道24上接收的串行数据流输入到输入缓冲存储器101，输入缓冲存储器101以定长数据段形式存储串行数据流的变长字并且响应在导线22上的“读”信号在导线11上顺序地输出定长数据段、例如16位数据段，数据段的位长与变长码字的最长位长相同。

第一锁存电路10与输入缓冲存储器101连接并且响应在导线22上的“读”信号顺序地接收定长数据段。第二锁存电路20与第一锁存电路10连接并且接收以前保持在第一锁存电路10中的定长数据段。当需要提供新的数据段时，就在导线22上激活“读”控制信号。响应该“读”控制信号，缓冲存储器101就将下一个数据段提供给导线11；第一锁存电路10接收下一个数据段；以前保持在第一锁存电路10中的数据段被传送给第二锁存电路20。第二锁存电路因此总是包含在时间上顺序地早于被包含在第一锁存电路10中的数据段的数据段。被包含在第一和第二锁存电路10和20中的两个数据段包括了要被译码的串行输入数据的32位序列，该32位序列是最长码字长度的两倍。

在第一和第二锁存电路10和20中的两个数据段分别通过并行导线12和13输入到第一桶形移位器30。就是说，在这一新的数据段中的位与在以前数据段中的位连接、然后传送给第一桶形移位器30。第一桶形移位器30在导线14上的输出是两个输入数据段的16位序列：第二锁存电路20输出的以前数据段和第一锁存电路10输出的当前数据段。如以下将要描述的那样，当第一窗口控制信号在导线23上被激活时，桶形移位器被直接地移位以便装入两个数据段的下一个序列。当大于15的移位出现时，表明在以前数据段中的全部位已被译码，则在第一锁存电路10中的当前数据段就作为以前数据段输入到第二锁存电路20并且从输入缓冲存储器101将下一个16位数据段作为当前数据段读入到第一锁存电路10。第一桶形移位器30的输出与第一存储器设备50和第二桶形移位器40连接。在描述的实施例中，第一存储器设备50由可编程逻辑阵列(PLA)构成。图1所示的PLA50包括码字表“与”平面51、字长表“或”平面52和译码字表“或”平面53。如同也在美国专利第5267266和5173695号中描述的那样，每一码字根据该码字的位组合模式被表示为在码字表“与”平面51中的项目。由于在具有16位的最长字长的码字集合中的大多数码字少于16位，所以桶形移位器的在码字表中的实际码字的位组合模式之外的输出的位位置被标为“不用管”的位置。当桶形移位器30的序列与存储在码字表“与”平面51中的码字位组合模式之一相符时，就检测码字。因此，例如，如果变长码字位组合模式之一是“01”，而桶形移位器30的16位序列具有模式“0111110000011101”，则相符出现在前两位。该前两位因此被识别为变长码字，下一个码字从第三位开始。

当在导线14上的第一译码窗口输出序列与在码字表“与”平面51中的项目相符时，就激活在字长表“或”平面52中的项目和在译码字表“或”平面53中的项目。译字表“或”平面53通过选择部件80将相应于在码字表“与”平面51中的相符变长码字的译码定长字输出到导线21。

字长表“或”平面在导线16上产生表示在码字表51中的相符变长码字的长度的第一字长信号。对于以上例子，字长表51输出“2”，表示检测字“01”的长度。在导线16上的这一字长被作为第二窗口控制信号直接传送给桶形移位器40。该字长信号还通过导线16输入到累加器电路70，该累加器电路70对译码字长进行累加并且在导线23上产生用来控制第一桶形移位器30的第一窗口控制信号。

如上所述，第一桶形移位器30的输出、即第一译码窗口输出序列通过导线14输入到第二桶形移位器40。除了当前数据段被固定为“0000000000000000”和第一译码窗口输出序列总被作为以前数据段来提供外，第二桶形移位器40基本上与第一桶形移位器30相同。在导线15上的第二桶形移位器40的第二译码窗口输出序列是被表示在第一存储器设备50中的以前相符的变长码字的长度的第二窗口控制信号移位的16位序列。如所描述，当该第二窗口控制信号在导线16上被激活时，桶形移位器40的第二译码窗口被直接移位，以便装入以在第一译码窗口输出序列中的下一个要被译码的变长码字的第一位开始的特定序列。

第二译码窗口输出序列被输入到第二存储器设备60。根据最佳实施例，第二存储器设备60基本上与第一存储器设备50相同，但可以只包括表示变长编码的变换系数的码字表的一部分。第二存储器设备也可由可编程逻辑阵列(PLA)来构成，它包括码字表“与”平面61、字长表“或”平面62和译码字表“或”平面63。如上所述，当在导线15上的第二译码窗口输出序列与码字表“与”平面61中的项目相符时，就激活在字长表“或”平面62中的项目和在译码字表“或”平面53中的项目。译码字表“或”平面63通过导线19给选择部件80输出相应于在码字表“与”平面61中的相符变长码字的定长码字。输出选择部件80响应从变长译码(VLD)控制电路90输出的输出转换信号将定长码字输出到导线21。字长表“或”平面62在导线17上产生表示在码字表“与”平面60中的相符变长码字的长度的第二字长信号。在导线17上的这一字长输入到累加器电路70。

累加器70响应VLD控制电路90输出的输出转换信号将第一码字长度和第二码字长度相加，以便产生相加的码字长度；还响应VLD控制电路90输出的时钟信号将相加的码字长度与以前累加的模16字长相加，以便在导线上产生第一窗口控制信号。表示新的累加码字长度的第一窗口控制信号被用来控制第一桶形移位器30。就是说，根据时钟信号、通过导线23将在累加器70中的第一窗口控制信号输出给第一桶形移位器30，该第一桶形移位器30将第一译码窗口的位置移位到被包括在第一桶形移位器30的以前数据段中的下一个未译码位。

当新的累加和大于15时，累加器70就激活“读”信号，该信号表示在第二锁存电路30的以前数据段中的全部位已被译码、现在可被放弃。为了在将第一锁存电路10的内容传送到第二锁存电路的时候将在输入缓冲存储器101中的下一个16位数据段输入到一锁存电路10，通过导线22将为“1”的这一“读”信号输出给输入缓冲存储器101、第一和第二锁存电路10和20。

因此，可以看出：累加器70输出的第一窗口控制信号在被包括在以前数据段中的两个变长码已被译码之后被激活，而“读”信号只有在以前数据段中的全部位已被译码之后—根据译码字的长度，这一译码可以是几个时钟周期的长度—才被激活。

参看在图2和图3中以表的形式表示的例子可以更容易地理解图1中的译码器的操作。假定从数据通道24输入到图1所示的输入缓冲存储器101的数据流如图2所示由位流a1-a8b1-b6c1-c5d1-d5e1-e8f1-f7g1-9qh1-h6组成，其中的a1-a8表示第一变长码字中的8位、b1-b6表示第二变长码字中的6位，等等。

参看图3，在第一时钟之前初始化第一和第二锁存电路10和20。根据为“1”的“读”信号，通过导线11将组成16位的a1-a8b1-b6c1c2的第一数据段输入给第一锁存电路10。这时，第一和第二锁存电路10和20的输出、第一和第二桶形移位器30和40的输出以及第一和第二存储器设备的输出都是噪声值，在图3中以“x”来表示。

在第一时钟时刻，“读”信号是“1”，下一数据段c3-c5d1-d5e1-e8从输入缓冲存储器101输出到导线11。在这一“读”信号作用下，数据段a1-a8b1-b6c1c2被锁存在第一锁存电路10中。

在第二时钟时刻，“读”信号是“1”，下一数据段f1-f7g1-g9从输入缓冲存储器10输出。在这一“读”信号作用下，数据段c3-c5d1-d5e1-e8作为当前数据段被锁存入第一锁存电路10，以前锁存在第一锁存电路10中的数据段a1-a8b1-b6c1c2作为以前数据段被输入第二锁存电路20。当前和以前数据段被同时输入到第一桶形移位器30，由于第一窗口控制信号为“0”，所以第一桶形移位器30就在导线14上将以前数据段作为第一译码窗口输出序列进行传送。第一存储器设备50将第一译码窗口输出序列中的前8位识别为译码字“A”并通过输出选择部件80将这一定长译码字A输出到导线21。第一存储器设备50还在导线16上输出该字的长度“8”。表示以前译码长度“8”的第二窗口控制信号然后输入给第二桶形移位器40，第二桶形移位器40将16位序列b1-b6c1c200000000作为第二译码窗口输出序列输入给第二存储器设备60。第二存储器设备60将第二译码窗口输出序列中的前6位识别为译码字“B”并将这一定长译码字B输出给输出选择部件80，输出选择部件80响应输出转换信号将该定长译码字B输出到导线21。输出转换信号在第二时钟的预定时间段之后被VLD控制电路90激活，预定时间段包含了第一桶形移位器30以及第一和第二存储器设备50和60的操作延迟。第二存储器设备50还在导线17上输出该译码字的长度“6”。累加器70响应导线27上的输出转换信号，将导线16上的以前译码长度“8”与导线17上的译码长度“6”相加，以便产生表示长度“14”的第一窗口控制信号，其中的以前累加的模16字长为“0”。

在第三时钟时刻，由于累加的码字长度小于16，所以“读”信号为“0”。第一窗口控制信号输入到第一桶形移位器30，第一译码窗口在该移位器30中被移位，以便覆盖以前数据段中的第15位至当前数据段中的第30位。因此，16位序列c1-c5d1-d5e1-e6被输入到第一存储器设备50和第二桶形移位器40。第一存储器设备50将以前数据段中的前5位识别为译码字“c”并通过输出选择部件80将该定长译码字c输出到导线21。第一存储器设备50还在导线16上输出该字的长度“5”。表示以前译码长度“5”的第二窗口控制信号然后输入给第2桶形移位器40，第二桶形移位器40将16位序列d1-d5e1-e600000输入给第二存储器设备60。第二存储器设备60将以前数据段中的前5位识别为译码字“D”并将这一定长译码字D输出给输出选择部件80，输出选择部件80响应输出转换信号将该定长译码字D输出到导线21。第二存储器设备60还在导线17上输出这一译码字的长度“5”。累加器70响应导线26上的输出转换信号，将导线16上的以前译码长度“5”与导线17上的译码长度“5”相加。累加器70还将相加的长度“10”与以前累加的模16码字长度“14”相加以便根据导线26上的时钟信号在导线23上产生表示长度“24”的第一窗口控制信号。

在第四时钟时刻，由于累加的码字长度大于“16”，所以“读”信号为“1”。在这一“读”信号作用下，从输入缓冲存储设备101检索下一个数据段h1-h6....；数据段f1-f7g1-g9作为当前数据段被锁存入第一锁存电路10；以前锁存在第一锁存电路10中的数据段c3-c5d1-d5e1-e8作为以前数据段输入第二锁存电路20。当前和以前数据段被同时输入到第一桶形移位器，由于第一窗口控制信号是“24(模16+8)”，所以该第一桶形移位器在导线14上传送16位序列e1-e8f1-f7g1，该序列以便在以前数据段中的第8位开始。第一存储器设备50将在以前数据段中的前8位识别为译码字“E”并通过输出选择部件80将这一定长译码字E输出到导线21。第一存储器设备50还在导线16上输出该字的长度“8”。表示以前译码长度“8”的第二窗口控制信号然后输入给第二桶形移位器40，第二桶形移位器40将16位序列f1-f7g100000000输入给第二存储器设备60。第二存储器设备60将在以前数据段中的前7位识别为译码字“F”并将这一定长译码字F输出给输出选择部件80，输出选择部件80响应输出转换信号将该定长译码字F输出到导线21。第二存储器设备50还在导线17上输出这一译码字的长度“7”。

从上述描述可以容易地理解，由于第二桶形移位器与第一桶形移位器级联和给第二表存储器设备提供了译码窗口输出序列，根据第一表存储器设备输出的码字长度与累加器无关地直接移位该译码窗口输出序列，所以本发明的VLC译码设备还进一步减小了累加器的操作延迟，由此便利地实现了高速译码操作。

虽然已关于最佳实施例公开和描述了本发明，但不脱离如在所附权利要求所限定的本发明的精神和范围可以作出许多修改和改进，这对于本领域的技术人员而言是显而易见的。

Claims (1)

1.以固定时钟速率对由输入缓冲器提供的顺序变长码字进行译码的变长码译码设备，输入缓冲器存储了要被译码为定长数据段的输入位流，定长数据段的长度等于变长码字的最长长度，所述变长码译码设备包括：第一和第二位存储装置，根据读信号顺序地存储来自输入缓冲器的两个定长数据段；用于产生该两个定长数据段的第一译码窗口输出序列的第一译码器移位装置；用于产生一固定长码字的第一存储器装置以及一累加器装置，其特征在于：

该第一译码器移位装置与第一和第二位存储器连接并且具有用于产生该两个定长数据段的第一译码窗口输出序列的第一译码窗口，第一译码窗口输出的位长度等于变长码字的最长长度，所述第一译码窗口直接响应窗口控制信号被移位；

该第一存储器装置与第一译码器移位装置连接，用于根据以第一译码窗口输出序列的第一位位置开始的变长码字产生定长码字和用于产生相应于被译码的变长码字的第一码字长度输出；

该设备还包括：

与所述第一译码器移位装置连接的并且具有用于根据被包括在第一译码窗口输出序列中的位和预定的定长数据段产生第二译码窗口输出序列的第二译码器移位装置，第二译码窗口输出的位长度等于变长码字的最长长度，所述译码窗口直接响应第一码字长度输出被移位，使得在第二译码窗口输出序列中的第一位位置就是要在第一译码窗口输出序列中被译码的下一个变长码字的第一位位置；

第二存储器装置，用于根据所述下一个变长码字产生定长码字和用于产生相应于被译码的下一个变长码字的第二码字长度输出；以及

该累加器装置用于将第一和第二码字长度输出相加以便产生相加的码字长度输出和用于在每一时钟驱动下将相加的码字长度输出与以前累加的码字长度输出相加，以便产生表示相加的和累加的码字长度的窗口控制信号，当所述相加的和累加的码字长度比变长码字的最长长度还要长时，所述累加器就产生读信号来检索存储在输入缓冲器中的下一个定长数据段，所述下一个定长数据段被存储在第一位存储装置中，以前存储在该第一位存储装置中的定长数据段被输入到第二位存储装置。

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