JPH0669813A - 可変長コードデコーディング装置 - Google Patents
可変長コードデコーディング装置Info
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- JPH0669813A JPH0669813A JP5137853A JP13785393A JPH0669813A JP H0669813 A JPH0669813 A JP H0669813A JP 5137853 A JP5137853 A JP 5137853A JP 13785393 A JP13785393 A JP 13785393A JP H0669813 A JPH0669813 A JP H0669813A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 可変長コードデコーダから入力ビットストリ
ーム中、つぎのデコーディング対象のビットストリーム
を抽出する時間を激減させることによって、デコーディ
ング速度が顕著に改善された可変長コードデコーダを提
供する。 【構成】 可変長コードデコーダは、受信チャンネルか
らビットストリームを受信してラッチし、制御信号によ
って受信された入力ビットストリームの中で予め設定さ
れたビットワードを再構成およびワード長さのテーブル
２０に提供するためのインターフェース回路１０を含
む。インターフェース回路１０は前述の予め設定された
ビットワードを選択するため、入力ビットストリームの
先行ビットから１ビットずつシフトされた２N ビットの
入力ビットストリームを各々出力するウィンドー
（Ｗ0 ,...ＷN ）を有するウィンドー回路１３を含む。
ーム中、つぎのデコーディング対象のビットストリーム
を抽出する時間を激減させることによって、デコーディ
ング速度が顕著に改善された可変長コードデコーダを提
供する。 【構成】 可変長コードデコーダは、受信チャンネルか
らビットストリームを受信してラッチし、制御信号によ
って受信された入力ビットストリームの中で予め設定さ
れたビットワードを再構成およびワード長さのテーブル
２０に提供するためのインターフェース回路１０を含
む。インターフェース回路１０は前述の予め設定された
ビットワードを選択するため、入力ビットストリームの
先行ビットから１ビットずつシフトされた２N ビットの
入力ビットストリームを各々出力するウィンドー
（Ｗ0 ,...ＷN ）を有するウィンドー回路１３を含む。
Description
【０００１】
【産業上の利用分野】本発明は、可変長コードデコーテ
ィング装置に関し、とくに、より高速の作動ができる改
善された可変長コードデコーティング装置に関する。
ィング装置に関し、とくに、より高速の作動ができる改
善された可変長コードデコーティング装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】通
常、可変長(Variable-Length:VL)コーディングは、多様
な無損失データ圧縮のために利用されている。可変長コ
ーディングは、データの統計値に基づいて固定された長
さのデータを可変長データに変換するもので、情報源デ
ータに含まれている各コードワードの発生頻度によっ
て、その頻度が高いコードワードは短い長さのコードワ
ードに変換させ、発生頻度が少ないコードワードは長さ
が長いコードワードで表示する方法である。このばあ
い、平均のワードの長さは情報源データの平均のワード
の長さよりもっと短くなるので、データの圧縮がなされ
ることになる。公知のデータの統計値に対して最小容張
性を有する可変長コーディングを具現させるには、通
常、ホフマン(Huffman) コードが利用される。
常、可変長(Variable-Length:VL)コーディングは、多様
な無損失データ圧縮のために利用されている。可変長コ
ーディングは、データの統計値に基づいて固定された長
さのデータを可変長データに変換するもので、情報源デ
ータに含まれている各コードワードの発生頻度によっ
て、その頻度が高いコードワードは短い長さのコードワ
ードに変換させ、発生頻度が少ないコードワードは長さ
が長いコードワードで表示する方法である。このばあ
い、平均のワードの長さは情報源データの平均のワード
の長さよりもっと短くなるので、データの圧縮がなされ
ることになる。公知のデータの統計値に対して最小容張
性を有する可変長コーディングを具現させるには、通
常、ホフマン(Huffman) コードが利用される。
【０００３】一般的に、コーディング過程は入力データ
を、テーブルをアドレシングするのに利用するテーブル
ルックアップ(table-lookup)によって具現することがで
き、コードワードおよびワードの長さはテーブルの内容
にて記憶される。しかし、ディコーデング過程は甚だし
く複雑である。すなわち、可変長の特徴に因って各々の
コードワードは、受信されたビットストリームから分割
されたのち、情報源コードワードにデコードされる。そ
れ故、通常、可変長コードディコーダの設計は、可変長
エンコードの設計よりも難しい。
を、テーブルをアドレシングするのに利用するテーブル
ルックアップ(table-lookup)によって具現することがで
き、コードワードおよびワードの長さはテーブルの内容
にて記憶される。しかし、ディコーデング過程は甚だし
く複雑である。すなわち、可変長の特徴に因って各々の
コードワードは、受信されたビットストリームから分割
されたのち、情報源コードワードにデコードされる。そ
れ故、通常、可変長コードディコーダの設計は、可変長
エンコードの設計よりも難しい。
【０００４】なお、この様な可変長コードデコーディン
グのために多様な方法が提案されている。この様な方法
の一つとして、1990年２月６日にガリーカーン(Gary Ka
han)に付与された米国特許第4,899,149 号明細書に開示
された、ツリー検索アルゴリズムが主に用いられている
が、ツリー検索アルゴリズムを利用したデコーダは、ツ
リーに対応する論理回路と、コートツリーに対してツリ
ー運行(tree traversal)を遂行する制御回路を含んでい
る。しかし、この様な接近方法はその速度が相当遅い
し、各々のディコーダシンボルに対してコードツリーを
通じてビット単位の検索が要求される。したがって、ツ
リー検索に基づいたデコーダは出力データ速度に比べて
数倍の速度で作動しなければならないという問題があっ
た。
グのために多様な方法が提案されている。この様な方法
の一つとして、1990年２月６日にガリーカーン(Gary Ka
han)に付与された米国特許第4,899,149 号明細書に開示
された、ツリー検索アルゴリズムが主に用いられている
が、ツリー検索アルゴリズムを利用したデコーダは、ツ
リーに対応する論理回路と、コートツリーに対してツリ
ー運行(tree traversal)を遂行する制御回路を含んでい
る。しかし、この様な接近方法はその速度が相当遅い
し、各々のディコーダシンボルに対してコードツリーを
通じてビット単位の検索が要求される。したがって、ツ
リー検索に基づいたデコーダは出力データ速度に比べて
数倍の速度で作動しなければならないという問題があっ
た。
【０００５】可変長デコーダの速度を改善するためのも
う一つの方法としては、ミンチンソン(Ming-Ting Sun)
などの論文「ハイスピード プログラマブル アイシー
フォア デコーディング オブ バリアブルレングス
コーズ(High-Speed Programmable ICs for Decoding of
Variable-Length Codes）」（アプリケーションオブ
デジタル イメージ プロセシング(Application of Di
gital Image Processing XII),SPIE 1153(1989.8) ）
で、改善されたテーブル検索支援可変長コードデコーダ
が提案されている。改善されたテーブル検索支援可変長
コードデコーダはCMOS集積回路を利用したもので、デコ
ードされたコードワードに対応するビットの数を自動移
動が可能に設計されたバレルシフタ(barrel Shifter)を
利用する。このバレルシフタはコードワードのテーブル
およびワード長さのテーブルと結合し、１段階高速のデ
コーディングを可能にする。すなわち、コードワードの
長さが知らされたばあい、従来のビット単位検索とは異
なり、改善されたテーブル検索支援可変長デコーダはバ
レルシフタを利用して一度に全体のコードワードをシフ
トさせることができる。これによって受信されたビット
ストリームからコードワードの検出が１段階でなされる
ので高速デコーディングが可能になる。
う一つの方法としては、ミンチンソン(Ming-Ting Sun)
などの論文「ハイスピード プログラマブル アイシー
フォア デコーディング オブ バリアブルレングス
コーズ(High-Speed Programmable ICs for Decoding of
Variable-Length Codes）」（アプリケーションオブ
デジタル イメージ プロセシング(Application of Di
gital Image Processing XII),SPIE 1153(1989.8) ）
で、改善されたテーブル検索支援可変長コードデコーダ
が提案されている。改善されたテーブル検索支援可変長
コードデコーダはCMOS集積回路を利用したもので、デコ
ードされたコードワードに対応するビットの数を自動移
動が可能に設計されたバレルシフタ(barrel Shifter)を
利用する。このバレルシフタはコードワードのテーブル
およびワード長さのテーブルと結合し、１段階高速のデ
コーディングを可能にする。すなわち、コードワードの
長さが知らされたばあい、従来のビット単位検索とは異
なり、改善されたテーブル検索支援可変長デコーダはバ
レルシフタを利用して一度に全体のコードワードをシフ
トさせることができる。これによって受信されたビット
ストリームからコードワードの検出が１段階でなされる
ので高速デコーディングが可能になる。
【０００６】しかし、このような改善されたテーブル検
索支援可変長デコーダは、従来のテーブル検索支援可変
長デコーダに比べ、ある程度、速度の改善をもたらした
が、１段階内においてバレルシフタの作動が、望むビッ
ト単位のシフトをするため、速度支援を招く複雑で付加
的な論理回路が必要であるので、これもまた、デコーデ
ィング速度を制約するという問題があった。
索支援可変長デコーダは、従来のテーブル検索支援可変
長デコーダに比べ、ある程度、速度の改善をもたらした
が、１段階内においてバレルシフタの作動が、望むビッ
ト単位のシフトをするため、速度支援を招く複雑で付加
的な論理回路が必要であるので、これもまた、デコーデ
ィング速度を制約するという問題があった。
【０００７】したがって、本発明の目的は可変長コード
デコーダから入力ビットストリーム中、つぎのデコーデ
ィング対象のビットストリームを抽出する時間を激減さ
せることによって、デコーディング速度が顕著に改善さ
れた可変長コードデコーダを提供することである。
デコーダから入力ビットストリーム中、つぎのデコーデ
ィング対象のビットストリームを抽出する時間を激減さ
せることによって、デコーディング速度が顕著に改善さ
れた可変長コードデコーダを提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、可変長
コードを含む入力ビットストリームから、デコーディン
グの対象のビットストリームを抽出するインターフェー
ス回路と、前記インターフェース回路に結合されてお
り、前記デコーディングの対象のビットストリームをデ
コーディングして、デコードされたシンボルとデコード
されたシンボルに対応するデコーディングされたコード
ワードの長さを表すワードの長さのデータを含むデコー
ディング結果のデータを出力するテーブルルックアップ
メモリーを備えた可変長コードデコーディング装置であ
って、前記インターフェース回路が、２N ビットの入力
ビットストリームを受信してラッチする第１ラッチ回路
と、２N ビットの入力ビットストリームが、前記第１ラ
ッチ回路に入力される場合、前記第１ラッチ回路からの
先行の２N ビットの入力ビットをラッチする第２ラッチ
回路と、前記第１および第２ラッチ回路からの出力を同
時に入力し、各々隣り合わせのウィンドーレジスター(w
indow register) について１ビットずつシフトされた２
N ビットの入力ビットストリームを記憶する２N ビット
の記憶領域を有する複数のウィンドーレジスターと、前
記ワード長さのデータに応じて、前記ワード長さのデー
タに対応する正確にシフトされたデコーディングの対象
ビットを有するウィンドーレジスターを選択するための
ウィンドー選択信号を出力する制御手段とを備えてなる
可変長コードデコーディング装置が提供される。
コードを含む入力ビットストリームから、デコーディン
グの対象のビットストリームを抽出するインターフェー
ス回路と、前記インターフェース回路に結合されてお
り、前記デコーディングの対象のビットストリームをデ
コーディングして、デコードされたシンボルとデコード
されたシンボルに対応するデコーディングされたコード
ワードの長さを表すワードの長さのデータを含むデコー
ディング結果のデータを出力するテーブルルックアップ
メモリーを備えた可変長コードデコーディング装置であ
って、前記インターフェース回路が、２N ビットの入力
ビットストリームを受信してラッチする第１ラッチ回路
と、２N ビットの入力ビットストリームが、前記第１ラ
ッチ回路に入力される場合、前記第１ラッチ回路からの
先行の２N ビットの入力ビットをラッチする第２ラッチ
回路と、前記第１および第２ラッチ回路からの出力を同
時に入力し、各々隣り合わせのウィンドーレジスター(w
indow register) について１ビットずつシフトされた２
N ビットの入力ビットストリームを記憶する２N ビット
の記憶領域を有する複数のウィンドーレジスターと、前
記ワード長さのデータに応じて、前記ワード長さのデー
タに対応する正確にシフトされたデコーディングの対象
ビットを有するウィンドーレジスターを選択するための
ウィンドー選択信号を出力する制御手段とを備えてなる
可変長コードデコーディング装置が提供される。
【０００９】
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。
る。
【００１０】図１は、本発明の改善されたテーブル検索
支援可変長コードディコーダを示すブロック図であり、
デコーダはインターフェース回路１０ならびに再構成お
よびワード長さのテーブルメモリ２０を含む。
支援可変長コードディコーダを示すブロック図であり、
デコーダはインターフェース回路１０ならびに再構成お
よびワード長さのテーブルメモリ２０を含む。
【００１１】インターフェース回路１０は、受信チャン
ネルからの入力ビットストリームを受信してラッチし、
デコーディングされたビットの数を追跡して、前記ビッ
トストリームの中の予め設定されたビット、たとえば、
１６ビットを出力するためのもので、ラッチ回路１１，
１２と、ウィンドー(window)回路１３を含む。
ネルからの入力ビットストリームを受信してラッチし、
デコーディングされたビットの数を追跡して、前記ビッ
トストリームの中の予め設定されたビット、たとえば、
１６ビットを出力するためのもので、ラッチ回路１１，
１２と、ウィンドー(window)回路１３を含む。
【００１２】ここで予め設定されたビットは、再構成お
よびワード長さのテーブル２０をアドレスするのに利用
される。第１ラッチ回路１１は、チャンネル（図示せ
ず）からＲＥＡＤ制御信号によって予め設定された長さ
のビットストリーム、たとえば、１６ビットを入力して
ラッチし、ラッチされた予め設定された入力ビットスト
リームをつぎのＲＥＡＤ制御信号によって第２ラッチ回
路１２に提供する。これと同時に第１ラッチ回路１１に
は次の予め設定された入力ビットストリーム、たとえ
ば、１６ビットが入力される。ウィンドー回路１３に
は、第１および第２ラッチ１１および１２の出力が同時
に提供される。
よびワード長さのテーブル２０をアドレスするのに利用
される。第１ラッチ回路１１は、チャンネル（図示せ
ず）からＲＥＡＤ制御信号によって予め設定された長さ
のビットストリーム、たとえば、１６ビットを入力して
ラッチし、ラッチされた予め設定された入力ビットスト
リームをつぎのＲＥＡＤ制御信号によって第２ラッチ回
路１２に提供する。これと同時に第１ラッチ回路１１に
は次の予め設定された入力ビットストリーム、たとえ
ば、１６ビットが入力される。ウィンドー回路１３に
は、第１および第２ラッチ１１および１２の出力が同時
に提供される。
【００１３】なお、ウィンドー回路１３は、複数のウィ
ンドー（Ｗ0 ，Ｗ2 ， ...ＷN ）を含む。各ウィンドー
（Ｗ0 ，Ｗ1 ，...,ＷN ）は、ウィンドー選択信号に応
答して前述の第１およびラッチ回路１１および１２から
の並列入力ビットストリームを入力して、各々１ビット
ずつシフトした前述の予め設定されたビットストリーム
を出力することができる。すなわち、第１ラッチ１１か
ら出力されたビットストリームがL1(n),L1(n-1),L1(n-
2),...L1(0), であり、第２ラッチ１２から出力された
ビットストリームがL2(n),L2(n-1),L2(n-2),...L2(0),
であれば、ウィンドー（Ｗ0 ）はウィンドー選択信号に
応答してL2(n),L2(n-1),L2(n-2),...L2(0)を出力するこ
とができる。ウィンドー（Ｗ1 ）はL2(n-1),L2(n-
2),...L2(0).L2(0),L1(n)を出力することができ、また
ウィンドー（Ｗ2 ）はL2(n-2),L2(n-3),....,L2(0),L1
(n),L1(n-1)を出力することができる。同じ方法でウィ
ンドー（ＷN）は、L1(n),L1(n-1),L1(n-2),...L1(0)を
出力することになる。ウィンドー回路１３の各ウィンド
ー（Ｗ0 ,...ＷN ）は、ウィンドー制御回路５０からの
ウィンドー選択信号に応答し、前述したごとく、第１お
よび第２ラッチ回路１１，１２からのビットストリーム
を出力することができ、これによってデコーディングす
るつぎのコードワードは、ウィンドーの出力先行ビット
からはじめることができる。
ンドー（Ｗ0 ，Ｗ2 ， ...ＷN ）を含む。各ウィンドー
（Ｗ0 ，Ｗ1 ，...,ＷN ）は、ウィンドー選択信号に応
答して前述の第１およびラッチ回路１１および１２から
の並列入力ビットストリームを入力して、各々１ビット
ずつシフトした前述の予め設定されたビットストリーム
を出力することができる。すなわち、第１ラッチ１１か
ら出力されたビットストリームがL1(n),L1(n-1),L1(n-
2),...L1(0), であり、第２ラッチ１２から出力された
ビットストリームがL2(n),L2(n-1),L2(n-2),...L2(0),
であれば、ウィンドー（Ｗ0 ）はウィンドー選択信号に
応答してL2(n),L2(n-1),L2(n-2),...L2(0)を出力するこ
とができる。ウィンドー（Ｗ1 ）はL2(n-1),L2(n-
2),...L2(0).L2(0),L1(n)を出力することができ、また
ウィンドー（Ｗ2 ）はL2(n-2),L2(n-3),....,L2(0),L1
(n),L1(n-1)を出力することができる。同じ方法でウィ
ンドー（ＷN）は、L1(n),L1(n-1),L1(n-2),...L1(0)を
出力することになる。ウィンドー回路１３の各ウィンド
ー（Ｗ0 ,...ＷN ）は、ウィンドー制御回路５０からの
ウィンドー選択信号に応答し、前述したごとく、第１お
よび第２ラッチ回路１１，１２からのビットストリーム
を出力することができ、これによってデコーディングす
るつぎのコードワードは、ウィンドーの出力先行ビット
からはじめることができる。
【００１４】再構成およびワード長さのテーブル４０は
当該技術分野でよく知られているように、プログラム可
能ロジックアレー（以下、PLA という）または他の形態
のアソシエイティブメモリとして具現することができ
る。プログラム可能ロジックアレーで具現するばあい、
前述したミンチン サンなどの論文によって提案された
ように、再構成およびワード長さのテーブル２０は、二
つのプレイン(plane) 、すなわち、AND プレインおよび
ORプレインを含む。概念的に各コードワードはコードワ
ーズのビットパターンによってAND プレイン内のエント
リー(entry) として表示することができる。入力ビット
が ANDプレイン内のエントリーとマッチングされるばあ
い、デコーダされたデータに対応するORプレイン内のエ
ントリーおよびワードの長さを表すエントリーが活性化
する。かかる再構成およびワード長さのテーブル２０を
最適化させるための多様な最適化技法を PLA内の必要な
論理ゲートを狭めるのに利用することができる。
当該技術分野でよく知られているように、プログラム可
能ロジックアレー（以下、PLA という）または他の形態
のアソシエイティブメモリとして具現することができ
る。プログラム可能ロジックアレーで具現するばあい、
前述したミンチン サンなどの論文によって提案された
ように、再構成およびワード長さのテーブル２０は、二
つのプレイン(plane) 、すなわち、AND プレインおよび
ORプレインを含む。概念的に各コードワードはコードワ
ーズのビットパターンによってAND プレイン内のエント
リー(entry) として表示することができる。入力ビット
が ANDプレイン内のエントリーとマッチングされるばあ
い、デコーダされたデータに対応するORプレイン内のエ
ントリーおよびワードの長さを表すエントリーが活性化
する。かかる再構成およびワード長さのテーブル２０を
最適化させるための多様な最適化技法を PLA内の必要な
論理ゲートを狭めるのに利用することができる。
【００１５】制御回路１４は、再構成およびワード長さ
のテーブル４０からのデコードされたコードワードの長
さに対するデータを入力して前述のウィンドー
（Ｗ0 ,...ＷN ）中のいずれかの一つを選択するための
もので、当該技術分野でよく知られているように加算器
および構造が簡単なコード変換論理回路にてたやすく具
現することができる。ウィンドー（Ｗ0 ,...ＷN ）の出
力が同じ出力線で結合されているのでデータの衝突を防
ぐため、制御回路出力は選択ウィンドーを除いた残りの
ウィンドー出力を高インピーダンス状態にすることがで
きる。
のテーブル４０からのデコードされたコードワードの長
さに対するデータを入力して前述のウィンドー
（Ｗ0 ,...ＷN ）中のいずれかの一つを選択するための
もので、当該技術分野でよく知られているように加算器
および構造が簡単なコード変換論理回路にてたやすく具
現することができる。ウィンドー（Ｗ0 ,...ＷN ）の出
力が同じ出力線で結合されているのでデータの衝突を防
ぐため、制御回路出力は選択ウィンドーを除いた残りの
ウィンドー出力を高インピーダンス状態にすることがで
きる。
【００１６】
【表１】
【００１７】表１には、本発明のデコーダの作動を説明
するための例示的な六つのエントリーを有する可変長コ
ードが示されている。
するための例示的な六つのエントリーを有する可変長コ
ードが示されている。
【００１８】表１から分かるように、可変長コードはデ
ータ統計によって多く発生するシンボルは短いコードワ
ード、少なく発生するシンボルは長いコードワードが選
択される。表１の可変長コードを仮定して第１および第
２ラッチ回路１１，１２に各々１６個のビットストリー
ムが提供されると仮定すれば、デコーダの作動が説明で
きるであろう。
ータ統計によって多く発生するシンボルは短いコードワ
ード、少なく発生するシンボルは長いコードワードが選
択される。表１の可変長コードを仮定して第１および第
２ラッチ回路１１，１２に各々１６個のビットストリー
ムが提供されると仮定すれば、デコーダの作動が説明で
きるであろう。
【００１９】図２は、デコーディング中、図１のインタ
ーフェース回路から発生する例示的な作動を示したもの
である。デコーダの作動が開始されれば、１６ビットの
入力ビットストリームが第１ラッチ回路１１にラッチさ
れる。つぎに、クロックサイクルで第１ラッチ回路１１
の出力は第２ラッチ回路１２にラッチされ、同時にまた
他の１６ビットの入力ビットストリームが第１ラッチ回
路１１にラッチされる。
ーフェース回路から発生する例示的な作動を示したもの
である。デコーダの作動が開始されれば、１６ビットの
入力ビットストリームが第１ラッチ回路１１にラッチさ
れる。つぎに、クロックサイクルで第１ラッチ回路１１
の出力は第２ラッチ回路１２にラッチされ、同時にまた
他の１６ビットの入力ビットストリームが第１ラッチ回
路１１にラッチされる。
【００２０】したがって、３２ビットの入力ビットスト
リームがデコーディングに利用される。ウィンドー回路
１３の各ウィンドー（Ｗ0 ,...ＷN ）は１６ビットの入
力ストリームで構成され、制御回路１４のウィンドー選
択信号によって選択されたウィンドーによって、前記３
２ビット入力ビットストリーム中、１６ビットの入力ビ
ットストリームを再構成およびワード長さのテーブル２
０に供給する。すなわち、図面に示されているように、
第１ラッチ回路１１がラッチした１６ビットが“110010
0111101100" で、第２ラッチ回路１２がラッチした１６
ビットワードが“0110100110001001" のばあい、再構成
およびワード長さのテーブル２０にはウィンドー
（Ｗ0 ）の出力、すなわち、“0110100110001001" が入
力され、再構成およびワード長さのテーブル２０にはウ
ィンドー（Ｗ0 ）の出力をアドレスとしてデコーダされ
たシンボル(b) を出力し、制御回路１４にワード長さの
データを出力する。
リームがデコーディングに利用される。ウィンドー回路
１３の各ウィンドー（Ｗ0 ,...ＷN ）は１６ビットの入
力ストリームで構成され、制御回路１４のウィンドー選
択信号によって選択されたウィンドーによって、前記３
２ビット入力ビットストリーム中、１６ビットの入力ビ
ットストリームを再構成およびワード長さのテーブル２
０に供給する。すなわち、図面に示されているように、
第１ラッチ回路１１がラッチした１６ビットが“110010
0111101100" で、第２ラッチ回路１２がラッチした１６
ビットワードが“0110100110001001" のばあい、再構成
およびワード長さのテーブル２０にはウィンドー
（Ｗ0 ）の出力、すなわち、“0110100110001001" が入
力され、再構成およびワード長さのテーブル２０にはウ
ィンドー（Ｗ0 ）の出力をアドレスとしてデコーダされ
たシンボル(b) を出力し、制御回路１４にワード長さの
データを出力する。
【００２１】なお、ウィンドー制御回路１４は、デコー
ダされたシンボル(b) のワード長さデータ２に応答して
２ビットのシフトを実現するウィンドー（Ｗ2 ）を選択
するためのウィンドー選択信号を出力する。図面に示し
たように、ウィンドー（Ｗ2）は、ウィンドー（Ｗ0 ）
よりも２ビットがシフトした１６ビットのワード“1010
011000100111" が再構成およびワード長さのテーブル２
０に出力される。前述する過程は、第２ラッチ回路１２
に入力された１６ビットのワードに対するデコーディン
グが終わるときまで継続する。
ダされたシンボル(b) のワード長さデータ２に応答して
２ビットのシフトを実現するウィンドー（Ｗ2 ）を選択
するためのウィンドー選択信号を出力する。図面に示し
たように、ウィンドー（Ｗ2）は、ウィンドー（Ｗ0 ）
よりも２ビットがシフトした１６ビットのワード“1010
011000100111" が再構成およびワード長さのテーブル２
０に出力される。前述する過程は、第２ラッチ回路１２
に入力された１６ビットのワードに対するデコーディン
グが終わるときまで継続する。
【００２２】第２ラッチ回路１２の前述する１６ビット
のワードに対するデコーディングが終わるばあい、第１
ラッチ回路１１に入力された１６ビットの入力ビットス
トリームはＲＥＡＤ信号によって第２ラッチ回路１２に
入力され、同時に第１ラッチ回路１１には新しい１６ビ
ットの入力ビットストリームが入力される。
のワードに対するデコーディングが終わるばあい、第１
ラッチ回路１１に入力された１６ビットの入力ビットス
トリームはＲＥＡＤ信号によって第２ラッチ回路１２に
入力され、同時に第１ラッチ回路１１には新しい１６ビ
ットの入力ビットストリームが入力される。
【００２３】
【発明の効果】したがって、本発明の改善されたテーブ
ル検索支援可変長デコーダによれば、従来のバレルシフ
タと付加回路により順次的なシフトによって設定される
ウィンドーをハードウェアのウィンドー回路と、それを
制御する簡便な制御手段を利用することによって、デコ
ーディング速度を顕著に改善することができ、とくに、
その制御手段として再構成およびワード長さのデータに
応答してハードウェア的なウィンドー回路を選択できる
ようにするによって作動遅延を最小化させるなどの大き
な効果がえられる。
ル検索支援可変長デコーダによれば、従来のバレルシフ
タと付加回路により順次的なシフトによって設定される
ウィンドーをハードウェアのウィンドー回路と、それを
制御する簡便な制御手段を利用することによって、デコ
ーディング速度を顕著に改善することができ、とくに、
その制御手段として再構成およびワード長さのデータに
応答してハードウェア的なウィンドー回路を選択できる
ようにするによって作動遅延を最小化させるなどの大き
な効果がえられる。
【図面の簡単な説明】
【図１】本発明の可変長コードデコーディング装置のブ
ロック図である。
ロック図である。
【図２】デコーディング中の図１のインターフェース回
路から発生する例示的な作動を説明するための図面であ
る。
路から発生する例示的な作動を説明するための図面であ
る。
１１ 第１ラッチ回路 １２ 第２ラッチ回路 １３ ウィンドー回路 １４ 制御回路 ２０ 再構成およびワード長さのテーブル
Claims (2)
- 【請求項１】 可変長コードを含む入力ビットストリー
ムから、デコーディングの対象のビットストリームを抽
出するインターフェース回路と、前記インターフェース
回路に結合されており、前記デコーディングの対象のビ
ットストリームをデコーディングして、デコードされた
シンボルとデコードされたシンボルに対応するデコーデ
ィングされたコードワードの長さを表すワ−ドの長さの
データを含むデコーディング結果のデータを出力するテ
ーブルルックアップメモリーを備えた可変長コードデコ
ーディング装置であって、前記インターフェース回路
が、２N ビットの入力ビットストリームを受信してラッ
チする第１ラッチ回路と、２N ビットの入力ビットスト
リームが、前記第１ラッチ回路に入力されたばあい、前
記第１ラッチ回路からの先行の２N ビットの入力ビット
をラッチする第２ラッチ回路と、前記第１および第２ラ
ッチ回路からの出力を同時に入力し、各々隣り合わせの
ウィンドーレジスターについて１ビットずつシフトされ
た２N ビットの入力ビットストリームを記憶する２N ビ
ットの記憶領域を有する複数のウィンドーレジスター
と、前記ワード長さのデータに応じて、前記ワード長さ
のデータに対応する正確にシフトされたデコーディング
の対象ビットを有するウィンドーレジスターを選択する
ためのウィンドー選択信号を出力する制御手段とを備え
てなる可変長コードデコーディング装置。 - 【請求項２】 前記制御手段が、前記第１ラッチ回路に
結合され、前記第２ラッチ回路にラッチされた２N ビッ
トの入力ビットストリームの全部がデコードされたばあ
い、新しい２N ビットの入力ビットストリームを前記第
１ラッチ回路へラッチするための信号を発生させる請求
項１記載の可変長コードデコーディング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009946A KR940010433B1 (ko) | 1992-06-09 | 1992-06-09 | 가변길이 코드 디코딩장치 |
| KR92-9946 | 1992-06-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669813A true JPH0669813A (ja) | 1994-03-11 |
Family
ID=19334382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5137853A Pending JPH0669813A (ja) | 1992-06-09 | 1993-06-08 | 可変長コードデコーディング装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5394144A (ja) |
| JP (1) | JPH0669813A (ja) |
| KR (1) | KR940010433B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784631A (en) | 1992-06-30 | 1998-07-21 | Discovision Associates | Huffman decoder |
| US6330665B1 (en) | 1992-06-30 | 2001-12-11 | Discovision Associates | Video parser |
| DE69428627T2 (de) * | 1993-06-10 | 2002-08-08 | Koninklijke Philips Electronics N.V., Eindhoven | Dekodierer für Wörter variabler Länge mit hohem Durchfluss und Vorrichtung mit einem solchen Dekodierer |
| US5878273A (en) * | 1993-06-24 | 1999-03-02 | Discovision Associates | System for microprogrammable state machine in video parser disabling portion of processing stages responsive to sequence-- end token generating by token generator responsive to received data |
| US5541595A (en) * | 1994-05-19 | 1996-07-30 | Matsushita Electric Corporation Of America | Variable length code decoder for simultaneous decoding the most significant bits and the least significant bits of a variable length code |
| KR0178201B1 (ko) * | 1995-08-31 | 1999-05-01 | 배순훈 | 가변 길이 복호화 장치 |
| US5721891A (en) * | 1995-12-15 | 1998-02-24 | International Business Machines Corporation | Detection of N length bit serial communication stream |
| US5870631A (en) * | 1995-12-15 | 1999-02-09 | International Business Machines Corporation | System for operating system software providing input buffer for receiving variable-length bit stream with a header containing synchronization data recognized by universal serial controller |
| US5675332A (en) * | 1996-02-01 | 1997-10-07 | Samsung Electronics Co., Ltd. | Plural-step chunk-at-a-time decoder for variable-length codes of Huffman type |
| KR100214593B1 (ko) * | 1996-03-15 | 1999-08-02 | 구자홍 | 캐스케이드 구조를 이용한 런랭스 코드의 코드워드 검출 방법 및 장치 |
| US5696507A (en) * | 1996-05-31 | 1997-12-09 | Daewoo Electronics Co., Inc. | Method and apparatus for decoding variable length code |
| KR100391935B1 (ko) * | 1998-12-28 | 2003-07-16 | 프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우. | 오디오 신호를 코딩 또는 디코딩하는 방법 및 디바이스 |
| FI116813B (fi) * | 2002-06-20 | 2006-02-28 | Nokia Corp | Menetelmä ja järjestelmä vaihtuvapituisen koodauksen purkamiseksi, ja koodisanojen paikannuslaite |
| US6867715B2 (en) * | 2003-06-25 | 2005-03-15 | Broadcom Corporation | System, method, and apparatus for variable length decoder |
| US10646877B2 (en) * | 2017-03-13 | 2020-05-12 | General Electric Technology Gmbh | System and method for adjusting a material bed depth in a pulverizer mill |
| EP3801909B1 (de) * | 2018-05-25 | 2022-03-30 | Bühler AG | Getreidemühle und walzenstuhl mit mehreren mahlpassagen zum optimierten mahlen von mahlgut, sowie entsprechendes verfahren |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266720A (ja) * | 1985-09-18 | 1987-03-26 | Nec Corp | 可変長符号復号化回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173695A (en) * | 1990-06-29 | 1992-12-22 | Bell Communications Research, Inc. | High-speed flexible variable-length-code decoder |
-
1992
- 1992-06-09 KR KR1019920009946A patent/KR940010433B1/ko not_active IP Right Cessation
-
1993
- 1993-06-08 US US08/073,745 patent/US5394144A/en not_active Expired - Fee Related
- 1993-06-08 JP JP5137853A patent/JPH0669813A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266720A (ja) * | 1985-09-18 | 1987-03-26 | Nec Corp | 可変長符号復号化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001576A (ko) | 1994-01-11 |
| US5394144A (en) | 1995-02-28 |
| KR940010433B1 (ko) | 1994-10-22 |
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