JPH07312556A - 可変長符号の復号化処理装置 - Google Patents
可変長符号の復号化処理装置Info
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- JPH07312556A JPH07312556A JP6105323A JP10532394A JPH07312556A JP H07312556 A JPH07312556 A JP H07312556A JP 6105323 A JP6105323 A JP 6105323A JP 10532394 A JP10532394 A JP 10532394A JP H07312556 A JPH07312556 A JP H07312556A
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- H03—ELECTRONIC CIRCUITRY
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
Abstract
(57)【要約】
【目的】復号処理効率を向上させる可変長符号の復号化
処理装置を提供する。 【構成】可変長復号テーブル１０１と、復号開始アドレ
ス信号を入力する復号開始アドレスレジスタ１０４と、
これらの出力Ａ１、Ａ２を入力する２ｔｏ１ＭＰＸ１０
９と、この上位の出力Ａ３を入力し、２ｔｏ１ＭＰＸ１
０９の出力Ａ５に制御される復号結果データレジスタ１
０３と、この出力信号の正負を変換出力する正負変換回
路１１１と、出力Ａ５により制御されるシ−ケンサ１０
２と、２ｔｏ１ＭＰＸ１０９の出力Ａ６を入力するシフ
ト制御回路１０５と、シフト量デコーダ１０７と、シフ
ト制御回路１０５の出力Ａ７により制御されるシフトレ
ジスタ１０６と、シフト出力と出力Ａ４とを入力する３
ｔｏ１ＭＰＸ１０８と、検索用のアドレス出力として出
力Ａ８を生成して可変長復号テーブル１０１に出力する
可変長復号テーブルアドレスレジスタ１１０とを備えて
構成される。
処理装置を提供する。 【構成】可変長復号テーブル１０１と、復号開始アドレ
ス信号を入力する復号開始アドレスレジスタ１０４と、
これらの出力Ａ１、Ａ２を入力する２ｔｏ１ＭＰＸ１０
９と、この上位の出力Ａ３を入力し、２ｔｏ１ＭＰＸ１
０９の出力Ａ５に制御される復号結果データレジスタ１
０３と、この出力信号の正負を変換出力する正負変換回
路１１１と、出力Ａ５により制御されるシ−ケンサ１０
２と、２ｔｏ１ＭＰＸ１０９の出力Ａ６を入力するシフ
ト制御回路１０５と、シフト量デコーダ１０７と、シフ
ト制御回路１０５の出力Ａ７により制御されるシフトレ
ジスタ１０６と、シフト出力と出力Ａ４とを入力する３
ｔｏ１ＭＰＸ１０８と、検索用のアドレス出力として出
力Ａ８を生成して可変長復号テーブル１０１に出力する
可変長復号テーブルアドレスレジスタ１１０とを備えて
構成される。
Description
【０００１】
【産業上の利用分野】本発明は可変長符号の復号化処理
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来、発生頻度に偏りのある時系列信号
を復号化する場合には、発生頻度の高い信号には短かい
符号を与え、発生頻度の低い信号には長い符号を与える
という不等長符号を用いることにより、圧縮符号化が実
現されるということが知られている。このように従来技
術としては、例えば、特願平４−２０６３４５号公報に
おいて提案されている可変長符号の復号化回路が挙げら
れる。
を復号化する場合には、発生頻度の高い信号には短かい
符号を与え、発生頻度の低い信号には長い符号を与える
という不等長符号を用いることにより、圧縮符号化が実
現されるということが知られている。このように従来技
術としては、例えば、特願平４−２０６３４５号公報に
おいて提案されている可変長符号の復号化回路が挙げら
れる。
【０００３】図５は、上記の特願平４−２０６３４５号
公報において提案されている可変長符号の復号化回路の
構成を示すブロック図で、２０ビット可変長復号テーブ
ル３０１と、１４ビットの復号開始アドレス信号を入力
とする１４ビットの復号開始アドレスレジスタ３０４
と、可変長復号テーブル３０１の出力信号Ｃ１と復号開
始アドレスレジスタ３０４の出力信号Ｃ２を入力とする
２０ビットの２ｔｏ１マルチプレクサ（２入力１出力の
選択回路：以下、２ｔｏ１ＭＰＸと云う）３０９と、こ
の２ｔｏ１ＭＰＸ３０９の出力信号上位１６ビットの出
力信号Ｃ３をデータ入力とし、２ｔｏ１ＭＰＸ３０９の
出力信号下位１ビットの出力信号Ｃ５により制御される
１６ビットの復号結果データレジスタ３０３と、前記出
力信号Ｃ５により制御されるシ−ケンサ３０２と、２ｔ
ｏ１ＭＰＸ３０９の出力信号下位４ビットの内の上位３
ビットの出力信号Ｃ６を入力とするシフト制御回路３０
５と、シフト量デコーダ３０７と、シフト制御回路３０
５の出力信号Ｃ７により、符号データ入力をシフトさせ
るシフトレジスタ３０６と、このシフトレジスタ３０６
のシフトデータ出力信号と前記出力信号Ｃ３の下位１０
ビット出力信号Ｃ４とをそれぞれ入力とする１２ビット
の３ｔｏ１マルチプレクサ（３入力１出力の選択回路：
以下、３ｔｏ１ＭＰＸと云う）３０８と、この３ｔｏ１
ＭＰＸ３０８の出力を入力とする１２ビットの可変長復
号テーブルアドレスレジスタ３１０と、出力信号Ｃ８を
生成して、前記可変長復号テーブル３０１に出力する可
変長復号テーブルアドレスレジスタ３１０とを備て構成
されており、シーケンサ３０２およびシフト制御回路３
０５は制御回路３１１を形成している。なおシーケンサ
３０２においては、復号の開始、実行および終了に関連
するタイミング信号が生成され、上記各部に対する制御
作用が行われる。
公報において提案されている可変長符号の復号化回路の
構成を示すブロック図で、２０ビット可変長復号テーブ
ル３０１と、１４ビットの復号開始アドレス信号を入力
とする１４ビットの復号開始アドレスレジスタ３０４
と、可変長復号テーブル３０１の出力信号Ｃ１と復号開
始アドレスレジスタ３０４の出力信号Ｃ２を入力とする
２０ビットの２ｔｏ１マルチプレクサ（２入力１出力の
選択回路：以下、２ｔｏ１ＭＰＸと云う）３０９と、こ
の２ｔｏ１ＭＰＸ３０９の出力信号上位１６ビットの出
力信号Ｃ３をデータ入力とし、２ｔｏ１ＭＰＸ３０９の
出力信号下位１ビットの出力信号Ｃ５により制御される
１６ビットの復号結果データレジスタ３０３と、前記出
力信号Ｃ５により制御されるシ−ケンサ３０２と、２ｔ
ｏ１ＭＰＸ３０９の出力信号下位４ビットの内の上位３
ビットの出力信号Ｃ６を入力とするシフト制御回路３０
５と、シフト量デコーダ３０７と、シフト制御回路３０
５の出力信号Ｃ７により、符号データ入力をシフトさせ
るシフトレジスタ３０６と、このシフトレジスタ３０６
のシフトデータ出力信号と前記出力信号Ｃ３の下位１０
ビット出力信号Ｃ４とをそれぞれ入力とする１２ビット
の３ｔｏ１マルチプレクサ（３入力１出力の選択回路：
以下、３ｔｏ１ＭＰＸと云う）３０８と、この３ｔｏ１
ＭＰＸ３０８の出力を入力とする１２ビットの可変長復
号テーブルアドレスレジスタ３１０と、出力信号Ｃ８を
生成して、前記可変長復号テーブル３０１に出力する可
変長復号テーブルアドレスレジスタ３１０とを備て構成
されており、シーケンサ３０２およびシフト制御回路３
０５は制御回路３１１を形成している。なおシーケンサ
３０２においては、復号の開始、実行および終了に関連
するタイミング信号が生成され、上記各部に対する制御
作用が行われる。
【０００４】図６は、上記の可変長復号テーブル３０１
の構成を示す図であり、図９は、可変長符号の一例を示
す図である。また、図８（ａ）、（ｂ）および（ｃ）
は、図９に示される可変長符号に対して、それぞれ２ビ
ットごと、３ビットごと、および４ビットごとに解読を
行う際の状態遷移図である。図１０、図１１および図１
２は、それぞれ図８の各状態遷移図に対応する可変長符
号の復号テーブルを示す図であり、図７（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）は、本従来例の動作波形図
で、図９の符号テーブルを図８（ａ）に示される状態遷
移図で、図１０の可変長符号の復号テーブルを動作させ
た場合の動作波形を示している。また、図１３は、本従
来例の動作時における１６ビット符号の実際の可変長符
号の復号テーブル例の一部を示し、図７の動作波形に対
応する復号テーブル例である。
の構成を示す図であり、図９は、可変長符号の一例を示
す図である。また、図８（ａ）、（ｂ）および（ｃ）
は、図９に示される可変長符号に対して、それぞれ２ビ
ットごと、３ビットごと、および４ビットごとに解読を
行う際の状態遷移図である。図１０、図１１および図１
２は、それぞれ図８の各状態遷移図に対応する可変長符
号の復号テーブルを示す図であり、図７（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）は、本従来例の動作波形図
で、図９の符号テーブルを図８（ａ）に示される状態遷
移図で、図１０の可変長符号の復号テーブルを動作させ
た場合の動作波形を示している。また、図１３は、本従
来例の動作時における１６ビット符号の実際の可変長符
号の復号テーブル例の一部を示し、図７の動作波形に対
応する復号テーブル例である。
【０００５】まず、従来の可変長符号に対する符号解読
方法を、図８、図９および図１０を用いて説明する。図
８（ａ）に示されるように、符号解読を行う際の遷移状
態としては、図９に与えられる符号を左側から順に２ビ
ットづつ辿ることにより解読を進めるという手順が与え
られている。この場合に、図８（ａ）に示される○印
は、解読手順における初期状態および中間状態を示して
いる。解読開始とともに、最左側の○印からスタート
し、解読における最初の２ビットが“００”ならば“０
０”の枝を辿り、“０１”ならば“０１”の枝を辿りな
がら、図９に示される符号に対応した意味を解読してゆ
く。この場合に、“０Ｘ”の枝は“００”と“０１”の
両方の枝を意味しており、“Ｘ”は、このような冗長性
（“Ｘ”は、ｄｏｎ’ｔ ｃａｒｅ）を示す記号であ
る。また、図８（ｂ）は、図９に与えられている符号を
左側から順に３ビットづつ辿ることにより解読を進める
手順を示し、図８（ｃ）は、図９に与えられている符号
を左側から順に４ビットづつ辿ることにより解読を進め
る手順を示している。
方法を、図８、図９および図１０を用いて説明する。図
８（ａ）に示されるように、符号解読を行う際の遷移状
態としては、図９に与えられる符号を左側から順に２ビ
ットづつ辿ることにより解読を進めるという手順が与え
られている。この場合に、図８（ａ）に示される○印
は、解読手順における初期状態および中間状態を示して
いる。解読開始とともに、最左側の○印からスタート
し、解読における最初の２ビットが“００”ならば“０
０”の枝を辿り、“０１”ならば“０１”の枝を辿りな
がら、図９に示される符号に対応した意味を解読してゆ
く。この場合に、“０Ｘ”の枝は“００”と“０１”の
両方の枝を意味しており、“Ｘ”は、このような冗長性
（“Ｘ”は、ｄｏｎ’ｔ ｃａｒｅ）を示す記号であ
る。また、図８（ｂ）は、図９に与えられている符号を
左側から順に３ビットづつ辿ることにより解読を進める
手順を示し、図８（ｃ）は、図９に与えられている符号
を左側から順に４ビットづつ辿ることにより解読を進め
る手順を示している。
【０００６】次に、図１０に示す可変長符号の復号テー
ブルは、図８（ａ）における状態遷移を実現することに
より得られた復号テーブルであり、右側の欄は、解読状
態が中間状態にあるか終了状態（０：終了、１：未終
了）にあるかの何れかを示しており、中間状態は“１”
で示され、終了状態は“０”にて示されている。また、
左側の欄は、解読が中間状態の場合における次のテーブ
ルのアクセス番地を示しており、図８（ａ）の状態遷移
図において、どの枝を辿るかを表わしている。解読終了
の場合には、解読された符号の意味（ここでは、正の整
数）が記述されている。この従来の復号化方式において
は、符号を２ビットづつシフトして解読するのに対し
て、符号長は常に２の倍数であるとは限らないので（例
えば、図９の“００００１”の５ビットの符号で８を表
わす場合もある）、どこかでその端数を調整する必要が
ある。その端数は、図８（ａ）においては、冗長項
“Ｘ”として現われている。この冗長項“Ｘ”は、次の
符号の先頭部分との重複を意味しているために、その部
分はシフトアウトしないようにシフト量を減らす必要が
ある。図１０の中央欄は、解読が終了したときに、解読
終了時の符号シフト量を変更するように指定するフィ−
ルドである。この欄においては、“２”は２ビットシフ
トを意味し、“１”は１ビットシフトを意味している。
ブルは、図８（ａ）における状態遷移を実現することに
より得られた復号テーブルであり、右側の欄は、解読状
態が中間状態にあるか終了状態（０：終了、１：未終
了）にあるかの何れかを示しており、中間状態は“１”
で示され、終了状態は“０”にて示されている。また、
左側の欄は、解読が中間状態の場合における次のテーブ
ルのアクセス番地を示しており、図８（ａ）の状態遷移
図において、どの枝を辿るかを表わしている。解読終了
の場合には、解読された符号の意味（ここでは、正の整
数）が記述されている。この従来の復号化方式において
は、符号を２ビットづつシフトして解読するのに対し
て、符号長は常に２の倍数であるとは限らないので（例
えば、図９の“００００１”の５ビットの符号で８を表
わす場合もある）、どこかでその端数を調整する必要が
ある。その端数は、図８（ａ）においては、冗長項
“Ｘ”として現われている。この冗長項“Ｘ”は、次の
符号の先頭部分との重複を意味しているために、その部
分はシフトアウトしないようにシフト量を減らす必要が
ある。図１０の中央欄は、解読が終了したときに、解読
終了時の符号シフト量を変更するように指定するフィ−
ルドである。この欄においては、“２”は２ビットシフ
トを意味し、“１”は１ビットシフトを意味している。
【０００７】次に、図１０の可変長符号の復号テーブル
の作成方法について説明する。図９の符号表を図８
（ａ）の状態遷移図手順により２ビットごとに検索して
ゆく。まず、図９において２ビット検索して確定する符
号の意味は“１”と“２”だけであり、更に２ビット検
索することにより“３”、“４”、“５”、“６”およ
び“７”までの符号の意味が確定されてゆく。この時
に、符号そのものを可変長符号復号テーブルのアクセス
番地とするため、“１０”が２番地を意味し、この符号
の意味が確定しているために、可変長符号復号テーブル
の２番地には、データとして“１”を入れておく必要が
あり、有効データとしては２ビットのため、２ビットシ
フトさせて解読を終了させるために、検索続行指定部
“０”にして処理を終了させる。同様に“１１”も確立
した符号であるため、データとして３番地に“２”を入
れておき、シフト量を２ビットにして検索続行指定部を
“０”にする。符号の意味が確定しない時、例えば“０
１”の時には、次のテーブルのアクセス番地をデータと
して入れておき、シフト量を２ビットにして、次のテー
ブルのアクセス番地としては任意の番地に指定すること
ができるが、余り番地が飛び過ぎるとテーブルサイズが
大きくなるので、その点を考慮して最適なアドレスを設
定する。
の作成方法について説明する。図９の符号表を図８
（ａ）の状態遷移図手順により２ビットごとに検索して
ゆく。まず、図９において２ビット検索して確定する符
号の意味は“１”と“２”だけであり、更に２ビット検
索することにより“３”、“４”、“５”、“６”およ
び“７”までの符号の意味が確定されてゆく。この時
に、符号そのものを可変長符号復号テーブルのアクセス
番地とするため、“１０”が２番地を意味し、この符号
の意味が確定しているために、可変長符号復号テーブル
の２番地には、データとして“１”を入れておく必要が
あり、有効データとしては２ビットのため、２ビットシ
フトさせて解読を終了させるために、検索続行指定部
“０”にして処理を終了させる。同様に“１１”も確立
した符号であるため、データとして３番地に“２”を入
れておき、シフト量を２ビットにして検索続行指定部を
“０”にする。符号の意味が確定しない時、例えば“０
１”の時には、次のテーブルのアクセス番地をデータと
して入れておき、シフト量を２ビットにして、次のテー
ブルのアクセス番地としては任意の番地に指定すること
ができるが、余り番地が飛び過ぎるとテーブルサイズが
大きくなるので、その点を考慮して最適なアドレスを設
定する。
【０００８】このようにして、図９に示される復号テー
ブルを解読するに当り、図８（ｂ）の３ビットづつの解
読手順に対応して作成される復号テーブルが図１１に示
される復号テーブルであり、図８（ｃ）の４ビットづつ
の解読手順に対応して作成される復号テーブルが図１２
に示される復号テーブルである。図１３に示される復号
テーブルおよび図１４に示される符号テーブルは、この
ようにして作成された実際の復号テーブル例および符号
テーブル例である。図１３は、図１４の符号テーブルに
おける可変長符号に対応する復号テーブルである。図１
４に示されるように、実際の符号としては、発生頻度の
高い信号には短かい符号を与え、発生頻度の低い信号に
は長い符号が与えられている。図１３の復号テーブルは
四つのデータフィ−ルドから成っており、図５の従来例
を用いて復号する場合に用いられる。この復号テーブル
において、フィ−ルド１は行番号（“０”を含む）を表
わしており、フィ−ルド２（フィ−ルド４＝“１”の場
合）は次に検索すべきこの符号表の行番号を表わしてい
る。また、フィ−ルド２（フィ−ルド４＝“０”の場
合）は符号化されたデータを表わしている。更に、フィ
−ルド３は、次の検索までにシフトすべき入力系列のシ
フト量を表わし、フィ−ルド４は、この行で復号が終了
（“０”）したか、そうでない（“１”）かを示すフラ
グを示している。これらの解読手順および復号テーブル
を更に実現させる従来例として、図５に示される特願平
４−２０６３４５号公報に示される可変長符号の復号回
路が提案されている。
ブルを解読するに当り、図８（ｂ）の３ビットづつの解
読手順に対応して作成される復号テーブルが図１１に示
される復号テーブルであり、図８（ｃ）の４ビットづつ
の解読手順に対応して作成される復号テーブルが図１２
に示される復号テーブルである。図１３に示される復号
テーブルおよび図１４に示される符号テーブルは、この
ようにして作成された実際の復号テーブル例および符号
テーブル例である。図１３は、図１４の符号テーブルに
おける可変長符号に対応する復号テーブルである。図１
４に示されるように、実際の符号としては、発生頻度の
高い信号には短かい符号を与え、発生頻度の低い信号に
は長い符号が与えられている。図１３の復号テーブルは
四つのデータフィ−ルドから成っており、図５の従来例
を用いて復号する場合に用いられる。この復号テーブル
において、フィ−ルド１は行番号（“０”を含む）を表
わしており、フィ−ルド２（フィ−ルド４＝“１”の場
合）は次に検索すべきこの符号表の行番号を表わしてい
る。また、フィ−ルド２（フィ−ルド４＝“０”の場
合）は符号化されたデータを表わしている。更に、フィ
−ルド３は、次の検索までにシフトすべき入力系列のシ
フト量を表わし、フィ−ルド４は、この行で復号が終了
（“０”）したか、そうでない（“１”）かを示すフラ
グを示している。これらの解読手順および復号テーブル
を更に実現させる従来例として、図５に示される特願平
４−２０６３４５号公報に示される可変長符号の復号回
路が提案されている。
【０００９】図５に示される従来の可変長符号の復号回
路において、可変長復号テーブル３０１のアドレス信号
のビット数は、テーブルサイズが４Ｋｗｏｒｄ＝４０９
６ｗｏｒｄ＝２12ｗｏｒｄであるため、必要アドレス信
号は１２ビットであり、そのためシフトレジスタ３０６
からの最小シフトアウトビット数２ビットと、２ｔｏ１
ＭＰＸ３０９からの出力信号Ｃ４との合計が１２ビット
になるように設定されている。従って、復号テーブルサ
イズにより変更することが可能である。同様に、復号開
始アドレスレ信号が入力される復号開始アドレスレジス
タ３０４からの開始アドレス出力信号Ｃ２も、１４ビッ
トの内の上位１０ビットがアドレスであるため、その変
更は可能である。復号開始アドレスレジスタ３０４には
復号開始アドレス信号が設定され、この復号開始アドレ
ス信号が２ｔｏ１ＭＰＸ３０９を経由して、その中位デ
ータフィールドが、３ｔｏ１ＭＰＸ３０８の選択信号と
してシフト量デコーダ３０７に送出される。このシフト
量デコーダ３０７の出力に基づき、可変長復号テーブル
３０１のアドレス信号１２ビットが形成される。なお、
図６の可変長符号の復号テーブルの構成においては、図
５に示される従来の可変長符号の復号回路を動作させる
ために、図１０、図１１、図１２および図１３から成る
復号テーブルの内の何れかが入っている。
路において、可変長復号テーブル３０１のアドレス信号
のビット数は、テーブルサイズが４Ｋｗｏｒｄ＝４０９
６ｗｏｒｄ＝２12ｗｏｒｄであるため、必要アドレス信
号は１２ビットであり、そのためシフトレジスタ３０６
からの最小シフトアウトビット数２ビットと、２ｔｏ１
ＭＰＸ３０９からの出力信号Ｃ４との合計が１２ビット
になるように設定されている。従って、復号テーブルサ
イズにより変更することが可能である。同様に、復号開
始アドレスレ信号が入力される復号開始アドレスレジス
タ３０４からの開始アドレス出力信号Ｃ２も、１４ビッ
トの内の上位１０ビットがアドレスであるため、その変
更は可能である。復号開始アドレスレジスタ３０４には
復号開始アドレス信号が設定され、この復号開始アドレ
ス信号が２ｔｏ１ＭＰＸ３０９を経由して、その中位デ
ータフィールドが、３ｔｏ１ＭＰＸ３０８の選択信号と
してシフト量デコーダ３０７に送出される。このシフト
量デコーダ３０７の出力に基づき、可変長復号テーブル
３０１のアドレス信号１２ビットが形成される。なお、
図６の可変長符号の復号テーブルの構成においては、図
５に示される従来の可変長符号の復号回路を動作させる
ために、図１０、図１１、図１２および図１３から成る
復号テーブルの内の何れかが入っている。
【００１０】次に、図７（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）の動作波形図、および図１０の復号テーブルを
用いて動作の説明を行う。まず、図７のＴ１の時点にお
いては、復号開始アドレス信号と符号データが、それぞ
れ復号開始アドレスレジスタ３０４およびシフトレジス
タ３０６に入力された時点であり、この時、上位１０ビ
ットは開始アドレスであり、下位４ビットには検索すべ
きシフト量および検索継続データが入っている。シフト
レジスタ３０６における符号データを“００００１Ｘ”
とすると、この場合における“Ｘ”は冗長性を示す記号
であり、次の符号の先頭部分でもあるため、シフトアウ
トすることができない。図７のｔ1 のタイミングにおい
て、２ｔｏ１ＭＰＸ３０９においては開始アドレス出力
信号Ｃ２はそのまま出力信号Ｃ４、Ｃ５およびＣ６とし
て出力される。この出力信号Ｃ５により、シーケンサ３
０２に対して符号検索の開始が伝達され、これを受け
て、シーケンサ３０２においては、復号の開始および実
行のタイミングが生成されて、各部に対する時間制御作
用が行われる。
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）の動作波形図、および図１０の復号テーブルを
用いて動作の説明を行う。まず、図７のＴ１の時点にお
いては、復号開始アドレス信号と符号データが、それぞ
れ復号開始アドレスレジスタ３０４およびシフトレジス
タ３０６に入力された時点であり、この時、上位１０ビ
ットは開始アドレスであり、下位４ビットには検索すべ
きシフト量および検索継続データが入っている。シフト
レジスタ３０６における符号データを“００００１Ｘ”
とすると、この場合における“Ｘ”は冗長性を示す記号
であり、次の符号の先頭部分でもあるため、シフトアウ
トすることができない。図７のｔ1 のタイミングにおい
て、２ｔｏ１ＭＰＸ３０９においては開始アドレス出力
信号Ｃ２はそのまま出力信号Ｃ４、Ｃ５およびＣ６とし
て出力される。この出力信号Ｃ５により、シーケンサ３
０２に対して符号検索の開始が伝達され、これを受け
て、シーケンサ３０２においては、復号の開始および実
行のタイミングが生成されて、各部に対する時間制御作
用が行われる。
【００１１】図７におけるｔ2 のタイミングにおいて
は、シフトレジスタ３０６のデータから、出力信号Ｃ６
により指定されたシフト量（この場合においては２ビッ
トシフト）をシフトアウトされたデータ“００”を下位
ビットとし、出力信号Ｃ４の１０ビットデータ“００
００００ ００００”を上位ビットとするデータが３ｔ
ｏ１ＭＰＸ３０８に対して入力され、これに対応する３
ｔｏ１ＭＰＸ３０８より出力される１２ビットデータ
“００００ ００００ ００００”は、可変長復号テー
ブルアドレスレジスタ３１０に入力されて格納される。
また、次のアドレス出力として、可変長復号テーブルア
ドレスレジスタ３１０からは“０００ｈ”のアドレスが
出力信号Ｃ８として出力され、データ検索用として可変
長復号テーブル（図１０参照）３０１に送られる。図７
のｔ3 のタイミングにおいては、可変長復号テーブル３
０１からは復号テーブル出力信号Ｃ１として“０００１
３ｈ”のデータが出力され、これを受けて、２ｔｏ１Ｍ
ＰＸ３０９からは図７のｔ4 のタイミングにおいて、出
力信号Ｃ４，Ｃ５およびＣ６が出力される。
は、シフトレジスタ３０６のデータから、出力信号Ｃ６
により指定されたシフト量（この場合においては２ビッ
トシフト）をシフトアウトされたデータ“００”を下位
ビットとし、出力信号Ｃ４の１０ビットデータ“００
００００ ００００”を上位ビットとするデータが３ｔ
ｏ１ＭＰＸ３０８に対して入力され、これに対応する３
ｔｏ１ＭＰＸ３０８より出力される１２ビットデータ
“００００ ００００ ００００”は、可変長復号テー
ブルアドレスレジスタ３１０に入力されて格納される。
また、次のアドレス出力として、可変長復号テーブルア
ドレスレジスタ３１０からは“０００ｈ”のアドレスが
出力信号Ｃ８として出力され、データ検索用として可変
長復号テーブル（図１０参照）３０１に送られる。図７
のｔ3 のタイミングにおいては、可変長復号テーブル３
０１からは復号テーブル出力信号Ｃ１として“０００１
３ｈ”のデータが出力され、これを受けて、２ｔｏ１Ｍ
ＰＸ３０９からは図７のｔ4 のタイミングにおいて、出
力信号Ｃ４，Ｃ５およびＣ６が出力される。
【００１２】図７のｔ5 のタイミングにおいては、シフ
トレジスタ３０６のデータから、出力信号Ｃ６により指
定されたシフト量（この場合においては２ビットシフ
ト）をシフトアウトされたデータ“００”を下位ビット
とし、出力信号Ｃ４の１０ビットデータ“００ ０００
０ ０００１”を上位ビットとするデータが３ｔｏ１Ｍ
ＰＸ３０８に対して入力され、これに対応する３ｔｏ１
ＭＰＸ３０８より出力される１２ビットデータ“０００
０ ００００ ０１００”は、可変長復号テーブルアド
レスレジスタ３１０に入力されて格納される。また、次
のアドレス出力として、可変長復号テーブルアドレスレ
ジスタ３１０からは“００４ｈ”のアドレスが出力信号
Ｃ８として出力され、データ検索用として可変長復号テ
ーブル（図１０参照）３０１に送られる。図７のｔ6 の
タイミングにおいては、可変長復号テーブル３０１から
は復号テーブル出力信号Ｃ１として“０００３３ｈ”の
データが出力され、これを受けて、２ｔｏ１ＭＰＸ３０
９からは図７のｔ7 のタイミングにおいて、出力信号Ｃ
４、Ｃ５およびＣ６が出力される。
トレジスタ３０６のデータから、出力信号Ｃ６により指
定されたシフト量（この場合においては２ビットシフ
ト）をシフトアウトされたデータ“００”を下位ビット
とし、出力信号Ｃ４の１０ビットデータ“００ ０００
０ ０００１”を上位ビットとするデータが３ｔｏ１Ｍ
ＰＸ３０８に対して入力され、これに対応する３ｔｏ１
ＭＰＸ３０８より出力される１２ビットデータ“０００
０ ００００ ０１００”は、可変長復号テーブルアド
レスレジスタ３１０に入力されて格納される。また、次
のアドレス出力として、可変長復号テーブルアドレスレ
ジスタ３１０からは“００４ｈ”のアドレスが出力信号
Ｃ８として出力され、データ検索用として可変長復号テ
ーブル（図１０参照）３０１に送られる。図７のｔ6 の
タイミングにおいては、可変長復号テーブル３０１から
は復号テーブル出力信号Ｃ１として“０００３３ｈ”の
データが出力され、これを受けて、２ｔｏ１ＭＰＸ３０
９からは図７のｔ7 のタイミングにおいて、出力信号Ｃ
４、Ｃ５およびＣ６が出力される。
【００１３】図７のｔ8 のタイミングにおいては、シフ
トレジスタ３０６のデータから出力信号Ｃ６により指定
されたシフト量（この場合においては２ビットシフト）
をシフトアウトされたデータ“１Ｘ”を下位ビットと
し、出力信号Ｃ４の１０ビットデータ“００ ００００
００１１”を上位ビットとするデータが３ｔｏ１ＭＰ
Ｘ３０８に対して入力され、これに対応して３ｔｏ１Ｍ
ＰＸ３０８より出力される１２ビットデータ“００００
００００ １１１Ｘ”は、可変長復号テーブルアドレ
スレジスタ３１０に入力されて格納される。また、次の
アドレス出力として、可変長復号テーブルアドレスレジ
スタ３１０からは“００Ｅｈ”または“００Ｆｈ”の冗
長性を持ったアドレスが出力信号Ｃ８として出力され、
データ検索用として可変長復号テーブル（図１０参照）
３０１に送られる。図７のｔ9 のタイミングにおいて
は、可変長復号テーブル３０１からは復号テーブル出力
信号Ｃ１として“０００８０ｈ”のデータが出力され、
これを受けて、２ｔｏ１ＭＰＸ３０９からは図７のｔ10
のタイミングにおいて、出力信号Ｃ３、Ｃ４、Ｃ５およ
びＣ６が出力される。その際に、出力信号Ｃ５は“０”
に変化し、シーケンサ３０２に対して処理が終了したこ
とが伝達される。また、復号結果データレジスタ３０３
に対しては出力信号Ｃ３としてデータ“０００８ｈ”が
入力されて格納され、当該復号結果データレジスタ３０
３からは復号結果データとして、上記のデータ“０００
８ｈ”が出力されて、処理は終了する。このような動作
を繰返して行いながら、シフトレジスタ３０６に入力さ
れた符号データは逐次復号化される。
トレジスタ３０６のデータから出力信号Ｃ６により指定
されたシフト量（この場合においては２ビットシフト）
をシフトアウトされたデータ“１Ｘ”を下位ビットと
し、出力信号Ｃ４の１０ビットデータ“００ ００００
００１１”を上位ビットとするデータが３ｔｏ１ＭＰ
Ｘ３０８に対して入力され、これに対応して３ｔｏ１Ｍ
ＰＸ３０８より出力される１２ビットデータ“００００
００００ １１１Ｘ”は、可変長復号テーブルアドレ
スレジスタ３１０に入力されて格納される。また、次の
アドレス出力として、可変長復号テーブルアドレスレジ
スタ３１０からは“００Ｅｈ”または“００Ｆｈ”の冗
長性を持ったアドレスが出力信号Ｃ８として出力され、
データ検索用として可変長復号テーブル（図１０参照）
３０１に送られる。図７のｔ9 のタイミングにおいて
は、可変長復号テーブル３０１からは復号テーブル出力
信号Ｃ１として“０００８０ｈ”のデータが出力され、
これを受けて、２ｔｏ１ＭＰＸ３０９からは図７のｔ10
のタイミングにおいて、出力信号Ｃ３、Ｃ４、Ｃ５およ
びＣ６が出力される。その際に、出力信号Ｃ５は“０”
に変化し、シーケンサ３０２に対して処理が終了したこ
とが伝達される。また、復号結果データレジスタ３０３
に対しては出力信号Ｃ３としてデータ“０００８ｈ”が
入力されて格納され、当該復号結果データレジスタ３０
３からは復号結果データとして、上記のデータ“０００
８ｈ”が出力されて、処理は終了する。このような動作
を繰返して行いながら、シフトレジスタ３０６に入力さ
れた符号データは逐次復号化される。
【００１４】このような復号処理においては、“００
００１Ｘ”の６ビット分の符号データを２ビットづつ検
索するために、３サイクルにおいて検索処理を行うこと
ができる。従って、図８（ｂ）における３ビットづつの
処理において、図１１の復号テーブルを使用すれば、２
サイクルで検索処理を終了させることができる。同様
に、図８（ｃ）の４ビットづつの処理においては、図１
２の復号テーブルを使用しても、２サイクルで検索処理
を行うことができる。即ち、８ビットの符号を復号処理
する場合には、２ビット検索においては“２→２→２→
２”の検索処理において最悪４サイクルを要し、３ビッ
ト検索においては“３→３→２”の検索処理において最
悪３サイクルを要し、４ビット検索においては“４→
４”の検索処理において最悪２サイクルを要する。これ
は、図８（ａ）、（ｂ）および（ｃ）の状態遷移図にお
ける○印を何回経由して目的値に達成するかの回数と同
じてある。
００１Ｘ”の６ビット分の符号データを２ビットづつ検
索するために、３サイクルにおいて検索処理を行うこと
ができる。従って、図８（ｂ）における３ビットづつの
処理において、図１１の復号テーブルを使用すれば、２
サイクルで検索処理を終了させることができる。同様
に、図８（ｃ）の４ビットづつの処理においては、図１
２の復号テーブルを使用しても、２サイクルで検索処理
を行うことができる。即ち、８ビットの符号を復号処理
する場合には、２ビット検索においては“２→２→２→
２”の検索処理において最悪４サイクルを要し、３ビッ
ト検索においては“３→３→２”の検索処理において最
悪３サイクルを要し、４ビット検索においては“４→
４”の検索処理において最悪２サイクルを要する。これ
は、図８（ａ）、（ｂ）および（ｃ）の状態遷移図にお
ける○印を何回経由して目的値に達成するかの回数と同
じてある。
【００１５】
【発明が解決しようとする課題】上述した従来の可変長
符号の復号化回路においては、検索ビット数を増やすこ
とにより復号処理サイクルを上げることは可能である
が、図１０、図１１および図１２に示されるように、そ
れぞれ２ビットづつの検索処理においては１７ｈ番地
（２４ｗｏｒｄ分）まで、３ビットづつの検索処理にお
いては２７ｈ番地（４０ｗｏｒｄ分）まで、４ビットづ
つの検索処理においては１Ｆ番地（３２ｗｏｒｄ分）ま
でという具合に、基本的に検索ビット数を増やすことに
より、復号テーブルを増大するという傾向にある。これ
は、可変長符号が極めて類似したパターンをとる際に、
可変長復号テーブルが冗長なものであることによる。
符号の復号化回路においては、検索ビット数を増やすこ
とにより復号処理サイクルを上げることは可能である
が、図１０、図１１および図１２に示されるように、そ
れぞれ２ビットづつの検索処理においては１７ｈ番地
（２４ｗｏｒｄ分）まで、３ビットづつの検索処理にお
いては２７ｈ番地（４０ｗｏｒｄ分）まで、４ビットづ
つの検索処理においては１Ｆ番地（３２ｗｏｒｄ分）ま
でという具合に、基本的に検索ビット数を増やすことに
より、復号テーブルを増大するという傾向にある。これ
は、可変長符号が極めて類似したパターンをとる際に、
可変長復号テーブルが冗長なものであることによる。
【００１６】しかしながら、１ｃｈｉｐでのマスク設計
においては、物理的に可変長復号テーブルとして必要ワ
ード分のメモリ容量が確保できない場合には、処理スピ
ードが落ちて性能が満足できないという欠点がある。こ
れは、図４に示されるように、符号の最終ビットにＳＩ
ＧＮビット（正負を示すビット）が付加されてはいる
が、従来技術においては、正の整数を対象とした符号処
理であるために、実際の符号の意味が２倍になってしま
うことによりメモリ容量が増大するとともに、更に、テ
ーブルとして符号テーブルおよび復号テーブルの両方の
テーブルを持つことによってもメモリ容量が大きくなる
ことに起因している。
においては、物理的に可変長復号テーブルとして必要ワ
ード分のメモリ容量が確保できない場合には、処理スピ
ードが落ちて性能が満足できないという欠点がある。こ
れは、図４に示されるように、符号の最終ビットにＳＩ
ＧＮビット（正負を示すビット）が付加されてはいる
が、従来技術においては、正の整数を対象とした符号処
理であるために、実際の符号の意味が２倍になってしま
うことによりメモリ容量が増大するとともに、更に、テ
ーブルとして符号テーブルおよび復号テーブルの両方の
テーブルを持つことによってもメモリ容量が大きくなる
ことに起因している。
【００１７】また、処理すべきビット長が８ビットから
９ビットとＳＩＧＮビット分増えることになり、基本的
に処理サイクルが増えるという欠点がある。
９ビットとＳＩＧＮビット分増えることになり、基本的
に処理サイクルが増えるという欠点がある。
【００１８】そして、更に従来の復号テーブルにおいて
は、符号ビット長および符号の意味が大きく異なってい
るために、当該復号テーブルを直接使用することができ
ないという欠点がある。
は、符号ビット長および符号の意味が大きく異なってい
るために、当該復号テーブルを直接使用することができ
ないという欠点がある。
【００１９】本発明の目的は、可変長復号テーブルサイ
ズを削減し、小規模の可変長復号テーブルを備えて、容
易に可変長符号を復号することが可能な復号処理方法お
よび復号処理装置を提供することにある。
ズを削減し、小規模の可変長復号テーブルを備えて、容
易に可変長符号を復号することが可能な復号処理方法お
よび復号処理装置を提供することにある。
【００２０】
【課題を解決するための手段】第１の発明の可変長符号
の復号化処理装置は、可変長復号テーブルを備え、復号
開始アドレス信号を入力して格納する第１の記憶回路
と、当該第１の記憶回路の出力信号と前記可変長復号テ
ーブルの出力信号とを入力して、何れか一方の信号を選
択して出力する第１のデータ選択回路と、復号すべき符
号データ信号を入力とするシフトレジスタと、前記第１
のデータ選択回路において選択されて出力される任意の
下位ｎビットのデータ出力信号を受けて、復号処理の動
作タイミングならびに前記シフトレジスタにおけるビッ
トシフト量を制御する制御回路と、前記シフトレジスタ
より出力される符号データ信号と前記第１の選択回路に
おいて選択されて出力される上位ｍビットの内の任意の
下位ｋビットのデータ出力信号とを入力して、何れか一
方のデータ信号を選択して出力する第２のデータ選択回
路と、前記第１の選択回路において選択されて出力され
る上位ｍビットのデータ信号を入力して、所定の復号結
果データ信号を記憶する第３の記憶回路とを少なくとも
備えて構成され、前記第２のデータ選択回路において選
択されて出力されるデータ信号を、データ検索用のアド
レス信号として前記可変長復号テーブルに入力する可変
長符号の復号化処理装置において、復号化処理の終了後
において、前記シフトレジスタより直接入力される符号
データ信号の最上位の１ビットまたは最下位の１ビット
のデータ信号を正負判定ビットとして前記復号結果デー
タ信号の正負を判定し、前記第３の記憶回路より出され
る復号結果データ信号の正負を変換して出力する正負変
換回路を備えることを特徴としている。
の復号化処理装置は、可変長復号テーブルを備え、復号
開始アドレス信号を入力して格納する第１の記憶回路
と、当該第１の記憶回路の出力信号と前記可変長復号テ
ーブルの出力信号とを入力して、何れか一方の信号を選
択して出力する第１のデータ選択回路と、復号すべき符
号データ信号を入力とするシフトレジスタと、前記第１
のデータ選択回路において選択されて出力される任意の
下位ｎビットのデータ出力信号を受けて、復号処理の動
作タイミングならびに前記シフトレジスタにおけるビッ
トシフト量を制御する制御回路と、前記シフトレジスタ
より出力される符号データ信号と前記第１の選択回路に
おいて選択されて出力される上位ｍビットの内の任意の
下位ｋビットのデータ出力信号とを入力して、何れか一
方のデータ信号を選択して出力する第２のデータ選択回
路と、前記第１の選択回路において選択されて出力され
る上位ｍビットのデータ信号を入力して、所定の復号結
果データ信号を記憶する第３の記憶回路とを少なくとも
備えて構成され、前記第２のデータ選択回路において選
択されて出力されるデータ信号を、データ検索用のアド
レス信号として前記可変長復号テーブルに入力する可変
長符号の復号化処理装置において、復号化処理の終了後
において、前記シフトレジスタより直接入力される符号
データ信号の最上位の１ビットまたは最下位の１ビット
のデータ信号を正負判定ビットとして前記復号結果デー
タ信号の正負を判定し、前記第３の記憶回路より出され
る復号結果データ信号の正負を変換して出力する正負変
換回路を備えることを特徴としている。
【００２１】また、第２の発明の可変長符号の復号化処
理装置は、可変長復号テーブルを備え、復号開始アドレ
ス信号を入力して格納する第１の記憶回路と、当該第１
の記憶回路の出力信号と前記可変長復号テーブルの出力
信号とを入力して、何れか一方の信号を選択して出力す
る第１のデータ選択回路と、復号すべき符号データ信号
を入力とするシフトレジスタと、前記第１のデータ選択
回路において選択されて出力される任意の下位ｎビット
のデータ出力信号を受けて、復号処理の動作タイミング
ならびに前記シフトレジスタにおけるビットシフト量を
制御する制御回路と、前記シフトレジスタより出力され
る符号データ信号と前記第１の選択回路において選択さ
れて出力される上位ｍビットの内の任意の下位ｋビット
のデータ出力信号とを入力して、何れか一方のデータ信
号を選択して出力する第２のデータ選択回路と、前記第
１の選択回路において選択されて出力される上位ｍビッ
トのデータ信号を入力して、所定の復号結果データ信号
を記憶する第３の記憶回路とを少なくとも備えて構成さ
れ、前記第２のデータ選択回路において選択されて出力
されるデータ信号を、データ検索用のアドレス信号とし
て前記可変長復号テーブルに入力する可変長符号の復号
化処理装置において、復号化処理の終了後において、前
記制御回路により判定された処理終了信号を１ビットシ
フトして生成される正負判定ビットを、前記シフトレジ
スタより入力して前記復号結果データ信号の正負を判定
し、前記第３の記憶回路より出力される復号結果データ
信号の正負を変換して出力する正負変換回路を備えるこ
とを特徴としている。
理装置は、可変長復号テーブルを備え、復号開始アドレ
ス信号を入力して格納する第１の記憶回路と、当該第１
の記憶回路の出力信号と前記可変長復号テーブルの出力
信号とを入力して、何れか一方の信号を選択して出力す
る第１のデータ選択回路と、復号すべき符号データ信号
を入力とするシフトレジスタと、前記第１のデータ選択
回路において選択されて出力される任意の下位ｎビット
のデータ出力信号を受けて、復号処理の動作タイミング
ならびに前記シフトレジスタにおけるビットシフト量を
制御する制御回路と、前記シフトレジスタより出力され
る符号データ信号と前記第１の選択回路において選択さ
れて出力される上位ｍビットの内の任意の下位ｋビット
のデータ出力信号とを入力して、何れか一方のデータ信
号を選択して出力する第２のデータ選択回路と、前記第
１の選択回路において選択されて出力される上位ｍビッ
トのデータ信号を入力して、所定の復号結果データ信号
を記憶する第３の記憶回路とを少なくとも備えて構成さ
れ、前記第２のデータ選択回路において選択されて出力
されるデータ信号を、データ検索用のアドレス信号とし
て前記可変長復号テーブルに入力する可変長符号の復号
化処理装置において、復号化処理の終了後において、前
記制御回路により判定された処理終了信号を１ビットシ
フトして生成される正負判定ビットを、前記シフトレジ
スタより入力して前記復号結果データ信号の正負を判定
し、前記第３の記憶回路より出力される復号結果データ
信号の正負を変換して出力する正負変換回路を備えるこ
とを特徴としている。
【００２２】なお、第１および第２の発明における前記
制御回路は、前記第１の選択回路より出力される任意の
下位ｎビットの内の下位に含まれるデータ出力信号を受
けて、当該復号化処理の動作タイミングを制御するシー
ケンサと、同じく前記第１の選択回路より出力される任
意の下位ｎビットの内の上位に含まれるデータ出力信号
を受けて、前記シフトレジスタにおけるビットシフト動
作を制御するシフト制御回路とを備えて構成してもよ
い。
制御回路は、前記第１の選択回路より出力される任意の
下位ｎビットの内の下位に含まれるデータ出力信号を受
けて、当該復号化処理の動作タイミングを制御するシー
ケンサと、同じく前記第１の選択回路より出力される任
意の下位ｎビットの内の上位に含まれるデータ出力信号
を受けて、前記シフトレジスタにおけるビットシフト動
作を制御するシフト制御回路とを備えて構成してもよ
い。
【００２３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２４】図１は本発明の第１の実施例の構成を示す
ブロック図である。図１に示されるように、本実施例
は、２０ビット可変長復号テーブル１０１と、１４ビッ
トの復号開始アドレス信号を入力とする１４ビットの復
号開始アドレスレジスタ１０４と、可変長復号テーブル
１０１の出力信号Ａ１と復号開始アドレスレジスタ１０
４の出力信号Ａ２を入力とする２０ビットの２ｔｏ１マ
ルチプレクサ（２入力１出力の選択回路：以下、２ｔｏ
１ＭＰＸと云う）１０９と、この２ｔｏ１ＭＰＸ３０９
の出力信号上位１６ビットの出力信号Ａ３をデータ入力
とし、２ｔｏ１ＭＰＸ１０９の出力信号下位１ビットの
出力信号Ａ５により制御される１６ビットの復号結果デ
ータレジスタ１０３と、この復号結果データレジスタ１
０３の出力信号の正負を変換して出力する正負変換回路
１１１と、前記出力信号Ａ５により制御されるシ−ケン
サ１０２と、２ｔｏ１ＭＰＸ１０９の出力信号下位４ビ
ットの内の上位３ビットの出力信号Ａ６を入力とするシ
フト制御回路１０５と、シフト量デコーダ１０７と、シ
フト制御回路１０５の出力信号Ａ７により、符号データ
入力をシフトさせるシフトレジスタ１０６と、このシフ
トレジスタ１０６のシフトデータ出力信号と前記出力信
号Ａ３の下位１０ビット出力信号Ａ４とをそれぞれ入力
とする１２ビットの３ｔｏ１マルチプレクサ（３入力１
出力の選択回路：以下、３ｔｏ１ＭＰＸと云う）１０８
と、この３ｔｏ１ＭＰＸ１０８の出力を入力して検索用
のアドレス出力として出力信号Ａ８を生成し、可変長復
号テーブル１０１に出力するとする１２ビットの可変長
復号テーブルアドレスレジスタ１１０とを備えて構成さ
れており、シーケンサ１０２およびシフト制御回路１０
５は制御回路１１２を形成している。また、図２
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）、（ｉ）および（ｊ）は、本実施例の動
作波形図である。
ブロック図である。図１に示されるように、本実施例
は、２０ビット可変長復号テーブル１０１と、１４ビッ
トの復号開始アドレス信号を入力とする１４ビットの復
号開始アドレスレジスタ１０４と、可変長復号テーブル
１０１の出力信号Ａ１と復号開始アドレスレジスタ１０
４の出力信号Ａ２を入力とする２０ビットの２ｔｏ１マ
ルチプレクサ（２入力１出力の選択回路：以下、２ｔｏ
１ＭＰＸと云う）１０９と、この２ｔｏ１ＭＰＸ３０９
の出力信号上位１６ビットの出力信号Ａ３をデータ入力
とし、２ｔｏ１ＭＰＸ１０９の出力信号下位１ビットの
出力信号Ａ５により制御される１６ビットの復号結果デ
ータレジスタ１０３と、この復号結果データレジスタ１
０３の出力信号の正負を変換して出力する正負変換回路
１１１と、前記出力信号Ａ５により制御されるシ−ケン
サ１０２と、２ｔｏ１ＭＰＸ１０９の出力信号下位４ビ
ットの内の上位３ビットの出力信号Ａ６を入力とするシ
フト制御回路１０５と、シフト量デコーダ１０７と、シ
フト制御回路１０５の出力信号Ａ７により、符号データ
入力をシフトさせるシフトレジスタ１０６と、このシフ
トレジスタ１０６のシフトデータ出力信号と前記出力信
号Ａ３の下位１０ビット出力信号Ａ４とをそれぞれ入力
とする１２ビットの３ｔｏ１マルチプレクサ（３入力１
出力の選択回路：以下、３ｔｏ１ＭＰＸと云う）１０８
と、この３ｔｏ１ＭＰＸ１０８の出力を入力して検索用
のアドレス出力として出力信号Ａ８を生成し、可変長復
号テーブル１０１に出力するとする１２ビットの可変長
復号テーブルアドレスレジスタ１１０とを備えて構成さ
れており、シーケンサ１０２およびシフト制御回路１０
５は制御回路１１２を形成している。また、図２
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）、（ｈ）、（ｉ）および（ｊ）は、本実施例の動
作波形図である。
【００２５】図１において、シーケンサ１０２において
は、２ｔｏ１ＭＰＸ１０９からの出力信号Ａ５を受け
て、復号の開始、実行および終了に関連するタイミング
信号が生成され、上記各部に対する制御作用が行われ
る。復号テーブルのアドレス信号は、テーブルサイズが
４Ｋｗｏｒｄ＝４０９６ｗｏｒｄ＝２12ｗｏｒｄである
ため、必要アドレス信号のビット数は１２ビットであ
り、そのためシフトレジスタ１０６からの最小シフトア
ウトビット数２ビットと、２ｔｏ１ＭＰＸ１０９からの
出力信号Ａ４との合計が１２ビットになるように設定さ
れている。従って、復号テーブルサイズにより変更する
ことが可能である。同様に、復号開始アドレス信号を受
けて、復号開始アドレスレジスタ１０４から出力される
開始アドレス出力信号Ａ２も、１４ビットの内の上位１
０ビットがアドレスであるため、その変更は可能であ
る。更に、正負変換回路１１１においては、復号処理終
了時におけるシフトレジスタ１０６の出力信号Ａ９の最
上位ビットの１ビットの値が“１”の時には、復号結果
データレジスタ１０３からの出力データ信号に対する２
の補数値が復号結果データとして出力され、上記出力信
号が“０”の時には、復号結果データレジスタ１０３か
らのデータ出力信号が、そのまま復号結果データとして
出力される。また、復号結果データとして絶対値の符号
付きデータを使用する場合（図４に見られるように、ラ
ストビットの“１”または“０”により正負を判定させ
る場合）には、復号結果データレジスタ１０３からのデ
ータ出力信号の最上位または最下位に、復号処理終了時
のシフトレジスタ１０６の出力信号Ａ９の値をそのまま
付加して復号結果データとして出力される。
は、２ｔｏ１ＭＰＸ１０９からの出力信号Ａ５を受け
て、復号の開始、実行および終了に関連するタイミング
信号が生成され、上記各部に対する制御作用が行われ
る。復号テーブルのアドレス信号は、テーブルサイズが
４Ｋｗｏｒｄ＝４０９６ｗｏｒｄ＝２12ｗｏｒｄである
ため、必要アドレス信号のビット数は１２ビットであ
り、そのためシフトレジスタ１０６からの最小シフトア
ウトビット数２ビットと、２ｔｏ１ＭＰＸ１０９からの
出力信号Ａ４との合計が１２ビットになるように設定さ
れている。従って、復号テーブルサイズにより変更する
ことが可能である。同様に、復号開始アドレス信号を受
けて、復号開始アドレスレジスタ１０４から出力される
開始アドレス出力信号Ａ２も、１４ビットの内の上位１
０ビットがアドレスであるため、その変更は可能であ
る。更に、正負変換回路１１１においては、復号処理終
了時におけるシフトレジスタ１０６の出力信号Ａ９の最
上位ビットの１ビットの値が“１”の時には、復号結果
データレジスタ１０３からの出力データ信号に対する２
の補数値が復号結果データとして出力され、上記出力信
号が“０”の時には、復号結果データレジスタ１０３か
らのデータ出力信号が、そのまま復号結果データとして
出力される。また、復号結果データとして絶対値の符号
付きデータを使用する場合（図４に見られるように、ラ
ストビットの“１”または“０”により正負を判定させ
る場合）には、復号結果データレジスタ１０３からのデ
ータ出力信号の最上位または最下位に、復号処理終了時
のシフトレジスタ１０６の出力信号Ａ９の値をそのまま
付加して復号結果データとして出力される。
【００２６】図２は、図４に示される可変長符号表（Ｓ
ＩＧＮビット付き符号表）を基に、図１の第１の実施例
を動作させた場合の波形図である。この場合には、図４
の可変長符号表におけるラストビット（正負判定のＳＩ
ＧＮビット）は削除することが可能で、図９の従来の可
変長符号表と同一のものとなる。即ち、図１において、
図４の符号のラストビットは、復号処理終了時のシフト
レジスタ１０６の最上位ビットの出力信号Ａ９として正
負変換回路１１１に入力され、復号処理終了時におい
て、当該正負変換回路１１１において処理されるため、
実際の復号処理すべき符号テーブルから削除することが
できるからである。従って、図４の可変長符号テーブル
からの復号テーブルは、前述の図１０、図１１および図
１２と同様のテーブルとなる。
ＩＧＮビット付き符号表）を基に、図１の第１の実施例
を動作させた場合の波形図である。この場合には、図４
の可変長符号表におけるラストビット（正負判定のＳＩ
ＧＮビット）は削除することが可能で、図９の従来の可
変長符号表と同一のものとなる。即ち、図１において、
図４の符号のラストビットは、復号処理終了時のシフト
レジスタ１０６の最上位ビットの出力信号Ａ９として正
負変換回路１１１に入力され、復号処理終了時におい
て、当該正負変換回路１１１において処理されるため、
実際の復号処理すべき符号テーブルから削除することが
できるからである。従って、図４の可変長符号テーブル
からの復号テーブルは、前述の図１０、図１１および図
１２と同様のテーブルとなる。
【００２７】次に、図２の動作波形図を参照して、本発
明の第１の実施例の動作について説明する。図２のＴ１
の時点においては、復号開始アドレス信号と符号データ
が、それぞれ復号開始アドレスレジスタ１０４およびシ
フトレジスタ１０６に入力された時点であり、この時、
上位１０ビットは開始アドレスであり、下位４ビットに
は検索すべきシフト量および検索継続データが入ってい
る。シフトレジスタ１０６における符号データを“００
００１Ｓ”とすると、この場合における“Ｓ”は冗長性
を示す記号であり、次の符号の先頭部分でもあるため、
シフトアウトすることができない。（即ち、従来のこの
特徴を用いて、本来この“Ｓ”のところにＳＩＧＮビッ
トが入っているが、これを“Ｓ”として処理を実行さ
せ、当該処理終了後に別処理させる。）図２のｔ1 のタ
イミングにおいて、２ｔｏ１ＭＰＸ１０９においては開
始アドレス出力信号Ａ２はそのまま出力信号Ａ４、Ａ５
およびＡ６として出力される。この出力信号Ａ５によ
り、シーケンサ１０２に対して符号検索の開始が伝達さ
れ、これを受けて、シーケンサ１０２においては、復号
の開始および実行のタイミングが生成されて、各部に対
する時間制御作用が行われる。
明の第１の実施例の動作について説明する。図２のＴ１
の時点においては、復号開始アドレス信号と符号データ
が、それぞれ復号開始アドレスレジスタ１０４およびシ
フトレジスタ１０６に入力された時点であり、この時、
上位１０ビットは開始アドレスであり、下位４ビットに
は検索すべきシフト量および検索継続データが入ってい
る。シフトレジスタ１０６における符号データを“００
００１Ｓ”とすると、この場合における“Ｓ”は冗長性
を示す記号であり、次の符号の先頭部分でもあるため、
シフトアウトすることができない。（即ち、従来のこの
特徴を用いて、本来この“Ｓ”のところにＳＩＧＮビッ
トが入っているが、これを“Ｓ”として処理を実行さ
せ、当該処理終了後に別処理させる。）図２のｔ1 のタ
イミングにおいて、２ｔｏ１ＭＰＸ１０９においては開
始アドレス出力信号Ａ２はそのまま出力信号Ａ４、Ａ５
およびＡ６として出力される。この出力信号Ａ５によ
り、シーケンサ１０２に対して符号検索の開始が伝達さ
れ、これを受けて、シーケンサ１０２においては、復号
の開始および実行のタイミングが生成されて、各部に対
する時間制御作用が行われる。
【００２８】図２におけるｔ2 のタイミングにおいて
は、シフトレジスタ１０６のデータから、出力信号Ａ６
により指定されたシフト量（この場合においては２ビッ
トシフト）をシフトアウトされたデータ“００”を下位
ビットとし、出力信号Ａ４の１０ビットデータ“００
００００ ００００”を上位ビットとするデータが３ｔ
ｏ１ＭＰＸ１０８に対して入力され、これに対応する３
ｔｏ１ＭＰＸ１０８より出力される１２ビットデータ
“００００ ００００ ００００”が、可変長復号テー
ブルアドレスレジスタ１１０に入力されて格納される。
また、次のアドレス出力として、可変長復号テーブルア
ドレスレジスタ３１０からは“０００ｈ”のアドレスが
出力信号Ａ８として出力され、データ検索用として可変
長復号テーブル（図１０参照）１０１に送られる。図２
のｔ3 のタイミングにおいては、可変長復号テーブル１
０１からは復号テーブル出力信号Ａ１として“０００１
３ｈ”のデータが出力され、これを受けて、２ｔｏ１Ｍ
ＰＸ１０９からは図２のｔ4 のタイミングにおいて、出
力信号Ａ４、Ａ５およびＡ６が出力される。
は、シフトレジスタ１０６のデータから、出力信号Ａ６
により指定されたシフト量（この場合においては２ビッ
トシフト）をシフトアウトされたデータ“００”を下位
ビットとし、出力信号Ａ４の１０ビットデータ“００
００００ ００００”を上位ビットとするデータが３ｔ
ｏ１ＭＰＸ１０８に対して入力され、これに対応する３
ｔｏ１ＭＰＸ１０８より出力される１２ビットデータ
“００００ ００００ ００００”が、可変長復号テー
ブルアドレスレジスタ１１０に入力されて格納される。
また、次のアドレス出力として、可変長復号テーブルア
ドレスレジスタ３１０からは“０００ｈ”のアドレスが
出力信号Ａ８として出力され、データ検索用として可変
長復号テーブル（図１０参照）１０１に送られる。図２
のｔ3 のタイミングにおいては、可変長復号テーブル１
０１からは復号テーブル出力信号Ａ１として“０００１
３ｈ”のデータが出力され、これを受けて、２ｔｏ１Ｍ
ＰＸ１０９からは図２のｔ4 のタイミングにおいて、出
力信号Ａ４、Ａ５およびＡ６が出力される。
【００２９】図２のｔ5 のタイミングにおいては、シフ
トレジスタ３０６のデータから、出力信号Ａ６により指
定されたシフト量（この場合においては２ビットシフ
ト）をシフトアウトされたデータ“００”を下位ビット
とし、出力信号Ａ４の１０ビットデータ“００ ０００
０ ０００１”を上位ビットとするデータが３ｔｏ１Ｍ
ＰＸ１０８に対して入力され、これに対応する３ｔｏ１
ＭＰＸ１０８より出力される１２ビットデータ“０００
０ ００００ ０１００”は、可変長復号テーブルアド
レスレジスタ１１０に入力されて格納される。また、次
のアドレス出力として、可変長復号テーブルアドレスレ
ジスタ１１０からは“００４ｈ”のアドレスが出力信号
Ａ８として出力され、データ検索用として可変長復号テ
ーブル（図１０参照）１０１に送られる。図２のｔ6 の
タイミングにおいては、可変長復号テーブル１０１から
は復号テーブル出力信号Ａ１として“０００３３ｈ”の
データが出力され、これを受けて、２ｔｏ１ＭＰＸ３０
９からは図２のｔ7 のタイミングにおいて、出力信号Ａ
４、Ａ５およびＡ６が出力される。
トレジスタ３０６のデータから、出力信号Ａ６により指
定されたシフト量（この場合においては２ビットシフ
ト）をシフトアウトされたデータ“００”を下位ビット
とし、出力信号Ａ４の１０ビットデータ“００ ０００
０ ０００１”を上位ビットとするデータが３ｔｏ１Ｍ
ＰＸ１０８に対して入力され、これに対応する３ｔｏ１
ＭＰＸ１０８より出力される１２ビットデータ“０００
０ ００００ ０１００”は、可変長復号テーブルアド
レスレジスタ１１０に入力されて格納される。また、次
のアドレス出力として、可変長復号テーブルアドレスレ
ジスタ１１０からは“００４ｈ”のアドレスが出力信号
Ａ８として出力され、データ検索用として可変長復号テ
ーブル（図１０参照）１０１に送られる。図２のｔ6 の
タイミングにおいては、可変長復号テーブル１０１から
は復号テーブル出力信号Ａ１として“０００３３ｈ”の
データが出力され、これを受けて、２ｔｏ１ＭＰＸ３０
９からは図２のｔ7 のタイミングにおいて、出力信号Ａ
４、Ａ５およびＡ６が出力される。
【００３０】図２のｔ8 のタイミングにおいては、シフ
トレジスタ１０６のデータから、出力信号Ａ６により指
定されたシフト量（この場合においては２ビットシフ
ト）をシフトアウトされたデータ“１Ｓ”を下位ビット
とし、出力信号Ａ４の１０ビットデータ“００ ０００
０ ００１１”を上位ビットとするデータが３ｔｏ１Ｍ
ＰＸ１０８に対して入力され、これに対応して３ｔｏ１
ＭＰＸ１０８より出力される１２ビットデータ“０００
０ ００００ １１１Ｓ”は、可変長復号テーブルアド
レスレジスタ１１０に入力されて格納される。また、次
のアドレス出力として、可変長復号テーブルアドレスレ
ジスタ１１０からは“００Ｅｈ”または“００Ｆｈ”の
冗長性を持ったアドレスが出力信号Ａ８として出力さ
れ、データ検索用として可変長復号テーブル（図１０参
照）１０１に送られる。図２のｔ9 のタイミングにおい
ては、可変長復号テーブル１０１からは復号テーブル出
力信号Ａ１として“０００８０ｈ”のデータが出力さ
れ、これを受けて、２ｔｏ１ＭＰＸ１０９からは図２の
ｔ10のタイミングにおいて、出力信号Ａ３、Ａ４、Ａ５
およびＡ６が出力される。その際に、出力信号Ａ５は
“０”に変化し、シーケンサ１０２に対して処理が終了
したことが伝達される。また、復号結果データレジスタ
１０３に対しては、出力信号Ａ３としてデータ“０００
８ｈ”が入力されて格納される。この時に、シフトレジ
スタ１０６の最上位ビットには、正負判定ビット（ＳＩ
ＧＮビット）が残留しており、この正負判定ビットは、
信号Ａ９として正負変換回路１１１に入力される。ここ
において、正負変換回路１１１においては、信号Ａ９の
正負判定ビットの値により、復号結果データレジスタ１
０３より入力されるデータは正負の変換処理を受けて、
復号結果データとして、上記のデータ“０００８ｈ”が
出力されて、処理は終了する。このような動作を繰返し
て行うことにより、シフトレジスタ１０６に入力される
符号データは逐次復号化される。 同様に、３ビットご
との検索、および４ビットごとの検索においても、図１
１および図１２のテーブルにより同一の動作が行われ
る。
トレジスタ１０６のデータから、出力信号Ａ６により指
定されたシフト量（この場合においては２ビットシフ
ト）をシフトアウトされたデータ“１Ｓ”を下位ビット
とし、出力信号Ａ４の１０ビットデータ“００ ０００
０ ００１１”を上位ビットとするデータが３ｔｏ１Ｍ
ＰＸ１０８に対して入力され、これに対応して３ｔｏ１
ＭＰＸ１０８より出力される１２ビットデータ“０００
０ ００００ １１１Ｓ”は、可変長復号テーブルアド
レスレジスタ１１０に入力されて格納される。また、次
のアドレス出力として、可変長復号テーブルアドレスレ
ジスタ１１０からは“００Ｅｈ”または“００Ｆｈ”の
冗長性を持ったアドレスが出力信号Ａ８として出力さ
れ、データ検索用として可変長復号テーブル（図１０参
照）１０１に送られる。図２のｔ9 のタイミングにおい
ては、可変長復号テーブル１０１からは復号テーブル出
力信号Ａ１として“０００８０ｈ”のデータが出力さ
れ、これを受けて、２ｔｏ１ＭＰＸ１０９からは図２の
ｔ10のタイミングにおいて、出力信号Ａ３、Ａ４、Ａ５
およびＡ６が出力される。その際に、出力信号Ａ５は
“０”に変化し、シーケンサ１０２に対して処理が終了
したことが伝達される。また、復号結果データレジスタ
１０３に対しては、出力信号Ａ３としてデータ“０００
８ｈ”が入力されて格納される。この時に、シフトレジ
スタ１０６の最上位ビットには、正負判定ビット（ＳＩ
ＧＮビット）が残留しており、この正負判定ビットは、
信号Ａ９として正負変換回路１１１に入力される。ここ
において、正負変換回路１１１においては、信号Ａ９の
正負判定ビットの値により、復号結果データレジスタ１
０３より入力されるデータは正負の変換処理を受けて、
復号結果データとして、上記のデータ“０００８ｈ”が
出力されて、処理は終了する。このような動作を繰返し
て行うことにより、シフトレジスタ１０６に入力される
符号データは逐次復号化される。 同様に、３ビットご
との検索、および４ビットごとの検索においても、図１
１および図１２のテーブルにより同一の動作が行われ
る。
【００３１】図３は、本発明の第２の実施例の構成を示
すブロック図である。図３に示されるように、本実施例
は、２０ビット可変長復号テーブル２０１と、１４ビッ
トの復号開始アドレス信号を入力とする１４ビットの復
号開始アドレスレジスタ２０４と、可変長復号テーブル
２０１の出力信号Ｂ１と復号開始アドレスレジスタ２０
４の出力信号Ｂ２を入力とする２０ビットの２ｔｏ１マ
ルチプレクサ（２入力１出力の選択回路：以下、２ｔｏ
１ＭＰＸと云う）２０９と、この２ｔｏ１ＭＰＸ２０９
の出力信号上位１６ビットの出力信号Ｂ３をデータ入力
とし、２ｔｏ１ＭＰＸ２０９の出力信号下位１ビットの
出力信号Ｂ５により制御される１６ビットの復号結果デ
ータレジスタ２０３と、この復号結果データレジスタ２
０３の出力信号の正負を変換して出力する正負変換回路
２１１と、前記出力信号Ｂ５により制御されるシ−ケン
サ２０２と、２ｔｏ１ＭＰＸ２０９の出力信号下位４ビ
ットの内の上位３ビットの出力信号Ｂ６を入力とするシ
フト制御回路２０５と、シフト量デコーダ２０７と、シ
フト制御回路２０５の出力信号Ｂ７により、符号データ
入力をシフトさせるシフトレジスタ２０６と、このシフ
トレジスタ２０６のシフトデータ出力信号と前記出力信
号Ｂ３の下位１０ビット出力信号Ｂ４とをそれぞれ入力
とする１２ビットの３ｔｏ１マルチプレクサ（３入力１
出力の選択回路：以下、３ｔｏ１ＭＰＸと云う）２０８
と、この３ｔｏ１ＭＰＸ２０８の出力を入力とする１２
ビットの可変長復号テーブルアドレスレジスタ２１０
と、可変長復号テーブルアドレスレジスタ２１０のアド
レス出力を受けて出力信号Ｂ８を生成し、前記可変長復
号テーブル２０１に出力する可変長復号テーブルアドレ
スレジスタ２１０とを備えて構成されており、シーケン
サ２０２およびシフト制御回路２０５は制御回路２１２
を形成している。また、図７（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）は、本発明の第２の実施例の動作波形図であ
る。
すブロック図である。図３に示されるように、本実施例
は、２０ビット可変長復号テーブル２０１と、１４ビッ
トの復号開始アドレス信号を入力とする１４ビットの復
号開始アドレスレジスタ２０４と、可変長復号テーブル
２０１の出力信号Ｂ１と復号開始アドレスレジスタ２０
４の出力信号Ｂ２を入力とする２０ビットの２ｔｏ１マ
ルチプレクサ（２入力１出力の選択回路：以下、２ｔｏ
１ＭＰＸと云う）２０９と、この２ｔｏ１ＭＰＸ２０９
の出力信号上位１６ビットの出力信号Ｂ３をデータ入力
とし、２ｔｏ１ＭＰＸ２０９の出力信号下位１ビットの
出力信号Ｂ５により制御される１６ビットの復号結果デ
ータレジスタ２０３と、この復号結果データレジスタ２
０３の出力信号の正負を変換して出力する正負変換回路
２１１と、前記出力信号Ｂ５により制御されるシ−ケン
サ２０２と、２ｔｏ１ＭＰＸ２０９の出力信号下位４ビ
ットの内の上位３ビットの出力信号Ｂ６を入力とするシ
フト制御回路２０５と、シフト量デコーダ２０７と、シ
フト制御回路２０５の出力信号Ｂ７により、符号データ
入力をシフトさせるシフトレジスタ２０６と、このシフ
トレジスタ２０６のシフトデータ出力信号と前記出力信
号Ｂ３の下位１０ビット出力信号Ｂ４とをそれぞれ入力
とする１２ビットの３ｔｏ１マルチプレクサ（３入力１
出力の選択回路：以下、３ｔｏ１ＭＰＸと云う）２０８
と、この３ｔｏ１ＭＰＸ２０８の出力を入力とする１２
ビットの可変長復号テーブルアドレスレジスタ２１０
と、可変長復号テーブルアドレスレジスタ２１０のアド
レス出力を受けて出力信号Ｂ８を生成し、前記可変長復
号テーブル２０１に出力する可変長復号テーブルアドレ
スレジスタ２１０とを備えて構成されており、シーケン
サ２０２およびシフト制御回路２０５は制御回路２１２
を形成している。また、図７（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）は、本発明の第２の実施例の動作波形図であ
る。
【００３２】本実施例の第１の実施例との相違点は、第
１の実施例の場合のように、シフトレジスタ２０６の最
上位ビットを直接正負変換回路２１１に出力するという
ことはせず、復号処理の終了後において、終了信号をシ
ーケンサ２０２により判定し、更に１ビットシフトさせ
たデータを正負判定ビットとして使用して、信号Ｂ９と
して正負変換回路２１１に入力していることである。そ
れ以外の復号処理動作については、前述の第１の実施例
の場合と同様である。このような動作を繰返して行うこ
とにより、シフトレジスタ２０６に入力される符号デー
タは逐次復号化される。同様に、３ビットごとの検索、
および４ビットごとの検索においても、図１１および図
１２のテーブルにより同一の動作が行われる。
１の実施例の場合のように、シフトレジスタ２０６の最
上位ビットを直接正負変換回路２１１に出力するという
ことはせず、復号処理の終了後において、終了信号をシ
ーケンサ２０２により判定し、更に１ビットシフトさせ
たデータを正負判定ビットとして使用して、信号Ｂ９と
して正負変換回路２１１に入力していることである。そ
れ以外の復号処理動作については、前述の第１の実施例
の場合と同様である。このような動作を繰返して行うこ
とにより、シフトレジスタ２０６に入力される符号デー
タは逐次復号化される。同様に、３ビットごとの検索、
および４ビットごとの検索においても、図１１および図
１２のテーブルにより同一の動作が行われる。
【００３３】
【発明の効果】以上説明したように、本発明は、符号デ
ータが入力されるシフトレジスタの最上位ビットを直接
入力とする正負変換回路を設けることにより、可変長符
号に正負判定ビットが加えられている符号データに対し
ても、正負判定処理を復号処理とは別処理することが可
能となり、これにより、可変長復号テーブルサイズが増
大し、且つ符号テータ長が１ビット増えることにより、
復号処理サイクルの増加による処理性能の劣化を防止す
ることができるという効果がある。
ータが入力されるシフトレジスタの最上位ビットを直接
入力とする正負変換回路を設けることにより、可変長符
号に正負判定ビットが加えられている符号データに対し
ても、正負判定処理を復号処理とは別処理することが可
能となり、これにより、可変長復号テーブルサイズが増
大し、且つ符号テータ長が１ビット増えることにより、
復号処理サイクルの増加による処理性能の劣化を防止す
ることができるという効果がある。
【００３４】また、従来使用されている可変長復号化テ
ーブル内のデータを変更することなく使用することがで
きるとともに、ＩＳＯ標準のＭＰＥＧＩ（動画像圧縮伸
張国際標準規格）におけるカラー動画像圧縮等における
可変長復号化回路にも使用することが可能となり、なお
且つ前記ＭＰＥＧＩよりも更に大きな画像をも取り扱う
ことができるという効果がある。
ーブル内のデータを変更することなく使用することがで
きるとともに、ＩＳＯ標準のＭＰＥＧＩ（動画像圧縮伸
張国際標準規格）におけるカラー動画像圧縮等における
可変長復号化回路にも使用することが可能となり、なお
且つ前記ＭＰＥＧＩよりも更に大きな画像をも取り扱う
ことができるという効果がある。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】第１の実施例における動作波形図である。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】可変長符号の復号テーブルを表わす図である。
【図５】従来例の構成を示すブロック図である。
【図６】可変長符号の復号テーブルの構成例を示す図で
ある。
ある。
【図７】従来例における動作波形図である。
【図８】２ビットごと、３ビットごと、および４ビット
ごとに解読を行う場合の状態遷移図である。
ごとに解読を行う場合の状態遷移図である。
【図９】可変長符号の復号テーブルを表わす図である。
【図１０】２ビットごとに解読を行う場合における可変
長符号の復号テーブルを表わす図である。
長符号の復号テーブルを表わす図である。
【図１１】３ビットごとに解読を行う場合における可変
長符号の復号テーブルを表わす図である。
長符号の復号テーブルを表わす図である。
【図１２】４ビットごとに解読を行う場合における可変
長符号の復号テーブルを表わす図である。
長符号の復号テーブルを表わす図である。
【図１３】従来例における可変長符号の復号テーブルを
表わす図である。
表わす図である。
【図１４】従来例における可変長符号の符号テーブルを
表わす図である。
表わす図である。
１０１、２０１、３０１ 可変長復号テーブル １０２、２０２、３０２ シーケンサ １０３、２０３、３０３ 復号結果データレジスタ １０４、２０４、３０４ 復号開始アドレスレジスタ １０５、２０５、３０５ シフト制御回路 １０６、２０６、３０６ シフトレジスタ １０７、２０７、３０７ シフト量デコーダ １０８、２０８、３０８ ３ｔｏ１ＭＰＸ １０９、２０９、３０９ ２ｔｏ１ＭＰＸ １１０、２１０、３１０ 可変長復号テーブルアドレ
スレジスタ １１１、２１１ 正負変換回路 １１２、２１２、３１１ 制御回路
スレジスタ １１１、２１１ 正負変換回路 １１２、２１２、３１１ 制御回路
Claims (3)
- 【請求項１】 可変長復号テーブルを備え、復号開始ア
ドレス信号を入力して格納する第１の記憶回路と、当該
第１の記憶回路の出力信号と前記可変長復号テーブルの
出力信号とを入力して、何れか一方の信号を選択して出
力する第１のデータ選択回路と、復号すべき符号データ
信号を入力とするシフトレジスタと、前記第１のデータ
選択回路において選択されて出力される任意の下位ｎビ
ットのデータ出力信号を受けて、復号処理の動作タイミ
ングならびに前記シフトレジスタにおけるビットシフト
量を制御する制御回路と、前記シフトレジスタより出力
される符号データ信号と前記第１の選択回路において選
択されて出力される上位ｍビットの内の任意の下位ｋビ
ットのデータ出力信号とを入力して、何れか一方のデー
タ信号を選択して出力する第２のデータ選択回路と、前
記第１の選択回路において選択されて出力される上位ｍ
ビットのデータ信号を入力して、所定の復号結果データ
信号を記憶する第３の記憶回路とを少なくとも備えて構
成され、前記第２のデータ選択回路において選択されて
出力されるデータ信号を、データ検索用のアドレス信号
として前記可変長復号テーブルに入力する可変長符号の
復号化処理装置において、 復号化処理の終了後において、前記シフトレジスタより
直接入力される符号データ信号の最上位の１ビットまた
は最下位の１ビットのデータ信号を正負判定ビットとし
て前記復号結果データ信号の正負を判定し、前記第３の
記憶回路より出される復号結果データ信号の正負を変換
して出力する正負変換回路を備えることを特徴とする可
変長符号の復号化処理装置。 - 【請求項２】 可変長復号テーブルを備え、復号開始ア
ドレス信号を入力して格納する第１の記憶回路と、当該
第１の記憶回路の出力信号と前記可変長復号テーブルの
出力信号とを入力して、何れか一方の信号を選択して出
力する第１のデータ選択回路と、復号すべき符号データ
信号を入力とするシフトレジスタと、前記第１のデータ
選択回路において選択されて出力される任意の下位ｎビ
ットのデータ出力信号を受けて、復号処理の動作タイミ
ングならびに前記シフトレジスタにおけるビットシフト
量を制御する制御回路と、前記シフトレジスタより出力
される符号データ信号と前記第１の選択回路において選
択されて出力される上位ｍビットの内の任意の下位ｋビ
ットのデータ出力信号とを入力して、何れか一方のデー
タ信号を選択して出力する第２のデータ選択回路と、前
記第１の選択回路において選択されて出力される上位ｍ
ビットのデータ信号を入力して、所定の復号結果データ
信号を記憶する第３の記憶回路とを少なくとも備えて構
成され、前記第２のデータ選択回路において選択されて
出力されるデータ信号を、データ検索用のアドレス信号
として前記可変長復号テーブルに入力する可変長符号の
復号化処理装置において、 復号化処理の終了後において、前記制御回路により判定
された処理終了信号を１ビットシフトして生成される正
負判定ビットを、前記シフトレジスタより入力して前記
復号結果データ信号の正負を判定し、前記第３の記憶回
路より出力される復号結果データ信号の正負を変換して
出力する正負変換回路を備えることを特徴とする可変長
符号の復号化処理装置。 - 【請求項３】 前記制御回路が、前記第１の選択回路よ
り出力される任意の下位ｎビットの内の下位に含まれる
データ出力信号を受けて、当該復号化処理の動作タイミ
ングを制御するシーケンサと、同じく前記第１の選択回
路より出力される任意の下位ｎビットの内の上位に含ま
れるデータ出力信号を受けて、前記シフトレジスタにお
けるビットシフト動作を制御するシフト制御回路と、を
備えて構成される請求項１および２記載の可変長符号の
復号化処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105323A JP2604546B2 (ja) | 1994-05-19 | 1994-05-19 | 可変長符号の復号化処理装置 |
| US08/444,861 US5682156A (en) | 1994-05-19 | 1995-05-19 | Decoding circuit for variable length code in which positive/negative discrimination is independent of decoding |
| DE69523664T DE69523664T4 (de) | 1994-05-19 | 1995-05-19 | Dekodierungsschaltung für Kodes variabler Länge |
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