JPH06121172A - 画像符号化装置 - Google Patents

画像符号化装置

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JPH06121172A
JPH06121172A JP5185054A JP18505493A JPH06121172A JP H06121172 A JPH06121172 A JP H06121172A JP 5185054 A JP5185054 A JP 5185054A JP 18505493 A JP18505493 A JP 18505493A JP H06121172 A JPH06121172 A JP H06121172A
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Abstract

(57)【要約】 【目的】 再正規化の動作にかかわらず、同期式符号化
を行う。 【構成】 算術符号を用いて画像データを符号化する画
像符号化装置は、画像データの符号化に用いるカレント
コーディング区間を表わす複数ビットの区間データを格
納したレジスタ内の値が「1」のビット位置を検知し、
そのビット位置に従ってレジスタ内の区間データを一度
に複数ビット分シフトする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は画像データを圧縮符号化
する画像符号装置に関し、特に算術符号(Arithm
etic code)を用いて画像データを符号化する
画像符号化装置に関する。
【0002】
【従来の技術】算術符号は、ISO/IEC(Cmmi
ttee Draft 11544等)に記載されてい
る様に、適応予測による画像圧縮等に使用されている。
【0003】図1に算術符号を用いた符号化回路の構成
例を示す。
【0004】符号化すべき着目画素の2値データIは、
排他的ORゲート904に入力される。また、着目画素
の近傍の複数の参照画素の2値データXは予測状態メモ
リ901に入力される。予測状態メモリ901は参照画
素データの状態に応じて0又は1を予測画素データとし
て排他的ORゲート904に入力する。排他的ORゲー
ト904では、着目画素データIと予測状態メモリ90
1からの予測画素データとの一致/不一致を調べ、その
結果を算術符号器903へ入力する。
【0005】算術符号器903には、current
coding intervalを示すinterva
l size register(Aレジスタ)及びc
ode register(Cレジスタ)が設けられ、
これらAレジスタ及びCレジスタを排他的ORゲート9
04の出力値に応じてシフトする。そして、Cレジスタ
の特定位置の連続した8ビットの値が符号データとして
出力される。
【0006】予測状態メモリ901の内容は、算術符号
器903のAレジスタの値を含む符号化結果を取り込む
予測状態更新部902の指示に従って更新される。従っ
て、予測状態メモリ901からは実行中の符号化動作に
適応的に予測画素データを排他的ORゲート904に出
力する。
【0007】図2は符号化器903の符号化動作を示す
フローチャート図である。
【0008】尚、符号化器903内のAレジスタは32
ビット、Cレジスタは32ビットとする。区間Aを0
(0000H)〜0.5(8000H)〜1.0(10
000H)と定義する。ここにおいて、Hは16進数で
あることを表わす。
【0009】排他的ORゲート904による着目画素デ
ータと予測画素データとの比較がなされると、算術符号
器903ではAレジスタの値Aから定数LSZ(lea
stsignificant coding inte
rval)が減算される(S201)。定数LSZはl
ess probable symbolの発生確率に
対応する。次に、着目画素データと予測画素データが一
致か否かを判定し(S202)、一致していれば、図4
に示す再正規化処理を実行し、一方、不一致ならば、図
5に示す再正規化処理を実行する。図3に再正規化処理
の手順を示す。
【0010】図2に示す再正規化処理は、着目画素デー
タと予測画素データが不一致の場合、及び、両データが
一致していて、且つ、Aレジスタの値Aが0.5(80
00H)未満の場合に実行される。
【0011】まず、Aレジスタ及びCレジスタの夫々の
内容を2倍するためにAレジスタ及びCレジスタを夫々
MSB方向へ1ビットシフトし、また、シフト回数をカ
ウントするCTカウンタから1減算する(S301)。
尚、本例では符号化データを8ビットパラレルデータと
して取扱う様に、Cレジスタが8回シフトする毎にCレ
ジスタ内の特定位置データを符号化データとして取り出
す。従って、CTカウンタには「8」を初期セットし、
Aレジスタの1ビットシフト毎にCTカウンタを減算
し、CTカウンタの値が「0」となったときに、8ビッ
トの符号化データが揃ったことになる。
【0012】即ち、CTカウンタの値が「0」か否かを
判定し(S302)、「0」であればCレジスタから8
ビットの符号化データを取り出して出力し(S30
3)、「0」でなければ符号化データの出力は行なわな
い。
【0013】次に、1ビットシフトのなされたAレジス
タの値Aが0.5(8000H)未満か否かを判定し
(S304)、未満でなければ再正規化処理を終了す
る。一方、Aレジスタの値Aが0.5(8000H)未
満であれば、ステップS301に戻り、再度、Aレジス
タ及びCレジスタの1ビットシフト及びCTカウンタの
1減算を実行する。そして、Aレジスタの値Aが0.5
(8000H)未満でなくなる迄、このシフト動作を実
行する。
【0014】図4及び図5の例を用いて、再正規化処理
におけるAレジスタの状態繊遷移を説明する。
【0015】即ち、着目画素データが予測画素データと
一致していれば、Aレジスタの値Aが0.5(8000
H)より小か否かを判定し(S203)、値Aが0.5
(8000H)より小でない場合は、path2を通
り、符号化動作を終了する(図4のphase1,
2)。
【0016】また、Aレジスタの値Aが0.5(800
0H)より小の場合は、path1を通り、0.5(8
000H)未満となった値Aを0.5(8000H)以
上とする様に、Aレジスタをシフト動作することにより
更新し(S204)、また、同様のシフト動作をCレジ
スタに対しても実行する(S205)。これにより、A
レジスタ及びCレジスタの更新がなされる(図4のph
ase3)。また、このとき、Aレジスタのシフト回数
をカウントするCTカウンタの値が「0」となり、この
ときに、Cレジスタの上位バイトを符号化データとして
出力する。
【0017】一方、着目画素データと予測画素データと
が不一致のときは、path3を通り、Aレジスタの値
Aを定数LSZとし、更に、Aレジスタの値Aが0.5
(8000H)以上となる迄、Aレジスタをシフト動作
する(図5のphase1,2,3,4)。図5の例で
はAレジスタは3回シフト動作される。これにより、A
レジスタの更新がなされる(S206)。また、Aレジ
スタに対しても同様のシフト動作がなされる(S20
7)。尚、図5の例では、1回目のシフトでCTカウン
タの値が「0」となり、このときに、Cレジスタの上位
バイトが符号化データとして出力され、また、その出力
後、CTカウンタの値は「8」にセットされる。
【0018】
【発明が解決しようとする課題】以上の様に、符号化器
903では、各着目画素の符号化動作に対してAレジス
タ及びCレジスタのシフト動作を伴う再正規化が実行さ
れ、この再正規化のためのシフト回数は、着目画素デー
タと予測画素データとの一致/不一致、及び、そのとき
のAレジスタの値Aによって定まる。そして、その回数
は、値Aが4000H≦A≦7FFFの場合は1回であ
り、また、A=0001Hの場合には15回となる。従
って、再正規化処理に要する時間が一定とならず、これ
は、符号化すべき着目画素の入力にリアルタイムな同期
符号化に適さない。
【0019】本発明は以上の点に鑑みてなされたもの
で、符号化すべき着目画素の入力にリアルタイムな同期
符号化が可能な画像符号化装置を提供することを目的と
する。
【0020】また、本発明は、算術符号に従った符号化
動作を高速に実行可能な符号化装置を提供することを目
的とする。
【0021】また、本発明は、算術符号に従った符号化
動作を、着目画素と予測画素との一致/不一致及びAレ
ジスタの内容に拘らず、効率良く実行可能な符号化装置
を提供することを目的とする。
【0022】また、本発明は適応的算術符号において実
行される再正規化処理を高速に実行可能な符号化装置を
提供することを目的とする。
【0023】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、算術符号を用いて画像データを符号化す
る画像符号化装置において、画像データの符号化に用い
る複数ビットの区間データを格納するレジスタと、前記
レジスタに格納されている区間データをモニタするモニ
タ手段と、前記モニタ手段のモニタ結果に従って、前記
レジスタに格納されている区間データをシフトするシフ
ト手段とを有し、前記シフト手段は区間データを一度に
複数ビット分シフトするすることを特徴とする。
【0024】
【実施例】以下、本発明を好ましい実施例に基づいて説
明する。
【0025】図6は本発明を適用した符号化器の構成図
である。この図6の符号化器を図1の符号化器903に
用い、算術符号による画像符号化装置を構成する。
【0026】201は16ビットのCレジスタ、202
は画像データの符号化に用いるパラメータの1つである
Current coding intervalを示
すデータを格納する16ビットのAレジスタであり、2
03、204は夫々Cレジスタ201、Aレジスタ20
2のビットシフトのためのバレルシフタである。205
はCT値を保持するためのCTレジスタであり、図2の
構成ではカウンタを用い減算動作を行っているが、本実
施例では端に入力されたCT値を保持するレジスタを用
いる。
【0027】プライオリティエンコーダ206はAレジ
スタ202及びCTレジスタ205の出力を入力とし、
バレルシフタ203、204のシフト量を制御し、ま
た、CTアップデータ・ロジック211を制御してCT
レジスタ205の値を更新する。また、更に、ハイバイ
トレジスタ207、ローバイトレジスタ208を制御し
て、Cレジスタ201の格納しているデータの上位、下
位各1バイトの出力制御を行なう。209は算術符号に
特有な桁上がり制御回路である。
【0028】Aレジスタ202の値は減算器212にお
いてLPZ発生器213からのLPZが減算され、その
減算結果はセレクタ214に入力される。また、セレク
タ214の他の入力としてLPZ発生器213からのL
PZが与えられる。セレクタ214は、着目画素と予測
画素の一致/不一致を表わす排他的ORゲート904の
出力に従って、2入力の一方を選択する。即ち、着目画
素と予測画素の一致時には減算器214からの出力(A
−LPZ)を選択し、また、不一致の時にはLPZ発生
器214からのLPZを選択し、Aレジスタ202に入
力され、Aレジスタの値が更新される。
【0029】また、Cレジスタ201の値は加算器21
5において減算器212の出力(A−LPZ)と加算さ
れ、ゲート216に入力される。ゲート216は着目画
素と予測画素が不一致であったことを示す排他的ORゲ
ート904の出力に応じて、加算器215の出力をCレ
ジスタ201に入力する。これにより、Cレジスタの値
が更新される。
【0030】ところで、再正規化実行時におけるAレジ
スタの値Aは、1≦A≦7FFFHであるから、図8に
示すごとく、各Aの範囲に応じてシフトするビット数は
一意的に定まる。これは、「Aレジスタの各ビットで最
もMSB側に近いビット位置にある1を見つける」こと
に帰結できる。従って、図7のようなプライオリティエ
ンコーダ206を構成することによって、上記のビット
位置を検出することができる。
【0031】図7において、プライオリティエンコーダ
206は論理回路部309と16→4エンコーダ308
からなる。Aレジスタ202の各格納ビットはパラレル
にビット毎に取り出されインバータ302,304,3
06・・・及びアンドゲート303,305,306・
・・により構成される論理回路部309に入力される。
論理回路部309は、Aレジスタ202に格納されてい
る1のうちMSBに最も近いビット位置のものに対応し
たアンドゲート303,305,307・・・のみが、
ハイレベル出力を行なう様に構成されている。従って、
Aレジスタ202に「0101・・・」なるデータが格
納されている場合は、Aレジスタ202の2ビット目の
出力MSB−1に対応したアンドゲート303のみがハ
イレベル出力を行なう。各アンドゲート303,30
5,307・・・の出力は16→4エンコーダ308に
入力され、エンコーダ308からはビット位置を示す4
ビットデータが出力される。
【0032】図8に、再正規化時のAレジスタの値と、
Aレジスタ202をシフトする回数の対応を示す。
【0033】プライオリティエンコーダ206からのシ
フト数はバレルシフタ203、204に入力され、バレ
ルシフタ203、204はそのシフト数に従って、Cレ
ジスタ201、Aレジスタ202の内容を一度に1〜1
5ビット数分のシフトを実行する。
【0034】図10にバレルシフタ204とAレジスタ
202の構成を示す。尚、バレルシフタ203とCレジ
スタ201も同一構成である。
【0035】Aレジスタ202の格納している16ビッ
トデータはパラレルにバレルシフタ204に入力され
る。バレルシフタ204の下位15ビットには「0」が
入力されている。
【0036】プライオリティエンコーダ206からのシ
フト数はバレルシフタ204に入力され、バレルシフタ
204は、そのシフト数に応じて31ビット入力の内の
任意の連続した16ビットデータを選択し、出力する。
即ち、例えば、プライオリティエンコーダ206よりシ
フト数として「3」が入力されているとすると、バレル
シフタ204は31ビット入力の内、入力N27,N26
25・・・N12を選択し、その16ビットデータを出力
15〜S0にパラレル出力する。
【0037】バレルシフタ204からパラレル出力され
た16ビットデータは、Aレジスタ202にパラレルに
入力され、保持される。
【0038】従って、プライオリティエンコーダ206
からのシフト数に応じたビット数分のシフトが一度に実
行可能である。
【0039】アップデイトロジック211は、プライオ
リティエンコーダ206からのシフト数、再正規化前の
CT値を入力し、出力バイト数および再正規化後のCT
値を出力する。
【0040】図9に、アップデイトロジック211に設
けられた対応表を示す。シフト数(1〜15)、CT値
(1〜8)により、出力バイト数は0〜2となることが
わかる。この値は、図6の出力制御部210において、
0のときは出力しない、1のときはHIGHレジスタ2
07の符号を出力、2のときはHIGHレジスタ207
およびLOWレジスタ208の2バイトを出力するよう
な制御を使用される。
【0041】また、アップデイトロジック211からC
Tレジスタ205に新CT値が出力され、CTレジスタ
205はその値を保持する。
【0042】この様にAレジスタ202内の複数ビット
の各ビット値をパラレルにモニタし、再正規化に際して
は、Aレジスタ202及びCレジスタ201の複数ビッ
トのシフトを一度に実行する。これにより、符号化すべ
き着目画素データと予測画素データとの一致/不一致、
及び、そのときのAレジスタの内容に拘らず、再正規化
処理に要する時間を一定とすることができ、従って、符
号化すべき着目画素データの入力リアルタイムな同期的
符号化が実行可能となる。
【0043】以上の実施例では、減算型の算術符号器を
用いた符号化回路について記述したが、算術符号器の符
号器/復号器の対照性から、同じ構成を用いて復号器が
構成できることはいうまでもない。
【0044】以上説明したように、上述の実施例によれ
ば、算術符号器を再正規化の条件に関わりなく同一速度
で動作させることができ、高速な符号化あるいは復号化
を行うことができる。
【0045】以上、本発明を好ましい実施例構成を用い
て説明したが、本発明はこの実施例構成に限定されるも
のではなく、種々の変形、変更が可能であることは言う
迄もない。
【0046】
【発明の効果】以上説明した様に、本発明によると、算
術符号を用いた画像符号化装置において、再正規化処理
を高速に実行可能となり、これにより、符号化すべき着
目画素の入力にリアルタイムな同期符号化が可能とな
る。
【図面の簡単な説明】
【図1】算術符号を用いた符号化回路のブロック図、
【図2】符号化動作を示すフローチャート図、
【図3】再正規化処理を示すフローチャート図、
【図4】予測一致時の再正規化動作を示す図、
【図5】予測不一致時の再正規化動作を示す図、
【図6】本発明による符号化器のブロック図、
【図7】プライオリティエンコーダのブロック図、
【図8】Aレジスタの値Aとシフト数の関係を示す図、
【図9】シフト数とCT値との関係を示す図、
【図10】バレルシフタの構成を示す図、
【符号の説明】
201 Cレジスタ 202 Aレジスタ 203、204 バレルシフタ 205 CTレジスタ 206 プライオリティエンコーダ

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 算術符号を用いて画像データを符号化す
    る画像符号化装置において、 画像データの符号化に用いる複数ビットの区間データを
    格納するレジスタと、 前記レジスタに格納されている区間データをモニタする
    モニタ手段と、 前記モニタ手段のモニタ結果に従って、前記レジスタに
    格納されている区間データをシフトするシフト手段とを
    有し、前記シフト手段は区間データを一度に複数ビット
    分シフトすることを特徴とする画像符号化装置。
  2. 【請求項2】 請求項(1)に記載の画像符号化装置に
    おいて、 前記モニタ手段は前記レジスタ内の値「1」を格納して
    いるビット位置のうち、MSBに最も近いビット位置を
    検知することを特徴とする画像符号化装置。
  3. 【請求項3】 請求項(2)に記載の画像符号化装置に
    おいて、 前記シフト手段は、前記モニタ手段で検知されたビット
    位置に従って、前記レジスタに格納されている区間デー
    タをシフトすることを特徴とする画像符号化装置。
  4. 【請求項4】 請求項(3)に記載の画像符号化装置に
    おいて、 前記シフト手段は、前記モニタ手段で検知されたビット
    位置の値「1」が、MSBに移動する様に、前記レジス
    タに格納されている区間データをシフトすることを特徴
    とする画像符号化装置。
  5. 【請求項5】 請求項(1)に記載の画像符号化装置に
    おいて、 更に、前記シフト手段によって実行された区間データの
    シフト数を保持する保持手段を有することを特徴とする
    画像符号化装置。
  6. 【請求項6】 請求項(5)に記載の画像符号化装置に
    おいて、 更に、前記保持手段に保持されているシフト数と、前記
    シフト手段によって実行された区間データのシフト数と
    に基づいて、前記保持手段によって保持されるシフト数
    を更新する更新手段とを有することを特徴とする画像符
    号化装置。
  7. 【請求項7】 請求項(1)に記載の画像符号化装置に
    おいて、 前記レジスタ内の区間データが所定値未満の場合に、前
    記シフト手段は区間データをシフトすることを特徴とす
    る画像符号化装置。
  8. 【請求項8】 請求項(1)に記載の画像符号化装置に
    おいて、 符号化すべき着目画素データと、周囲画素に基づく予測
    画素データの一致/不一致に基づいて、前記レジスタ内
    の区間データを書き換える手段を、更に有することを特
    徴とする画像符号化装置。
  9. 【請求項9】 請求項(1)に記載の画像符号化装置に
    おいて、 前記レジスタのシフト動作に伴ってシフト動作する符号
    化データを格納する第2のレジスタを更に有することを
    特徴とする画像符号化装置。
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