JPH0916373A - 可変長コードの符号化及び分割装置 - Google Patents
可変長コードの符号化及び分割装置Info
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- JPH0916373A JPH0916373A JP7298358A JP29835895A JPH0916373A JP H0916373 A JPH0916373 A JP H0916373A JP 7298358 A JP7298358 A JP 7298358A JP 29835895 A JP29835895 A JP 29835895A JP H0916373 A JPH0916373 A JP H0916373A
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- 238000013507 mapping Methods 0.000 claims 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000013144 data compression Methods 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 符号化された形態にて可変長符号語の長さを
処理し得る改善された可変長コード符号化及び分離装置
を提供する。 【解決手段】 本発明装置は、一連のソースコードを格
納かつ発生する第１レジスタ10と、可変長符号語及びそ
のコード長を発生するルックアップテーブル20と、可変
長符号語を格納かつ発生する第２レジスタ28と、可変長
符号語のコード長を格納かつ発生する第３レジスタ30
と、現入力可変長符号語と前に連結された可変長符号語
とを連結し新たに連結された可変長符号語を発生する第
１バレルシフタ32と、連結された可変長符号語を格納か
つ発生する第４レジスタ34と、一定長のセグメントを発
生する第２バレルシフタ40と、現入力可変長符号語のコ
ード長と前に加算された可変長符号語のコード長とを加
算し新たに加算されたコード長を発生する加算器36と、
新たに加算されたコード長と予め定めたビット長とを比
較し第２バレルシフタへ制御信号を出力する第５レジス
タ38と、第２バレルシフタからの一定長のセグメントを
格納かつ発生する第６レジスタ42とを有する。
処理し得る改善された可変長コード符号化及び分離装置
を提供する。 【解決手段】 本発明装置は、一連のソースコードを格
納かつ発生する第１レジスタ10と、可変長符号語及びそ
のコード長を発生するルックアップテーブル20と、可変
長符号語を格納かつ発生する第２レジスタ28と、可変長
符号語のコード長を格納かつ発生する第３レジスタ30
と、現入力可変長符号語と前に連結された可変長符号語
とを連結し新たに連結された可変長符号語を発生する第
１バレルシフタ32と、連結された可変長符号語を格納か
つ発生する第４レジスタ34と、一定長のセグメントを発
生する第２バレルシフタ40と、現入力可変長符号語のコ
ード長と前に加算された可変長符号語のコード長とを加
算し新たに加算されたコード長を発生する加算器36と、
新たに加算されたコード長と予め定めたビット長とを比
較し第２バレルシフタへ制御信号を出力する第５レジス
タ38と、第２バレルシフタからの一定長のセグメントを
格納かつ発生する第６レジスタ42とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、可変長符号語及び
そのコード長にて表される可変長コード（ＶＬＣ）を符
号化すると共に、その伝送のためにＶＬＣの可変長符号
語を一定長のセグメントに分割する装置に関し、特に、
ＶＬＣの長さ部分を符号化された形態で処理し得るＶＬ
Ｃ符号化及び分割装置に関する。
そのコード長にて表される可変長コード（ＶＬＣ）を符
号化すると共に、その伝送のためにＶＬＣの可変長符号
語を一定長のセグメントに分割する装置に関し、特に、
ＶＬＣの長さ部分を符号化された形態で処理し得るＶＬ
Ｃ符号化及び分割装置に関する。
【０００２】
【従来の技術】可変長符号化法は、無損失データ圧縮の
ためにしばしば用いられている方法である。この方法
は、データの統計的発生に基づいて、一定長のデータを
可変長符号語に変換するに用いられる。可変長符号語の
各コード長は、より短い符号語はより頻繁に発生するデ
ータを表し、より長い符号語は比較的たまに発生するデ
ータを表すものとして定められる。可変長符号語を全て
の可能なソースデータのライブラリに適宣に割り当てる
ことによって、その可変長符号語の平均ワード長がソー
スデータのワード長より短くなってデータ圧縮が可能と
なる。
ためにしばしば用いられている方法である。この方法
は、データの統計的発生に基づいて、一定長のデータを
可変長符号語に変換するに用いられる。可変長符号語の
各コード長は、より短い符号語はより頻繁に発生するデ
ータを表し、より長い符号語は比較的たまに発生するデ
ータを表すものとして定められる。可変長符号語を全て
の可能なソースデータのライブラリに適宣に割り当てる
ことによって、その可変長符号語の平均ワード長がソー
スデータのワード長より短くなってデータ圧縮が可能と
なる。
【０００３】一般に、可変長符号語及びそのコード長に
て表されるＶＬＣの符号化過程と、その伝送のためのＶ
ＬＣの可変長符号語の分割過程とは、可変長符号語及び
そのコード長データが格納されているルックアップテー
ブルを用いて行われる。このルックアップテーブルに基
づくＶＬＣ符号化及び分割装置は、例えば、Ｓｈａｗ−
Ｍｉｎ Ｌｅｉ氏等の論文、“「Ａｎ Ｅｎｔｏｒｐｙ
Ｃｏｄｉｎｇ Ｓｙｓｔｅｍ ｆｏｒ Ｄｉｇｉｔａ
ｌ ＨＤＴＶ Ａｐｐｌｉｃａｔｉｏｎｓ」，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ
ａｎｄ Ｓｙｓｔｅｍｓ ｆｏｒ Ｖｉｄｅｏ Ｔｅ
ｃｈｎｏｌｏｇｙ，１，ｎｏ．１，１４７〜１５４頁
（１９９１年３月）”に記述されている。このＶＬＣ符
号化及び分割装置の主構成要素としては、概ねプログラ
ム可能論回路（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ａｒｒａｙ；ＰＬＡ）及び３つのバレルシフタがあ
る。このＰＬＡは、一定長の入力データを可変長コード
（ＶＣＲ）にマッピングして、可変長符号語及びそのコ
ード長を発生するルックアップテーブルである。第１バ
レルシフタは、可変長符号語の各コード長に基づいて、
可変長符号語を連結して一連の可変長符号語を発生す
る。第２バレルシフタは、その一連の可変長符号語をｎ
ビットのワードに分割する。また、第３バレルシフタ
は、各可変長符号語のコード長を累算して、ＶＬＣエン
コーダの出力が有効であるかを表す制御信号を発生す
る。詳述すると、ＰＬＡから発生した可変長符号語のコ
ード長情報は、復号化された形態で第１及び第３バレル
シフタへ供給される。ここで、符号化された形態とは、
１の値を有するビットがその長さを意味する形態を指
す。即ち、可変長符号語の最大コード長が１６の場合、
１組の１６ビットラインを用いて可変長符号語の各コー
ド長を表す。可変長符号語のコード長を復号化された形
態で処理することによって、第３バレルシフタが第２バ
レルシフタの制御信号を迅速に発生し得るようにする。
て表されるＶＬＣの符号化過程と、その伝送のためのＶ
ＬＣの可変長符号語の分割過程とは、可変長符号語及び
そのコード長データが格納されているルックアップテー
ブルを用いて行われる。このルックアップテーブルに基
づくＶＬＣ符号化及び分割装置は、例えば、Ｓｈａｗ−
Ｍｉｎ Ｌｅｉ氏等の論文、“「Ａｎ Ｅｎｔｏｒｐｙ
Ｃｏｄｉｎｇ Ｓｙｓｔｅｍ ｆｏｒ Ｄｉｇｉｔａ
ｌ ＨＤＴＶ Ａｐｐｌｉｃａｔｉｏｎｓ」，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ
ａｎｄ Ｓｙｓｔｅｍｓ ｆｏｒ Ｖｉｄｅｏ Ｔｅ
ｃｈｎｏｌｏｇｙ，１，ｎｏ．１，１４７〜１５４頁
（１９９１年３月）”に記述されている。このＶＬＣ符
号化及び分割装置の主構成要素としては、概ねプログラ
ム可能論回路（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ａｒｒａｙ；ＰＬＡ）及び３つのバレルシフタがあ
る。このＰＬＡは、一定長の入力データを可変長コード
（ＶＣＲ）にマッピングして、可変長符号語及びそのコ
ード長を発生するルックアップテーブルである。第１バ
レルシフタは、可変長符号語の各コード長に基づいて、
可変長符号語を連結して一連の可変長符号語を発生す
る。第２バレルシフタは、その一連の可変長符号語をｎ
ビットのワードに分割する。また、第３バレルシフタ
は、各可変長符号語のコード長を累算して、ＶＬＣエン
コーダの出力が有効であるかを表す制御信号を発生す
る。詳述すると、ＰＬＡから発生した可変長符号語のコ
ード長情報は、復号化された形態で第１及び第３バレル
シフタへ供給される。ここで、符号化された形態とは、
１の値を有するビットがその長さを意味する形態を指
す。即ち、可変長符号語の最大コード長が１６の場合、
１組の１６ビットラインを用いて可変長符号語の各コー
ド長を表す。可変長符号語のコード長を復号化された形
態で処理することによって、第３バレルシフタが第２バ
レルシフタの制御信号を迅速に発生し得るようにする。
【０００４】しなしながら、前述したルックアップテー
ブルに基づくＶＬＣ符号化及び分割装置は、可変長符号
語が有し得る最大のビット数と同一の幅のｎビットのデ
ータラインが必要であるため、要求される可変長符号語
のコード長が増加するほどハードウェアの大きさが増加
し、その結果、高コストとなる。このような問題は、一
層長い可変長符号語を復号化された形態で処理する場
合、特に深刻になるおそれがある。
ブルに基づくＶＬＣ符号化及び分割装置は、可変長符号
語が有し得る最大のビット数と同一の幅のｎビットのデ
ータラインが必要であるため、要求される可変長符号語
のコード長が増加するほどハードウェアの大きさが増加
し、その結果、高コストとなる。このような問題は、一
層長い可変長符号語を復号化された形態で処理する場
合、特に深刻になるおそれがある。
【０００５】
【発明が解決しようとする課題】従って、本発明の主な
目的は、符号化された形態にて可変長符号語のコード長
を処理し得る改善された可変長コード（ＶＬＣ）符号化
及び分割装置を提供することである。
目的は、符号化された形態にて可変長符号語のコード長
を処理し得る改善された可変長コード（ＶＬＣ）符号化
及び分割装置を提供することである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、可変長符号語と符号化された形
態にて処理されるそのコード長とにより表される可変長
コード（ＶＬＣ）を符号化すると共に、その伝送のため
に前記可変長コードの可変長符号語をｎビットのワード
に分割する可変長コードの符号化及び分割装置であっ
て、一連のソースコードを格納すると共に、前記ソース
コードの各入力時間と関連したイネーブル信号に応じ
て、前記各ソースコードを発生する第１レジスタと、前
記ソースコードの各々を前記可変長コードに各々マッピ
ングして、前記各可変長符号語とそのコード長とを各々
発生するルックアップテーブルと、前記可変長符号語を
格納すると共に、前記イネーブル信号に応じて、前記格
納された各可変長符号語を発生する第２レジスタと、前
記可変長符号語の各コード長を格納すると共に、前記イ
ネーブル信号に応じて、前記格納された各コード長を発
生する第３レジスタと、現入力可変長符号語のコード長
を表す第１制御信号に応じて、前記現入力可変長符号語
と前に連結された可変長符号語とを連結することによっ
て、新たに連結された可変長符号語を発生する第１バレ
ルシフタと、前記連結された可変長符号語を格納すると
共に、前記イネーブル信号に応じて、前記連結された各
可変長符号語を発生する第４レジスタと、第２制御信号
に応じて、前記現入力可変長符号語と前記連結された可
変長符号語との組み合わせから成る入力をｎビットのワ
ードに分割する第２バレルシフタと、前記現入力可変長
符号語のコード長と前に加算された可変長符号語のコー
ド長とを加算して、新たに加算されたコード長を発生す
る加算器と、前記新たに加算されたコード長と予め定め
られたビット長とを比較して、前記新たに加算されたコ
ード長が前記予め定められたビット長を超えない場合に
は、前記新たに加算されたコード長を格納し、そうでな
い場合には、加算を行った後前記予め定められたビット
長を超えたビット数を表す残りを前記加算されたコード
長として格納し、前記第２バレルシフタの一定長のセグ
メントの有効性を表す出力有効信号を発生し、前記イネ
ーブル信号に応じて、前記格納された加算された各コー
ド長を前記第２バレルシフタの前記第２制御信号として
出力する第５レジスタと、前記第２バレルシフタからの
前記ｎビットのワードを格納すると共に、前記イネーブ
ル信号に応じて、前記格納された一定長の各セグメント
を発生する第６レジスタとを有することを特徴とする。
めに、本発明によれば、可変長符号語と符号化された形
態にて処理されるそのコード長とにより表される可変長
コード（ＶＬＣ）を符号化すると共に、その伝送のため
に前記可変長コードの可変長符号語をｎビットのワード
に分割する可変長コードの符号化及び分割装置であっ
て、一連のソースコードを格納すると共に、前記ソース
コードの各入力時間と関連したイネーブル信号に応じ
て、前記各ソースコードを発生する第１レジスタと、前
記ソースコードの各々を前記可変長コードに各々マッピ
ングして、前記各可変長符号語とそのコード長とを各々
発生するルックアップテーブルと、前記可変長符号語を
格納すると共に、前記イネーブル信号に応じて、前記格
納された各可変長符号語を発生する第２レジスタと、前
記可変長符号語の各コード長を格納すると共に、前記イ
ネーブル信号に応じて、前記格納された各コード長を発
生する第３レジスタと、現入力可変長符号語のコード長
を表す第１制御信号に応じて、前記現入力可変長符号語
と前に連結された可変長符号語とを連結することによっ
て、新たに連結された可変長符号語を発生する第１バレ
ルシフタと、前記連結された可変長符号語を格納すると
共に、前記イネーブル信号に応じて、前記連結された各
可変長符号語を発生する第４レジスタと、第２制御信号
に応じて、前記現入力可変長符号語と前記連結された可
変長符号語との組み合わせから成る入力をｎビットのワ
ードに分割する第２バレルシフタと、前記現入力可変長
符号語のコード長と前に加算された可変長符号語のコー
ド長とを加算して、新たに加算されたコード長を発生す
る加算器と、前記新たに加算されたコード長と予め定め
られたビット長とを比較して、前記新たに加算されたコ
ード長が前記予め定められたビット長を超えない場合に
は、前記新たに加算されたコード長を格納し、そうでな
い場合には、加算を行った後前記予め定められたビット
長を超えたビット数を表す残りを前記加算されたコード
長として格納し、前記第２バレルシフタの一定長のセグ
メントの有効性を表す出力有効信号を発生し、前記イネ
ーブル信号に応じて、前記格納された加算された各コー
ド長を前記第２バレルシフタの前記第２制御信号として
出力する第５レジスタと、前記第２バレルシフタからの
前記ｎビットのワードを格納すると共に、前記イネーブ
ル信号に応じて、前記格納された一定長の各セグメント
を発生する第６レジスタとを有することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明の好適な実施例につ
いて図面を参照しながらより詳しく説明する。図１に
は、本発明の好ましい実施例に基づく、ＶＬＣの符号化
及び分割装置のブロック図が示されている。このＶＬＣ
の符号化及び分割装置は、可変長符号語及びその長さに
より表される可変長コード（ＶＬＣ）を発生して、可変
長符号語を連結しかつ連結されたビットストリングをそ
の伝送のためにｎビットのワードに分割する。図１に示
されているように、一連のソースコードが第１レジスタ
１０へ入力される。ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔ
ｕｒｅｓ ＥｘｐｅｒｔＧｒｏｕｐ）によれば、例え
ば、各々のソースコードは、最大６３個のランレングス
とー２０４７〜２０４７の範囲を有するレベルとからな
る。ここで、ランレングスとはゼロの値を有する連続ラ
ンの個数を表し、レベルとは連続するゼロ値に後続する
ゼロでない値を表す。第１レジスタ１０は、ＲＬＣ（ラ
ンレングス符号化用）エンコーダ（図示せず）から入力
されたソースコードを順次格納し、ソースコードの各入
力時間と連関するイネーブル信号（図示せず）に応じ
て、格納されたソースコードをルックアップテーブル２
０へ供給する。
いて図面を参照しながらより詳しく説明する。図１に
は、本発明の好ましい実施例に基づく、ＶＬＣの符号化
及び分割装置のブロック図が示されている。このＶＬＣ
の符号化及び分割装置は、可変長符号語及びその長さに
より表される可変長コード（ＶＬＣ）を発生して、可変
長符号語を連結しかつ連結されたビットストリングをそ
の伝送のためにｎビットのワードに分割する。図１に示
されているように、一連のソースコードが第１レジスタ
１０へ入力される。ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔ
ｕｒｅｓ ＥｘｐｅｒｔＧｒｏｕｐ）によれば、例え
ば、各々のソースコードは、最大６３個のランレングス
とー２０４７〜２０４７の範囲を有するレベルとからな
る。ここで、ランレングスとはゼロの値を有する連続ラ
ンの個数を表し、レベルとは連続するゼロ値に後続する
ゼロでない値を表す。第１レジスタ１０は、ＲＬＣ（ラ
ンレングス符号化用）エンコーダ（図示せず）から入力
されたソースコードを順次格納し、ソースコードの各入
力時間と連関するイネーブル信号（図示せず）に応じ
て、格納されたソースコードをルックアップテーブル２
０へ供給する。
【０００８】このルックアップテーブル２０は、各ソー
スコードをＶＬＣにマッピングして、各ソースコードに
対応する各可変長符号語をリード線２７へ、そのコード
長をリード線２９へ各々発生する。本発明の好ましい実
施例においては、ルックアップテーブル２０はプログラ
ム可能論理回路（ＰＬＡ）により実現する。図１に示さ
れているルックアップテーブル２０は、符号化されない
ワードテーブル用ＡＮＤ回路領域（以下、ワードテーブ
ルと称する）２２、符号語テーブル用ＯＲ回路領域（以
下、符号語テーブルと称する）２４及びコード長テーブ
ル用ＯＲ回路領域（以下、コード長テーブルと称する）
２６からなる。ルックアップテーブル２０は、前述した
Ｓｈａｗ−Ｍｉｎ Ｌｅｉ氏等の論文に開示されてい
る。
スコードをＶＬＣにマッピングして、各ソースコードに
対応する各可変長符号語をリード線２７へ、そのコード
長をリード線２９へ各々発生する。本発明の好ましい実
施例においては、ルックアップテーブル２０はプログラ
ム可能論理回路（ＰＬＡ）により実現する。図１に示さ
れているルックアップテーブル２０は、符号化されない
ワードテーブル用ＡＮＤ回路領域（以下、ワードテーブ
ルと称する）２２、符号語テーブル用ＯＲ回路領域（以
下、符号語テーブルと称する）２４及びコード長テーブ
ル用ＯＲ回路領域（以下、コード長テーブルと称する）
２６からなる。ルックアップテーブル２０は、前述した
Ｓｈａｗ−Ｍｉｎ Ｌｅｉ氏等の論文に開示されてい
る。
【０００９】より詳しくは、本発明の好ましい実施例に
おいては、可変長符号語のコード長が符号化された形態
にて表されるため、可変長符号語が最大１６ビットのコ
ード長からなる場合、そのコード長は１〜１６の範囲に
あるため５ビットを用いて表現することができる。符号
語テーブル２４からの各可変長符号語は、リード線２７
を介して第２レジスタ２８へ、コード長テーブル２６か
らのコード長は、リード線２９を介して第３レジスタ３
０へ各々供給される。
おいては、可変長符号語のコード長が符号化された形態
にて表されるため、可変長符号語が最大１６ビットのコ
ード長からなる場合、そのコード長は１〜１６の範囲に
あるため５ビットを用いて表現することができる。符号
語テーブル２４からの各可変長符号語は、リード線２７
を介して第２レジスタ２８へ、コード長テーブル２６か
らのコード長は、リード線２９を介して第３レジスタ３
０へ各々供給される。
【００１０】第２レジスタ２８は、符号語テーブル２４
からの各可変長符号語を、第３レジスタ３０はコード長
テーブル２６からの対応するコード長を各々順次に格納
すると共に、前述したイネーブル信号に応じて、格納さ
れた可変長符号語とそのコード長とを各々出力する。
からの各可変長符号語を、第３レジスタ３０はコード長
テーブル２６からの対応するコード長を各々順次に格納
すると共に、前述したイネーブル信号に応じて、格納さ
れた可変長符号語とそのコード長とを各々出力する。
【００１１】第２レジスタ２８に格納された１６ビット
は、並列リード線２５を通じて第１および第２バレルシ
フタ３２、４０へ入力される。後述するように、第４レ
ジスタ３４の他の１６ビットも並列リード３５を通じ
て、第１および第２バレルシフタ３２、４０へ入力され
る。第１バレルシフタ３２は、第３レジスタ３０から発
生されたリード線３１上のコード長信号に応じて、３２
ビットの入力上に１６ビットのウィンドウを形成する。
この１６ビットのウィンドウは、リード線２５、３５か
らの３２ビットの入力を１６ビットで限定してシフトで
き、その位置はリード線３１を通じて入力されるコード
長信号により直接決定される。このコード長信号は、ゼ
ロビットと１５ビットとの間のシフト量で１６ビットの
ウィンドウをシフトせしめる制御信号を表す。各ビット
に最左側ビットから０、１、…、３１として番号付する
場合、コード長信号Ｍは、リード線２５、３５上でＭ番
目のビットから（Ｍ＋１５）番目のビットまでを取り囲
むことを表す。ウィンドウを形成した後、第１バレルシ
フタ３２は、１６ビットのビットストリングをリード線
３３を通じて第４レジスタ３４へ供給する。第４レジス
タ３４は、第１バレルシフタ３２から発生されたビット
ストリングを格納し、イネーブル信号に応じて、格納さ
れたビットストリングを第１および第２バレルシフタ３
２、４０へ供給する。
は、並列リード線２５を通じて第１および第２バレルシ
フタ３２、４０へ入力される。後述するように、第４レ
ジスタ３４の他の１６ビットも並列リード３５を通じ
て、第１および第２バレルシフタ３２、４０へ入力され
る。第１バレルシフタ３２は、第３レジスタ３０から発
生されたリード線３１上のコード長信号に応じて、３２
ビットの入力上に１６ビットのウィンドウを形成する。
この１６ビットのウィンドウは、リード線２５、３５か
らの３２ビットの入力を１６ビットで限定してシフトで
き、その位置はリード線３１を通じて入力されるコード
長信号により直接決定される。このコード長信号は、ゼ
ロビットと１５ビットとの間のシフト量で１６ビットの
ウィンドウをシフトせしめる制御信号を表す。各ビット
に最左側ビットから０、１、…、３１として番号付する
場合、コード長信号Ｍは、リード線２５、３５上でＭ番
目のビットから（Ｍ＋１５）番目のビットまでを取り囲
むことを表す。ウィンドウを形成した後、第１バレルシ
フタ３２は、１６ビットのビットストリングをリード線
３３を通じて第４レジスタ３４へ供給する。第４レジス
タ３４は、第１バレルシフタ３２から発生されたビット
ストリングを格納し、イネーブル信号に応じて、格納さ
れたビットストリングを第１および第２バレルシフタ３
２、４０へ供給する。
【００１２】一方、第３レジスタ３０に格納された各々
のコード長データは、イネーブル信号に応じて加算器３
６へ順次に入力される。この加算器３６は、現可変長符
号語のコード長と第５レジスタ３８に格納され前に加算
されたコード長とを加算する作用をする。第５レジスタ
３８は、もし加算器３６からの新たに加算されたコード
長が予め定められた数（その伝送のためのセグメントの
ビット数、即ち、１６ビットを表す正の整数）を超えな
い場合、新たに加算されたコード長を格納する。そうで
ない場合、第５レジスタ３８は加算を行った後１６ビッ
トを超える数を表す残りのビットを加算されたコード長
として格納すると共に、第６レジスタ４２に格納された
ビットストリングが有効なｎビットワードであるかを表
す出力有効信号を発生し、前述したイネーブル信号に応
じて、格納された加算された各コード長を第２バレルシ
フタ４０へ供給する。
のコード長データは、イネーブル信号に応じて加算器３
６へ順次に入力される。この加算器３６は、現可変長符
号語のコード長と第５レジスタ３８に格納され前に加算
されたコード長とを加算する作用をする。第５レジスタ
３８は、もし加算器３６からの新たに加算されたコード
長が予め定められた数（その伝送のためのセグメントの
ビット数、即ち、１６ビットを表す正の整数）を超えな
い場合、新たに加算されたコード長を格納する。そうで
ない場合、第５レジスタ３８は加算を行った後１６ビッ
トを超える数を表す残りのビットを加算されたコード長
として格納すると共に、第６レジスタ４２に格納された
ビットストリングが有効なｎビットワードであるかを表
す出力有効信号を発生し、前述したイネーブル信号に応
じて、格納された加算された各コード長を第２バレルシ
フタ４０へ供給する。
【００１３】この第２バレルシフタ４０は、リード線３
９上の第５レジスタ３８に格納された加算されたコード
長の値に応じて、２つのリード線２５、３５を介して供
給された３２ビットの入力上に１６ビットのウィンドウ
を形成する。この１６ビットのウィンドウは、リード線
２５、３５からの３２ビットの入力を１６ビットで限定
してシフトでき、その位置は加算されたコード長信号に
より直接決定される。加算されたコード長信号はゼロビ
ットと１５ビットとの間のシフト量で、１６ビットのウ
ィンドウをシフトさせる信号である。加算されたコード
長信号Ｎが入力される場合、第２バレルシフタ４０の１
６ビットのウィンドウは、リード線２５、３５上で（１
６−Ｎ）番目のビットから（３２−Ｎ）番目のビットま
でを取り囲むことを表す。ウィンドウを形成した後、第
２バレルシフタ４０は、１６ビットのビットストリング
をリード線４１を通じて第６レジスタ４２へ供給する。
この第６レジスタ４２は、第２バレルシフタ４０からの
１６ビットのビットストリングを格納すると共に、イネ
ーブル信号に応じて、格納されたビットストリングをビ
デオバッファ（図示せず）へ供給する。出力有効信号が
第５レジスタ３８から発生した場合、第６レジスタ４２
からのビットストリングは、その伝送のために有効な１
６ビットのワードのみを格納するバッファに格納され
る。
９上の第５レジスタ３８に格納された加算されたコード
長の値に応じて、２つのリード線２５、３５を介して供
給された３２ビットの入力上に１６ビットのウィンドウ
を形成する。この１６ビットのウィンドウは、リード線
２５、３５からの３２ビットの入力を１６ビットで限定
してシフトでき、その位置は加算されたコード長信号に
より直接決定される。加算されたコード長信号はゼロビ
ットと１５ビットとの間のシフト量で、１６ビットのウ
ィンドウをシフトさせる信号である。加算されたコード
長信号Ｎが入力される場合、第２バレルシフタ４０の１
６ビットのウィンドウは、リード線２５、３５上で（１
６−Ｎ）番目のビットから（３２−Ｎ）番目のビットま
でを取り囲むことを表す。ウィンドウを形成した後、第
２バレルシフタ４０は、１６ビットのビットストリング
をリード線４１を通じて第６レジスタ４２へ供給する。
この第６レジスタ４２は、第２バレルシフタ４０からの
１６ビットのビットストリングを格納すると共に、イネ
ーブル信号に応じて、格納されたビットストリングをビ
デオバッファ（図示せず）へ供給する。出力有効信号が
第５レジスタ３８から発生した場合、第６レジスタ４２
からのビットストリングは、その伝送のために有効な１
６ビットのワードのみを格納するバッファに格納され
る。
【００１４】図１のＶＬＣ符号化及び分割装置の動作
を、図２の例を参照して述べる。ここで、可変長符号語
の最大コード長は、８ビットと仮定する。図２の第１列
は、各レジスタの入力順序を表す。即ち、第２レジスタ
２８は、符号語テーブル２４からの可変長符号語のため
のもので、第３レジスタ３０は、第２レジスタ２８に格
納された各可変長符号語に対応するコード長を、第４レ
ジスタ３４は、第１バレルシフタ３２の出力セグメント
を、第５レジスタ３８は、加算器３６からの加算された
コード長を、第６レジスタ４２は、第２バレルシフタ４
０の出力セグメントを各々格納するためのものである。
図２の最後の列は、第２バレルシフタ４０の出力セグメ
ントが有効であるかを表す出力有効信号を表す。
を、図２の例を参照して述べる。ここで、可変長符号語
の最大コード長は、８ビットと仮定する。図２の第１列
は、各レジスタの入力順序を表す。即ち、第２レジスタ
２８は、符号語テーブル２４からの可変長符号語のため
のもので、第３レジスタ３０は、第２レジスタ２８に格
納された各可変長符号語に対応するコード長を、第４レ
ジスタ３４は、第１バレルシフタ３２の出力セグメント
を、第５レジスタ３８は、加算器３６からの加算された
コード長を、第６レジスタ４２は、第２バレルシフタ４
０の出力セグメントを各々格納するためのものである。
図２の最後の列は、第２バレルシフタ４０の出力セグメ
ントが有効であるかを表す出力有効信号を表す。
【００１５】第１列の入力順序に応じて、６個の可変長
符号語が第２列に示されているように順次に発生し、各
可変長符号語に対応する各コード長が第３列に示されて
いるように格納される。第２列に含まれている“Ｘ”の
マークは、符号語テーブル２４から供給されたセグメン
トの全ビットのうちで完全に意味のないビットを表す。
符号語が第２列に示されているように順次に発生し、各
可変長符号語に対応する各コード長が第３列に示されて
いるように格納される。第２列に含まれている“Ｘ”の
マークは、符号語テーブル２４から供給されたセグメン
トの全ビットのうちで完全に意味のないビットを表す。
【００１６】図２の第４列においては、各符号語ビット
を直列でシフトせしめることによって、可変長符号語を
連結する第１バレルシフタ３２の出力セグメントが５つ
示されている。図３を参照し、例えば、入力順序が２の
場合、可変長符号語を連結する第１バレルシフタ３２の
動作を概略的に述べる。同図に示したように、第２レジ
スタ２８からの第１の８ビットのセグメント“１１１Ｘ
ＸＸＸＸ”及び第４レジスタ３４からの第２の８ビッ
トのセグメント“１０００ ００１１”が、並列リード
線２５、３５を通じて入力されると、第１バレルシフタ
３２は、第３レジスタ３０から発生したリード線３１上
のコード長信号Ｍ（即ち、Ｍ＝３）に応じて、１６ビッ
トの入力上に８ビットのウィンドウを形成する。この８
ビットのウィンドウの位置は、１６ビットの入力の左側
からＭビットだけウィンドウをシフトさせることによっ
て定まる。即ち、第１のセグメント“１１１Ｘ ＸＸＸ
Ｘ”のうち、左側からＭビット（即ち、３ビット）を選
択し、第２のセグメント“１０００ ００１１”のう
ち、右側から（８ーＭ）ビット（即ち、５ビット）を選
択して、第１のセグメント“１１１Ｘ ＸＸＸＸ”のう
ちで５つの意味のないビットを取り除くことによって、
可変長符号語を連結する。ウィンドウを形成した後、第
１バレルシフタ３２は、８ビットのウィンドウ出力セグ
メント“０００１ １１１１”をリード線３３を通じて
第４レジスタ３４へ供給する。
を直列でシフトせしめることによって、可変長符号語を
連結する第１バレルシフタ３２の出力セグメントが５つ
示されている。図３を参照し、例えば、入力順序が２の
場合、可変長符号語を連結する第１バレルシフタ３２の
動作を概略的に述べる。同図に示したように、第２レジ
スタ２８からの第１の８ビットのセグメント“１１１Ｘ
ＸＸＸＸ”及び第４レジスタ３４からの第２の８ビッ
トのセグメント“１０００ ００１１”が、並列リード
線２５、３５を通じて入力されると、第１バレルシフタ
３２は、第３レジスタ３０から発生したリード線３１上
のコード長信号Ｍ（即ち、Ｍ＝３）に応じて、１６ビッ
トの入力上に８ビットのウィンドウを形成する。この８
ビットのウィンドウの位置は、１６ビットの入力の左側
からＭビットだけウィンドウをシフトさせることによっ
て定まる。即ち、第１のセグメント“１１１Ｘ ＸＸＸ
Ｘ”のうち、左側からＭビット（即ち、３ビット）を選
択し、第２のセグメント“１０００ ００１１”のう
ち、右側から（８ーＭ）ビット（即ち、５ビット）を選
択して、第１のセグメント“１１１Ｘ ＸＸＸＸ”のう
ちで５つの意味のないビットを取り除くことによって、
可変長符号語を連結する。ウィンドウを形成した後、第
１バレルシフタ３２は、８ビットのウィンドウ出力セグ
メント“０００１ １１１１”をリード線３３を通じて
第４レジスタ３４へ供給する。
【００１７】図２の第５列においては、第５レジスタ３
８は加算されたコード長、または加算を行った後これか
ら８を減算した残りを格納する。前述したように、加算
器３６は、第３レジスタ３０に格納された現可変長符号
語のコード長と、第５レジスタ３８に格納された前加算
符号語コード長とを加算する作用をする。したがって、
例えば、図２の第５レジスタの入力順序５の値１は、第
３及び第５レジスタの入力順序４の２つの値４、５の合
算及び値８の減算を行った後の残りである。即ち、値４
は、第３レジスタ３０に格納された現可変長符号語コー
ド長であり、値５は、第５レジスタ３８に格納された前
加算符号語コード長である。
８は加算されたコード長、または加算を行った後これか
ら８を減算した残りを格納する。前述したように、加算
器３６は、第３レジスタ３０に格納された現可変長符号
語のコード長と、第５レジスタ３８に格納された前加算
符号語コード長とを加算する作用をする。したがって、
例えば、図２の第５レジスタの入力順序５の値１は、第
３及び第５レジスタの入力順序４の２つの値４、５の合
算及び値８の減算を行った後の残りである。即ち、値４
は、第３レジスタ３０に格納された現可変長符号語コー
ド長であり、値５は、第５レジスタ３８に格納された前
加算符号語コード長である。
【００１８】図２の第６列は、第２バレルシフタ４０か
ら出力される５つのセグメントを示している。この第２
バレルシフタは第１バレルシフタ３２からの連結された
可変長符号語と、第２レジスタ２８からの現可変長符号
語とからなるビットストリングを分割する働きをする。
図４を参照すれば、例えば、入力順序４の場合の、ビッ
トストリングを分割する第２バレルシフタ４０の動作が
概略的に図解されている。同図において、第２レジスタ
２８からの第１の８ビットのセグメント“１０１０ Ｘ
ＸＸＸ”と第４レジスタ３４からの第２の８ビットのセ
グメント“０１１１ １１０１”とが、リード線２５、
３５を通じて各々入力されれば、第２バレルシフタ４０
は、リード線３９を介して第５レジスタ３８に格納され
た加算符号語コード長または値８の減算後の残りの信号
Ｎ（即ち、Ｎ＝５）に応じて、１６ビットの入力に８ビ
ットのウィンドウを形成する。８ビットのウィンドウの
位置は、１６ビットの入力の左側から（８ーＮ）ビット
だけシフトさせることによって決定される。即ち、第２
のセグメント“０１１１ １１０１”のうち、右側から
Ｎビットを選択し、第１のセグメント“１０１０ ＸＸ
ＸＸ”のうち、左側から（８ーＮ）ビットを選択するこ
とによって、出力セグメント“１１１０ １１０１”が
出力され、リード線４１を通じて第６レジスタ４２に格
納される。
ら出力される５つのセグメントを示している。この第２
バレルシフタは第１バレルシフタ３２からの連結された
可変長符号語と、第２レジスタ２８からの現可変長符号
語とからなるビットストリングを分割する働きをする。
図４を参照すれば、例えば、入力順序４の場合の、ビッ
トストリングを分割する第２バレルシフタ４０の動作が
概略的に図解されている。同図において、第２レジスタ
２８からの第１の８ビットのセグメント“１０１０ Ｘ
ＸＸＸ”と第４レジスタ３４からの第２の８ビットのセ
グメント“０１１１ １１０１”とが、リード線２５、
３５を通じて各々入力されれば、第２バレルシフタ４０
は、リード線３９を介して第５レジスタ３８に格納され
た加算符号語コード長または値８の減算後の残りの信号
Ｎ（即ち、Ｎ＝５）に応じて、１６ビットの入力に８ビ
ットのウィンドウを形成する。８ビットのウィンドウの
位置は、１６ビットの入力の左側から（８ーＮ）ビット
だけシフトさせることによって決定される。即ち、第２
のセグメント“０１１１ １１０１”のうち、右側から
Ｎビットを選択し、第１のセグメント“１０１０ ＸＸ
ＸＸ”のうち、左側から（８ーＮ）ビットを選択するこ
とによって、出力セグメント“１１１０ １１０１”が
出力され、リード線４１を通じて第６レジスタ４２に格
納される。
【００１９】図２の最後の列は、加算器３６からの加算
コード長が、８を超えるごとに、第５レジスタ３８が出
力有効信号１を発生して、第６レジスタ４２に格納され
たビットストリングが有効なｎビットワードであること
を表す。
コード長が、８を超えるごとに、第５レジスタ３８が出
力有効信号１を発生して、第６レジスタ４２に格納され
たビットストリングが有効なｎビットワードであること
を表す。
【００２０】上記において、本発明の特定の実施例につ
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
【００２１】
【発明の効果】従って、本発明によれば、可変長符号化
符号語のコード長を効果的に分割し符号化することがで
きる。
符号語のコード長を効果的に分割し符号化することがで
きる。
【図１】本発明によるＶＬＣ符号化及び分割装置のブロ
ック図である。
ック図である。
【図２】図１のＶＬＣ符号化及び分割装置の動作を説明
するためにの説明図である。
するためにの説明図である。
【図３】可変長符号語を連結するための第１バレルシフ
タを概略的に説明するための図である。
タを概略的に説明するための図である。
【図４】一連の連結された可変長符号語を分割する第２
バレルシフタを概略的に説明するための図である。
バレルシフタを概略的に説明するための図である。
【符号の説明】 １０、２８、３０、３４、３８、４２ レジスタ ２０ ルックアップテーブル ３２、４０ バレルシフタ ３６ 加算器
Claims (3)
- 【請求項１】 可変長符号語と符号化された形態にて処
理されるそのコード長とにより表される可変長コードを
符号化すると共に、その伝送のために前記可変長コード
の可変長符号語を一定のコード長に分割する可変長コー
ドの符号化及び分割装置であって、 一連のソースコードを格納すると共に、前記ソースコー
ドの各入力時間と関連したイネーブル信号に応じて、前
記各ソースコードを発生する第１レジスタと、 前記ソースコードの各々を前記可変長コードに各々マッ
ピングして、前記各可変長符号語とそのコード長とを各
々発生するルックアップテーブルと、 前記各可変長符号語を格納すると共に、前記イネーブル
信号に応じて、前記格納された各可変長符号語を発生す
る第２レジスタと、 前記可変長符号語の各コード長を格納すると共に、前記
イネーブル信号に応じて、前記格納された各コード長を
発生する第３レジスタと、 現入力可変長符号語のコード長を表す第１制御信号に応
じて、前記現入力可変長符号語と前に連結された可変長
符号語とを連結することによって、新たに連結された可
変長符号語を発生する第１バレルシフタと、 前記連結された可変長符号語を格納すると共に、前記イ
ネーブル信号に応じて、前記連結された各可変長符号語
を発生する第４レジスタと、 第２制御信号に応じて、前記現入力可変長符号語と前記
連結された可変長符号語との組み合わせから成る入力の
うちで、一定長のセグメントを発生する第２バレルシフ
タと、 前記現入力可変長符号語のコード長と前に加算された可
変長符号語のコード長とを加算して、新たに加算された
コード長を発生する加算器と、 前記新たに加算されたコード長と予め定められたビット
長とを比較して、前記新たに加算されたコード長が前記
予め定められたビット長を超えない場合には、前記新た
に加算されたコード長を格納し、そうでない場合には、
加算を行った後前記予め定められたビット長を超えたビ
ット数を表す残りを前記加算されたコード長として格納
し、前記第２バレルシフタの一定長のセグメントの有効
性を表す出力有効信号を発生し、前記イネーブル信号に
応じて、前記格納された加算された各コード長を前記第
２バレルシフタの前記第２制御信号として出力する第５
レジスタと、 前記第２バレルシフタからの前記一定長のセグメントを
格納すると共に、前記イネーブル信号に応じて、前記格
納された一定長の各セグメントを発生する第６レジスタ
とを有することを特徴とする可変長コードの符号化及び
分割装置。 - 【請求項２】 前記第１バレルシフタが、 前記連結された可変長符号語を表す第１のｎビットのデ
ータセグメントを前記第１バレルシフタの左側に受け取
り、前記現入力可変長符号語を表す第２のｎビットのデ
ータセグメントを前記第１バレルシフタの右側に受け取
る２ｎビットの入力手段と、 前記現入力可変長符号語のコード長を表す第１制御信号
を受け取る手段と、 第１のｎビットのウィンドウを、２つの前記データセグ
メント上で前記現入力可変長符号語のコード長だけ左側
から右側へシフトさせて、前記新たに連結された可変長
符号語を表す第１のｎビットのセグメントを発生する手
段とを含むことを特徴とする請求項１に記載の可変長コ
ード符号化及び分割装置。 - 【請求項３】 前記第２バレルシフタが、 前記連結された可変長符号語を表す前記第１のｎビット
のデータセグメントを前記第１バレルシフタの左側に受
け取り、前記現入力可変長符号語を表す第２のｎビット
のデータセグメントを前記第１バレルシフタの右側に受
け取る２ｎビットの入力手段と、 前記加算されたコード長または前記残りを表す前記第２
制御信号を受け取る手段と、 第２のｎビットのウィンドウを、２つの前記データセグ
メント上で前記ｎビットから前記加算されたコード長ま
たは前記残りを減算したコード長だけ左側から右側にシ
フトさせて、前記第２バレルシフタの前記一定長のセグ
メントを表す第２のｎビットのセグメントを発生する手
段とを有することを特徴とする請求項２に記載の可変長
コード符号化及び分割装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-19183 | 1995-06-30 | ||
| KR1019950019183A KR0180169B1 (ko) | 1995-06-30 | 1995-06-30 | 가변길이 부호기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916373A true JPH0916373A (ja) | 1997-01-17 |
Family
ID=19419531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7298358A Pending JPH0916373A (ja) | 1995-06-30 | 1995-11-16 | 可変長コードの符号化及び分割装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5652583A (ja) |
| JP (1) | JPH0916373A (ja) |
| KR (1) | KR0180169B1 (ja) |
| CN (1) | CN1144371C (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0183173B1 (ko) * | 1995-12-13 | 1999-05-15 | 윤종용 | 버퍼 메모리 제어 장치 |
| US6349379B2 (en) * | 1997-04-30 | 2002-02-19 | Canon Kabushiki Kaisha | System for executing instructions having flag for indicating direct or indirect specification of a length of operand data |
| KR100335138B1 (ko) * | 1998-12-30 | 2002-11-27 | 엘지정보통신주식회사 | 비디오코더의가변부호화기및이를이용한코딩방법 |
| US7546444B1 (en) | 1999-09-01 | 2009-06-09 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
| US7191309B1 (en) * | 1999-09-01 | 2007-03-13 | Intel Corporation | Double shift instruction for micro engine used in multithreaded parallel processor architecture |
| US7421572B1 (en) * | 1999-09-01 | 2008-09-02 | Intel Corporation | Branch instruction for processor with branching dependent on a specified bit in a register |
| US6501398B2 (en) * | 2000-03-24 | 2002-12-31 | Matsushita Electric Industrial Co., Ltd. | Variable-length code decoder using barrel shifters and a look-up table |
| JP2001332978A (ja) * | 2000-05-18 | 2001-11-30 | Sony Corp | データストリーム変換装置とその方法、可変長符号化データストリーム生成装置とその方法、および、カメラシステム |
| US6480125B2 (en) * | 2000-06-09 | 2002-11-12 | Seagate Technology Llc | Method and apparatus for efficient encoding of large data words at high code rates |
| US7681018B2 (en) * | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
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| US7216204B2 (en) | 2001-08-27 | 2007-05-08 | Intel Corporation | Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment |
| US7487505B2 (en) | 2001-08-27 | 2009-02-03 | Intel Corporation | Multithreaded microprocessor with register allocation based on number of active threads |
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