JP3389391B2 - 可変長コードの符号化及び分割装置 - Google Patents
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Description
LC)を符号化及び分割化する装置に関し、特に、スタ
ートコードをバイト整列し得る可変長コードの符号化及
び分割装置に関する。
ためにしばしば用いられている方法である。より詳しく
は、この方法はデータの統計値に基づいて、一定長のデ
ータを可変長符号語に変換するのに用いられる。可変長
符号語の各コード長は、より短い符号語はより頻繁に発
生するデータを表し、より長い符号語は比較的発生頻度
の低いデータを表すものとして定められる。可変長符号
語を全ての可能なソースデータのライブラリに適宣割り
当てることによって、その可変長符号語の平均ワード長
が元のソースデータのワード長より短くなり、これによ
って、データ圧縮を効果的に実現することができる。
にて表現されるVLCの符号化過程と、その伝送のため
にVLCの可変長符号語を分割する過程とは、可変長符
号語及びそのコード長データが格納されているルックア
ップテーブルを用いて行われる。このルックアップテー
ブルに基づくVLCの符号化及び分割装置は、例えば、
Shaw−Min Leiらの論文、「“An Ent
orpy Coding System for Di
gital HDTV Applications”,
IEEE Transactions on Circ
uits and Systems for Vide
o Technology,1,no.1,147−1
54頁(1991年3月)」に記述されている。このV
LCの符号化及び分割装置をなす主構成素子には、概ね
プログラマブル論理アレイ(PLA)及び3つのバレル
シフタ(barrel shifter)がある。このPLAは、入力
データをVLCにマッピングして、可変長符号語及びそ
のコード長を発生するルックアップテーブルである。第
1バレルシフタは、可変長符号語の各コード長に基づい
て、全てのVLCを連結して一連の可変長符号語を発生
する。第2バレルシフタは、その一連の可変長符号語を
nビットのワードに分割して出力する。また、第3バレ
ルシフタは、可変長符号語の各コード長を累積して、V
LCの符号化及び分割装置の出力が有効であるかを表す
制御信号を発生する。詳述すると、PLAから発生した
可変長符号語のコード長情報は、復号化された形態で第
1及び第3バレルシフタへ供給される。ここで、符号化
された形態とは、1の値を有するビットがそのコード長
を表すことを意味する。即ち、可変長符号語の最大コー
ド長が16の場合、1組の16ビットラインを用いて可
変長符号語の各コード長を表す。可変長符号語のコード
長を復号化された形態で処理することによって、第3バ
レルシフタが第2バレルシフタの制御信号を迅速に発生
し得るようにする。
置は、可変長符号語が有し得る最大のビット数と同一の
幅のnビットのデータラインが必要であるため、要求さ
れる可変長符号語のコード長が増加するほどハードウェ
アの大きさが増大し、その結果、コストが高くなる。こ
のような問題は、非常に長い可変長符号語を復号化され
た形態で処理する場合、特に重大である。
の符号化及び分割装置は、本願発明と出願人を同じくす
る係属中の米国特許出願の明細書に、「Apparat
usfor Encoding Variable−L
ength CodesAnd Segmenting
Variable−Length Codeword
s Thereof」という名称で開示されており、本
発明に於いて、引用例として参照することができる。こ
のVLCの符号化及び分割装置は、前述したShaw−
Min LeiらのVLCの符号化及び分割装置の短所
を克服するために、加算器を用いて可変長符号語のコー
ド長を符号化された形態で処理する。
Expert Group)は、動画像符号化に対す
る様々な標準案を提示している。その1つが以下に述べ
るスタートコードのバイト整列(byte alignment)であ
る。各スタートコードは、あるコード列の始まりを表
し、スタートコードプリフィクスと後続するスタートコ
ード値とからなる。スタートコードプリフィクスは、ゼ
ロ値の23個のビットストリング及び後続する1の値を
有する単一のビットからなる。かくして、スタートコー
ドプリフィクスは「0000 0000 0000 0
000 00000001」のビットストリングとな
る。また、スタートコード値は、スタートコードの各形
態を表す8ビットの整数である。また、全てのスタート
コードは、バイト整列されていなければならないことに
注意されたい。これは、スタートコードプリフィクスの
第1ビットがバイトの最上位ビットとなるように、スタ
ートコードプリフィクスの前にゼロ値のビットを挿入す
ることによって実現される。
タートコードをバイト整列し得る装置は現在まで提案さ
れていない。
的は、スタートコードをバイト整列し得る改善された可
変長コード(VLC)の符号化及び分割装置を提供する
ことである。
めに、本発明によれば、可変長符号語とそのコード長と
により表現される可変長コードを符号化すると共に、そ
の伝送のために前記可変長コードの可変長符号語をnビ
ットのセグメントに分割する可変長コードの符号化及び
分割装置であって、前記nビットのセグメントの最終セ
グメントのコード長が前記nビットより小さい場合、ス
タートコードプリフィクスと後続するスタートコードの
形態を表すスタートコード値とからなって、あるコード
列のスタートを表すスタートコードと、前記最後のセグ
メントの最後ビットとの間にゼロ値のビットを挿入する
ことによって、前記スタートコードの第1ビットが1バ
イトの最上位ビットとなるようにすることを特徴とし、
一連のソースコードを格納すると共に、前記ソースコー
ドの各入力時間と関連したイネーブル信号に応じて、前
記各ソースコードを発生する第1レジスタと、前記ソー
スコードの各々を前記可変長コードに各々マッピングし
て、前記各可変長符号語とそのコード長とを各々発生す
るルックアップテーブルと、前記各可変長符号語を格納
すると共に、前記イネーブル信号に応じて、前記格納さ
れた各可変長符号語を発生する第2レジスタと、前記可
変長符号語の各コード長を格納すると共に、前記イネー
ブル信号に応じて、前記格納された各コード長を発生す
る第3レジスタと、バイト整列信号に応じて、前記可変
長符号語の最大長と同一の長さを有し、ゼロの値からな
る一組の並列ビットを表す擬似符号語と、前記最終セグ
メントの前記最後ビットと前記スタートコードとの間に
含まれたビット数を表す擬似長とを発生するバイト整列
ユニットと、現在入力可変長符号語のコード長または前
記擬似長を表す第1制御信号に応じて、前記現入力可変
長符号語と前に連結された可変長符号語とを連結する
か、または、前記連結された可変長符号語と前記擬似符
号語とを連結することによって、新たに連結された可変
長符号語を発生する第1バレルシフタと、前記連結され
た可変長符号語を格納すると共に、前記イネーブル信号
に応じて、前記連結された各可変長符号語を発生する第
4レジスタと、第2制御信号に応じて、前記現入力可変
長符号語と前記連結された可変長符号語との組み合わせ
からなる入力のうちで、一定長のセグメントを発生する
第2バレルシフタと、前記現入力可変長符号語のコード
長または擬似長と前記加算された可変長符号語のコード
長とを加算して、新たに加算されたコード長を発生する
加算器と、前記新たに加算されたコード長と前記Nビッ
トとを比較して、前記新たに加算されたコード長が前記
Nビットを超えない場合には、前記新たに加算されたコ
ード長を格納し、越える場合には、加算を行った後前記
Nビットを超えたビット数を表す残りを前記加算された
コード長として格納し、前記第2バレルシフタの一定長
のセグメントの有効性を表す出力有効信号を発生し、前
記イネーブル信号に応じて、前記格納された加算された
各コード長を前記第2バレルシフタの前記第2制御信号
として出力する第5レジスタと、前記第2バレルシフタ
からの前記一定長のセグメントを格納すると共に、前記
イネーブル信号に応じて、前記格納された一定長の各セ
グメントを発生する第6レジスタとを有することを特徴
とする可変長コードの符号化及び分割装置が提供され
る。
いて図面を参照しながらより詳しく説明する。
く、可変長コード(VLC)の符号化及び分割装置のブ
ロック図が示されている。このVLCの符号化及び分割
装置は、可変長符号語及びそのコード長にて表現される
可変長コード(VLC)を符号化して、その伝送のため
にVLCの可変長符号語を一定長のセグメントに分割す
る。図1に示されているように、一連のソースコードが
第1レジスタ10へ入力される。MPEGによれば、例
えば、各々のソースコードは、最大63個のランレング
スと−2047〜2047の範囲のレベルとからなる。
ここで、ランレングスとは、ゼロの値を有する連続した
ビット数を指し、レベルとは連続するゼロ値に後続する
ゼロでない値を指す。第1レジスタ10は、入力される
ソースコードを格納すると共に、ソースコードの各入力
時間と関連するイネーブル信号に応じて、格納されたソ
ースコードをルックアップテーブル20へ供給する。
スコードをVLCにマッピングして、各ソースコードに
対応する各可変長符号語をリード27へ、そのコード長
をリード29へ各々発生する。本発明の好ましい実施例
において、ルックアップテーブル20はプログラマブル
論理アレイ(PLA)により実現される。図1に示され
ているルックアップテーブル20は、符号化されないワ
ードテーブルANDプレーン(以下、ワードテーブルと
称す)22、符号語テーブルORプレーン(以下、符号
語テーブルと称す)24及び符号長テーブルORプレー
ン(以下、符号長テーブルと称す)26からなる。この
ルックアップテーブル20は、前述したShaw−Mi
nLeiらの論文に開示されている。
いては、可変長符号語のコード長が符号化された形態に
て表されるため、可変長符号語が最大16ビットの長さ
の場合、そのコード長を符号語長の値が1〜16の範囲
にあるため、5ビットを用いて表すことができる。符号
語テーブル24からの各可変長符号語は、リード27を
介して第2レジスタ28へ、符号長テーブル26からの
コード長は、リード29を介して第3レジスタ30へ各
々供給される。
語テーブル24からの各可変長符号語及び符号長テーブ
ル26からの可変長符号語の対応する各コード長を各々
順次に格納すると共に、前述したイネーブル信号に応じ
て、格納された各可変長符号語と格納された各コード長
をバイト整列ユニット200へ各々出力する。
トコードの発生を予告するべく、ライン199を介して
コーディング制御器(図示せず)から供給されるバイト
整列信号に応じて、可変長符号語及びそのコード長、ま
たは擬似符号語及び擬似コード長を選択的に出力する。
擬似符号語とは可変長符号語の最大ビット長と同一の長
さ(幅)のゼロの値を有する1組の並列ビットを指す。
また、擬似コード長とは、可変長符号語の最終ビットと
スタートコードとの間に挿入されるゼロビットの個数を
指す。バイト整列ユニット200についての詳細は、以
下図2を参照して説明する。
ト整列信号が、スイッチング制御信号としてライン10
0を通じて第1及び第2スイッチ202、206へ供給
される。バイト整列信号が供給されない場合、第1スイ
ッチ202は第2レジスタ28に格納された16ビット
の各可変長符号語を、並列リード25Aを通じて第1及
び第2バレルシフタ32、40へ供給する。そうでない
場合、即ち、バイト整列信号が供給される場合には、ゼ
ロ値の16ビットの擬似符号語を並列リード25Aを通
じて、第1及び第2バレルシフタ32、40へ供給す
る。また、第2スイッチ206の作動によって、バイト
整列信号が供給されない場合、第3レジスタ30に格納
された5ビットのコード長が並列リード31Aを通じて
加算器36へ供給され、そうでない場合には、即ち、バ
イト整列信号が供給される場合には、ライン205上の
5ビットの擬似コード長が加算器36へ供給される。こ
の5ビットの擬似コード長は、加算器36からライン3
7を介して供給される新たに加算されたコード長に対し
て、補数演算ユニット204で2の補数演算を行うこと
により得られる。
からの他の16ビットが、並列リード35を通じて第1
及び第2バレルシフタ32、40へ各々入力される。第
1バレルシフタ32は、第3レジスタ30に格納された
コード長または擬似コード長を表す、リード31A上の
符号語のコード長信号に応じて、16ビットのウィンド
ウを第1バレルシフタ32の32ビットの入力で形成す
る。この16ビットのウィンドウは、リード25Aとリ
ード35からの32ビットの入力で左右方向への移動可
能で、その位置は、リード31Aを通じて入力される符
号語長信号により決定される。符号語長信号は、16ビ
ットのウィンドウが0ビットから16ビットまで移動す
るようにする信号である。例えば、32ビットの入力の
各ビットに、最も左側のビットから0,1,…31と順
番を付ける場合、符号語長信号Mは、16ビットのウィ
ンドウが、リード25、35からの32ビットの入力
の、M番目のビットから(M+15)番目のビットまで
を包含するようにする信号を表す。ウィンドウを形成し
た後、第1バレルシフタ32は、16ビットストリング
を生成してリード33を通じて第4レジスタ34へ供給
する。第4レジスタ34は、第1バレルシフタ32から
供給されたビットストリングを格納すると共に、イネー
ブル信号に応じて、格納されたビットストリングを第1
及び第2バレルシフタ32、40へ供給する。
ード長または擬似コード長は、イネーブル信号に応じ
て、加算器36へ順次に入力される。この加算器36に
おいては、現可変長符号語のコード長または擬似コード
長と、第5レジスタ38に格納された加算されたコード
長とを加算する。その後、新たに加算されたコード長は
第5レジスタ38及びバイト整列ユニット200へ供給
される。第5レジスタ38は、もし、加算器36からの
新たに加算されたコード長が予め定められた値(その伝
送のためのセグメントのビット数(即ち、16ビット)
を表す正の整数)を超えない場合、新たに加算されたコ
ード長を第5レジスタ38に格納する。そうでない場合
には、加算を行った後16ビットを超えるビット数を表
す剰余を、加算されたコード長として格納すると共に、
第2バレルシフタ40の一定長のセグメントが有効であ
ることを表す出力有効信号を発生し、イネーブル信号に
応じて、格納された加算された各コード長を第2バレル
シフタ40へ供給する。
上の第5レジスタ38に格納された加算されたコード長
の値に応じて、2つのリード25A、35を介して供給
された32ビットの入力のうちで16ビットのウィンド
ウを形成する。この16ビットのウィンドウは、リード
25、35からの32ビットの入力を16ビットに限定
してシフトすることができ、その位置は加算されたコー
ド長信号により直接決定される。この加算されたコード
長信号は0〜15ビットの範囲にあり、16ビットのウ
ィンドウをシフトさせる信号である。加算されたコード
長信号Nが入力される場合、第2バレルシフタ40の1
6ビットのウィンドウは、リード25A、35上で(1
6ーN)番目のビットから(31ーN)番目のビットま
でを包含する。ウィンドウを形成した後、第2バレルシ
フタ40は、16ビットのビットストリングをリード4
1を通じて第6レジスタ42へ供給する。この第6レジ
スタ42は、第2バレルシフタ40からの16ビットの
ビットストリングを格納すると共に、イネーブル信号に
応じて、格納された16ビットのビットストリングをビ
デオバッファ(図示せず)へ供給する。出力有効信号が
第5レジスタ38から発生した場合、第6レジスタ42
からのビットストリングまたは出力セグメントは、その
伝送のために、有効な16ビットのセグメントのみを格
納するバッファに格納される。
の動作を、図3のテーブルを参照しつつ詳細に述べる。
ここで、可変長符号語の最大長は、8ビットと仮定す
る。図3Aの第1列は、各レジスタの入力順序を表す。
即ち、第2レジスタ28は、符号語テーブル24からの
可変長符号語を、第3レジスタ30は第2レジスタ28
に格納された各可変長符号語に対応するコード長を、第
4レジスタ34は第1バレルシフタ32の出力セグメン
トを、第5レジスタ38は加算器36からの加算された
コード長を、第6レジスタ42は第2バレルシフタ40
の出力セグメントを、各々格納する。図3Aの第2列は
バイト整列信号であり、最後の列は、第2バレルシフタ
40の出力セグメントが有効であるか否かを表す出力有
効信号を表す。
分割装置の動作は、バイト整列信号が受け取った場合に
焦点を合わせて説明される。
可変長符号語が第3列に示されているように順次発生
し、該2個の可変長符号語に対応する2個のコード長が
第4列に格納される。第3列に含まれている“X”のマ
ークは、符号語テーブル24から供給されたセグメント
の全ビットのうちで全く意味のないビットを表す。ここ
で、入力順序“b”でバイト整列信号が入力された場
合、擬似符号語“00000000”及び擬似コード長
“5”は入力順序“c”の第3及び第4列に表示する。
実際に、擬似符号語及び擬似コード長は、第2及び第3
レジスタ28及び30に格納されず、バイト整列ユニッ
ト200から供給される。
“b”、“c”及び“d”によって、第2レジスタ28
から供給されるセグメントのうちで意味のないビットを
除去することによって、可変長符号語を結ぶ第1バレル
シフタ32の出力セグメントが3つ示されている。
可変長符号語を結ぶ第1バレルシフタ32の動作が概略
的に示されている。同図に示したように、バイト整列ユ
ニット200からの第1の8ビットのセグメント“11
1X XXXX”がリード25Aを介して、第4レジス
タ34からの第2の8ビットのセグメント“00001
111”が、リード35を介して同時に入力されると、
第1バレルシフタ32は、リード31A上のコード長信
号M(例えば、M=3)に応じて、16ビットの入力上
で8ビットのウィンドウを形成する。この8ビットのウ
ィンドウの位置は、16ビットの入力上で左側から右側
へMビットだけウィンドウをシフトさせることによって
定まる。即ち、第1の8ビットのセグメント“111X
XXXX”のうちで、左側から右側へMビット(即
ち、3ビット)を選択し、第2の8ビットのセグメント
“0000 1111”のうちで、右側から左側へ(8
ーM)ビット(即ち、5ビット)を選択して、第1の8
ビットのセグメント“111X XXXX”のうちで5
つの意味のないビットを取り除くことによって可変長符
号語を結びつける。このようにウィンドウを形成した
後、第1バレルシフタ32は、8ビットのウィンドウ出
力セグメント“0111 1111”をリード33を通
じて第4レジスタ34へ供給する。
38は加算されたコード長、または加算を行った後、8
を減算した残余を格納する。前述したように、加算器3
6は、これから現可変長符号語の擬似コード長またはコ
ード長と、第5レジスタ38に格納された前に加算され
た符号語のコード長とを加算する機能を果たす。従っ
て、例えば、図3Aの第5レジスタ38の入力順序cの
データ「3」は、第3及び第5レジスタ30、38の入
力順序bの2つのデータ「3」、「0」の合計及び値8
を減算した後の残りである。即ち、データ3は、第3レ
ジスタ30に格納された現可変長符号語のコード長であ
り、データ0は、第5レジスタ38に格納された前に加
算された符号語のコード長である。
フタ40の3つの出力セグメントが示されている。この
第2バレルシフタ40は、第1バレルシフタ32からの
連結された可変長符号語と、第2レジスタ28からの現
可変長符号語とからなるビットストリングを分割する。
図5を参照すれば、例えば、入力順序dの場合の、ビッ
トストリングを分割する第2バレルシフタ40の動作が
概略的に図解されている。同図において、バイト整列ユ
ニット200からの第1の8ビットのセグメント“00
00 0000”と第4レジスタ34からの第2の8ビ
ットのセグメント“0111 1111”とが、リード
25A、35を通じて各々入力された場合、第2バレル
シフタ40は、リード39を介して第5レジスタ38に
格納された加算されたコード長または値8の減算後の残
余の信号N(即ち、N=3)に応じて、16ビットの入
力に8ビットのウィンドウを形成する。この8ビットの
ウィンドウの位置は、16ビットの入力の左側から右側
へ(8−N)ビットだけシフトさせることによって決定
される。即ち、第2の8ビットのセグメント“0111
1111”のうちで、右側から左側へNビットを選択
し、第1の8ビットのセグメント“0000 000
0”のうちで、左側から右側へ(8−N)ビットを選択
することによって、出力セグメント“1110 000
0”が出力され、リード41を通じて第6レジスタ42
に格納される。
算されたコード長が、8を超えるごとに第第5レジスタ
38が出力有効信号1を発生して、第6レジスタ42に
格納されたビットストリングが有効なnビットワードで
あるか否かを表す。図3Bを参照すると、図3Aの動作
に基づいてビットストリング30が一例として示されて
いる。このビットストリ−ム300は、2つのセグメン
ト(0000 1111)301及びセグメント(11
10 0000)302と後続するスタートコードとか
らなる。スタートコードは、スタートコードプリフィク
ス304とスタートコード値306と分けられる。2つ
のセグメント301、203は、図3Aの第7列の有効
なワードまたは有効なセグメントである。詳述すると、
セグメント302でゼロ値を有する5つのビットが、可
変長符号語“111”とスタートコードプリフィクス3
04との間に挿入されている。
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
のコード長を効果的に分割し符号化することができる。
ック図である。
である。
化及び分割装置の動作を説明するための図である。
タを概略的に説明するための図である。
レルシフタを概略的に説明するための図である。
Claims (3)
- 【請求項1】 可変長符号語とそのコード長とにより
表現される可変長コードを符号化すると共に、その伝送
のために前記可変長コードの可変長符号語をnビットの
セグメントに分割する可変長コードの符号化及び分割装
置であって、 前記nビットのセグメントの最終セグメントのコード長
が前記nビットより小さい場合、スタートコードプリフ
ィクスと後続するスタートコードの形態を表すスタート
コード値とからなって、あるコード列のスタートを表す
スタートコードと、前記最後のセグメントの最後ビット
との間にゼロ値のビットを挿入することによって、前記
スタートコードの第1ビットが1バイトの最上位ビット
となるようにすることを特徴とし、 一連のソースコードを格納すると共に、前記ソースコー
ドの各入力時間と関連したイネーブル信号に応じて、前
記各ソースコードを発生する第1レジスタと、 前記ソースコードの各々を前記可変長コードに各々マッ
ピングして、前記各可変長符号語とそのコード長とを各
々発生するルックアップテーブルと、 前記各可変長符号語を格納すると共に、前記イネーブル
信号に応じて、前記格納された各可変長符号語を発生す
る第2レジスタと、 前記可変長符号語の各コード長を格納すると共に、前記
イネーブル信号に応じて、前記格納された各コード長を
発生する第3レジスタと、 バイト整列信号に応じて、前記可変長符号語の最大長と
同一の長さを有し、ゼロの値からなる一組の並列ビット
を表す擬似符号語と、前記最終セグメントの前記最後ビ
ットと前記スタートコードとの間に含まれたビット数を
表す擬似長とを発生するバイト整列ユニットと、 現在入力可変長符号語のコード長または前記擬似長を表
す第1制御信号に応じて、前記現入力可変長符号語と前
に連結された可変長符号語とを連結するか、または、前
記連結された可変長符号語と前記擬似符号語とを連結す
ることによって、新たに連結された可変長符号語を発生
する第1バレルシフタと、 前記連結された可変長符号語を格納すると共に、前記イ
ネーブル信号に応じて、 前記連結された各可変長符号語を発生する第4レジスタ
と、 第2制御信号に応じて、前記現入力可変長符号語と前記
連結された可変長符号語との組み合わせからなる入力の
うちで、一定長のセグメントを発生する第2バレルシフ
タと、 前記現入力可変長符号語のコード長または擬似長と前記
加算された可変長符号語のコード長とを加算して、新た
に加算されたコード長を発生する加算器と、 前記新たに加算されたコード長と前記Nビットとを比較
して、前記新たに加算されたコード長が前記Nビットを
超えない場合には、前記新たに加算されたコード長を格
納し、越える場合には、加算を行った後前記Nビットを
超えたビット数を表す残りを前記加算されたコード長と
して格納し、前記第2バレルシフタの一定長のセグメン
トの有効性を表す出力有効信号を発生し、前記イネーブ
ル信号に応じて、前記格納された加算された各コード長
を前記第2バレルシフタの前記第2制御信号として出力
する第5レジスタと、 前記第2バレルシフタからの前記一定長のセグメントを
格納すると共に、前記イネーブル信号に応じて、前記格
納された一定長の各セグメントを発生する第6レジスタ
とを有することを特徴とする可変長コードの符号化及び
分割装置。 - 【請求項2】 前記第1バレルシフタが、 前記連結された可変長符号語を表す第1のnビットのデ
ータセグメントを前記第1バレルシフタの左側に受け取
り、前記現入力可変長符号語を表す第2のnビットのデ
ータセグメントを前記第1バレルシフタの右側に受け取
る2nビットの入力手段と、 前記現入力可変長符号語のコード長を表す第1制御信号
を受け取る手段と、 前記第1のnビットのウィンドウを、前記2つのデータ
セグメント上で前記現入力可変長符号語のコード長だけ
左側から右側へシフトさせて、前記新たに連結された可
変長符号語を表す第1のnビットのセグメントを発生す
る手段とを含むことを特徴とする請求項1に記載の可変
長コード符号化及び分割装置。 - 【請求項3】 前記第2バレルシフタが、 前記連結された可変長符号語を表す前記第1のnビット
のデータセグメントを前記第2バレルシフタの左側に受
け取り、前記現入力可変長符号語を表す第2のnビット
のデータセグメントを前記第2バレルシフタの右側に受
け取る2nビットの入力手段と、 前記加算されたコード長または前記残りを表す前記第2
制御信号を受け取る手段と、 前記第2のnビットのウィンドウを、前記2つのデータ
セグメント上で前記nビットから前記加算されたコード
長または前記残りを減算したコード長だけ左側から右側
へシフトさせて、前記第2バレルシフタの前記一定長の
セグメントを表す第2のnビットセグメントを発生する
手段とを有することを特徴とする請求項2に記載の可変
長コード符号化及び分割装置。
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