JP3389391B2 - 可変長コードの符号化及び分割装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、可変長コード（Ｖ
ＬＣ）を符号化及び分割化する装置に関し、特に、スタ
ートコードをバイト整列し得る可変長コードの符号化及
び分割装置に関する。
ＬＣ）を符号化及び分割化する装置に関し、特に、スタ
ートコードをバイト整列し得る可変長コードの符号化及
び分割装置に関する。
【０００２】
【従来の技術】可変長符号化法は、無損失データ圧縮の
ためにしばしば用いられている方法である。より詳しく
は、この方法はデータの統計値に基づいて、一定長のデ
ータを可変長符号語に変換するのに用いられる。可変長
符号語の各コード長は、より短い符号語はより頻繁に発
生するデータを表し、より長い符号語は比較的発生頻度
の低いデータを表すものとして定められる。可変長符号
語を全ての可能なソースデータのライブラリに適宣割り
当てることによって、その可変長符号語の平均ワード長
が元のソースデータのワード長より短くなり、これによ
って、データ圧縮を効果的に実現することができる。
ためにしばしば用いられている方法である。より詳しく
は、この方法はデータの統計値に基づいて、一定長のデ
ータを可変長符号語に変換するのに用いられる。可変長
符号語の各コード長は、より短い符号語はより頻繁に発
生するデータを表し、より長い符号語は比較的発生頻度
の低いデータを表すものとして定められる。可変長符号
語を全ての可能なソースデータのライブラリに適宣割り
当てることによって、その可変長符号語の平均ワード長
が元のソースデータのワード長より短くなり、これによ
って、データ圧縮を効果的に実現することができる。
【０００３】一般に、可変長符号語の及びそのコード長
にて表現されるＶＬＣの符号化過程と、その伝送のため
にＶＬＣの可変長符号語を分割する過程とは、可変長符
号語及びそのコード長データが格納されているルックア
ップテーブルを用いて行われる。このルックアップテー
ブルに基づくＶＬＣの符号化及び分割装置は、例えば、
Ｓｈａｗ−Ｍｉｎ Ｌｅｉらの論文、「“Ａｎ Ｅｎｔ
ｏｒｐｙ Ｃｏｄｉｎｇ Ｓｙｓｔｅｍ ｆｏｒ Ｄｉ
ｇｉｔａｌ ＨＤＴＶ Ａｐｐｌｉｃａｔｉｏｎｓ”，
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃ
ｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ｆｏｒ Ｖｉｄｅ
ｏ Ｔｅｃｈｎｏｌｏｇｙ，１，ｎｏ．１，１４７−１
５４頁（１９９１年３月）」に記述されている。このＶ
ＬＣの符号化及び分割装置をなす主構成素子には、概ね
プログラマブル論理アレイ（ＰＬＡ）及び３つのバレル
シフタ（barrel shifter）がある。このＰＬＡは、入力
データをＶＬＣにマッピングして、可変長符号語及びそ
のコード長を発生するルックアップテーブルである。第
１バレルシフタは、可変長符号語の各コード長に基づい
て、全てのＶＬＣを連結して一連の可変長符号語を発生
する。第２バレルシフタは、その一連の可変長符号語を
ｎビットのワードに分割して出力する。また、第３バレ
ルシフタは、可変長符号語の各コード長を累積して、Ｖ
ＬＣの符号化及び分割装置の出力が有効であるかを表す
制御信号を発生する。詳述すると、ＰＬＡから発生した
可変長符号語のコード長情報は、復号化された形態で第
１及び第３バレルシフタへ供給される。ここで、符号化
された形態とは、１の値を有するビットがそのコード長
を表すことを意味する。即ち、可変長符号語の最大コー
ド長が１６の場合、１組の１６ビットラインを用いて可
変長符号語の各コード長を表す。可変長符号語のコード
長を復号化された形態で処理することによって、第３バ
レルシフタが第２バレルシフタの制御信号を迅速に発生
し得るようにする。
にて表現されるＶＬＣの符号化過程と、その伝送のため
にＶＬＣの可変長符号語を分割する過程とは、可変長符
号語及びそのコード長データが格納されているルックア
ップテーブルを用いて行われる。このルックアップテー
ブルに基づくＶＬＣの符号化及び分割装置は、例えば、
Ｓｈａｗ−Ｍｉｎ Ｌｅｉらの論文、「“Ａｎ Ｅｎｔ
ｏｒｐｙ Ｃｏｄｉｎｇ Ｓｙｓｔｅｍ ｆｏｒ Ｄｉ
ｇｉｔａｌ ＨＤＴＶ Ａｐｐｌｉｃａｔｉｏｎｓ”，
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃ
ｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ｆｏｒ Ｖｉｄｅ
ｏ Ｔｅｃｈｎｏｌｏｇｙ，１，ｎｏ．１，１４７−１
５４頁（１９９１年３月）」に記述されている。このＶ
ＬＣの符号化及び分割装置をなす主構成素子には、概ね
プログラマブル論理アレイ（ＰＬＡ）及び３つのバレル
シフタ（barrel shifter）がある。このＰＬＡは、入力
データをＶＬＣにマッピングして、可変長符号語及びそ
のコード長を発生するルックアップテーブルである。第
１バレルシフタは、可変長符号語の各コード長に基づい
て、全てのＶＬＣを連結して一連の可変長符号語を発生
する。第２バレルシフタは、その一連の可変長符号語を
ｎビットのワードに分割して出力する。また、第３バレ
ルシフタは、可変長符号語の各コード長を累積して、Ｖ
ＬＣの符号化及び分割装置の出力が有効であるかを表す
制御信号を発生する。詳述すると、ＰＬＡから発生した
可変長符号語のコード長情報は、復号化された形態で第
１及び第３バレルシフタへ供給される。ここで、符号化
された形態とは、１の値を有するビットがそのコード長
を表すことを意味する。即ち、可変長符号語の最大コー
ド長が１６の場合、１組の１６ビットラインを用いて可
変長符号語の各コード長を表す。可変長符号語のコード
長を復号化された形態で処理することによって、第３バ
レルシフタが第２バレルシフタの制御信号を迅速に発生
し得るようにする。
【０００４】しかしながら、ＶＬＣの符号化及び分割装
置は、可変長符号語が有し得る最大のビット数と同一の
幅のｎビットのデータラインが必要であるため、要求さ
れる可変長符号語のコード長が増加するほどハードウェ
アの大きさが増大し、その結果、コストが高くなる。こ
のような問題は、非常に長い可変長符号語を復号化され
た形態で処理する場合、特に重大である。
置は、可変長符号語が有し得る最大のビット数と同一の
幅のｎビットのデータラインが必要であるため、要求さ
れる可変長符号語のコード長が増加するほどハードウェ
アの大きさが増大し、その結果、コストが高くなる。こ
のような問題は、非常に長い可変長符号語を復号化され
た形態で処理する場合、特に重大である。
【０００５】他のルックアップテーブルを用いるＶＬＣ
の符号化及び分割装置は、本願発明と出願人を同じくす
る係属中の米国特許出願の明細書に、「Ａｐｐａｒａｔ
ｕｓｆｏｒ Ｅｎｃｏｄｉｎｇ Ｖａｒｉａｂｌｅ−Ｌ
ｅｎｇｔｈ ＣｏｄｅｓＡｎｄ Ｓｅｇｍｅｎｔｉｎｇ
Ｖａｒｉａｂｌｅ−Ｌｅｎｇｔｈ Ｃｏｄｅｗｏｒｄ
ｓ Ｔｈｅｒｅｏｆ」という名称で開示されており、本
発明に於いて、引用例として参照することができる。こ
のＶＬＣの符号化及び分割装置は、前述したＳｈａｗ−
Ｍｉｎ ＬｅｉらのＶＬＣの符号化及び分割装置の短所
を克服するために、加算器を用いて可変長符号語のコー
ド長を符号化された形態で処理する。
の符号化及び分割装置は、本願発明と出願人を同じくす
る係属中の米国特許出願の明細書に、「Ａｐｐａｒａｔ
ｕｓｆｏｒ Ｅｎｃｏｄｉｎｇ Ｖａｒｉａｂｌｅ−Ｌ
ｅｎｇｔｈ ＣｏｄｅｓＡｎｄ Ｓｅｇｍｅｎｔｉｎｇ
Ｖａｒｉａｂｌｅ−Ｌｅｎｇｔｈ Ｃｏｄｅｗｏｒｄ
ｓ Ｔｈｅｒｅｏｆ」という名称で開示されており、本
発明に於いて、引用例として参照することができる。こ
のＶＬＣの符号化及び分割装置は、前述したＳｈａｗ−
Ｍｉｎ ＬｅｉらのＶＬＣの符号化及び分割装置の短所
を克服するために、加算器を用いて可変長符号語のコー
ド長を符号化された形態で処理する。
【０００６】ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ
Ｅｘｐｅｒｔ Ｇｒｏｕｐ）は、動画像符号化に対す
る様々な標準案を提示している。その１つが以下に述べ
るスタートコードのバイト整列（byte alignment）であ
る。各スタートコードは、あるコード列の始まりを表
し、スタートコードプリフィクスと後続するスタートコ
ード値とからなる。スタートコードプリフィクスは、ゼ
ロ値の２３個のビットストリング及び後続する１の値を
有する単一のビットからなる。かくして、スタートコー
ドプリフィクスは「００００ ００００ ００００ ０
０００ ０００００００１」のビットストリングとな
る。また、スタートコード値は、スタートコードの各形
態を表す８ビットの整数である。また、全てのスタート
コードは、バイト整列されていなければならないことに
注意されたい。これは、スタートコードプリフィクスの
第１ビットがバイトの最上位ビットとなるように、スタ
ートコードプリフィクスの前にゼロ値のビットを挿入す
ることによって実現される。
Ｅｘｐｅｒｔ Ｇｒｏｕｐ）は、動画像符号化に対す
る様々な標準案を提示している。その１つが以下に述べ
るスタートコードのバイト整列（byte alignment）であ
る。各スタートコードは、あるコード列の始まりを表
し、スタートコードプリフィクスと後続するスタートコ
ード値とからなる。スタートコードプリフィクスは、ゼ
ロ値の２３個のビットストリング及び後続する１の値を
有する単一のビットからなる。かくして、スタートコー
ドプリフィクスは「００００ ００００ ００００ ０
０００ ０００００００１」のビットストリングとな
る。また、スタートコード値は、スタートコードの各形
態を表す８ビットの整数である。また、全てのスタート
コードは、バイト整列されていなければならないことに
注意されたい。これは、スタートコードプリフィクスの
第１ビットがバイトの最上位ビットとなるように、スタ
ートコードプリフィクスの前にゼロ値のビットを挿入す
ることによって実現される。
【０００７】ＶＬＣの符号化及び分割技術において、ス
タートコードをバイト整列し得る装置は現在まで提案さ
れていない。
タートコードをバイト整列し得る装置は現在まで提案さ
れていない。
【０００８】
【発明が解決しようとする課題】従って、本発明の主目
的は、スタートコードをバイト整列し得る改善された可
変長コード（ＶＬＣ）の符号化及び分割装置を提供する
ことである。
的は、スタートコードをバイト整列し得る改善された可
変長コード（ＶＬＣ）の符号化及び分割装置を提供する
ことである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、可変長符号語とそのコード長と
により表現される可変長コードを符号化すると共に、そ
の伝送のために前記可変長コードの可変長符号語をｎビ
ットのセグメントに分割する可変長コードの符号化及び
分割装置であって、前記ｎビットのセグメントの最終セ
グメントのコード長が前記ｎビットより小さい場合、ス
タートコードプリフィクスと後続するスタートコードの
形態を表すスタートコード値とからなって、あるコード
列のスタートを表すスタートコードと、前記最後のセグ
メントの最後ビットとの間にゼロ値のビットを挿入する
ことによって、前記スタートコードの第１ビットが１バ
イトの最上位ビットとなるようにすることを特徴とし、
一連のソースコードを格納すると共に、前記ソースコー
ドの各入力時間と関連したイネーブル信号に応じて、前
記各ソースコードを発生する第１レジスタと、前記ソー
スコードの各々を前記可変長コードに各々マッピングし
て、前記各可変長符号語とそのコード長とを各々発生す
るルックアップテーブルと、前記各可変長符号語を格納
すると共に、前記イネーブル信号に応じて、前記格納さ
れた各可変長符号語を発生する第２レジスタと、前記可
変長符号語の各コード長を格納すると共に、前記イネー
ブル信号に応じて、前記格納された各コード長を発生す
る第３レジスタと、バイト整列信号に応じて、前記可変
長符号語の最大長と同一の長さを有し、ゼロの値からな
る一組の並列ビットを表す擬似符号語と、前記最終セグ
メントの前記最後ビットと前記スタートコードとの間に
含まれたビット数を表す擬似長とを発生するバイト整列
ユニットと、現在入力可変長符号語のコード長または前
記擬似長を表す第１制御信号に応じて、前記現入力可変
長符号語と前に連結された可変長符号語とを連結する
か、または、前記連結された可変長符号語と前記擬似符
号語とを連結することによって、新たに連結された可変
長符号語を発生する第１バレルシフタと、前記連結され
た可変長符号語を格納すると共に、前記イネーブル信号
に応じて、前記連結された各可変長符号語を発生する第
４レジスタと、第２制御信号に応じて、前記現入力可変
長符号語と前記連結された可変長符号語との組み合わせ
からなる入力のうちで、一定長のセグメントを発生する
第２バレルシフタと、前記現入力可変長符号語のコード
長または擬似長と前記加算された可変長符号語のコード
長とを加算して、新たに加算されたコード長を発生する
加算器と、前記新たに加算されたコード長と前記Ｎビッ
トとを比較して、前記新たに加算されたコード長が前記
Ｎビットを超えない場合には、前記新たに加算されたコ
ード長を格納し、越える場合には、加算を行った後前記
Ｎビットを超えたビット数を表す残りを前記加算された
コード長として格納し、前記第２バレルシフタの一定長
のセグメントの有効性を表す出力有効信号を発生し、前
記イネーブル信号に応じて、前記格納された加算された
各コード長を前記第２バレルシフタの前記第２制御信号
として出力する第５レジスタと、前記第２バレルシフタ
からの前記一定長のセグメントを格納すると共に、前記
イネーブル信号に応じて、前記格納された一定長の各セ
グメントを発生する第６レジスタとを有することを特徴
とする可変長コードの符号化及び分割装置が提供され
る。
めに、本発明によれば、可変長符号語とそのコード長と
により表現される可変長コードを符号化すると共に、そ
の伝送のために前記可変長コードの可変長符号語をｎビ
ットのセグメントに分割する可変長コードの符号化及び
分割装置であって、前記ｎビットのセグメントの最終セ
グメントのコード長が前記ｎビットより小さい場合、ス
タートコードプリフィクスと後続するスタートコードの
形態を表すスタートコード値とからなって、あるコード
列のスタートを表すスタートコードと、前記最後のセグ
メントの最後ビットとの間にゼロ値のビットを挿入する
ことによって、前記スタートコードの第１ビットが１バ
イトの最上位ビットとなるようにすることを特徴とし、
一連のソースコードを格納すると共に、前記ソースコー
ドの各入力時間と関連したイネーブル信号に応じて、前
記各ソースコードを発生する第１レジスタと、前記ソー
スコードの各々を前記可変長コードに各々マッピングし
て、前記各可変長符号語とそのコード長とを各々発生す
るルックアップテーブルと、前記各可変長符号語を格納
すると共に、前記イネーブル信号に応じて、前記格納さ
れた各可変長符号語を発生する第２レジスタと、前記可
変長符号語の各コード長を格納すると共に、前記イネー
ブル信号に応じて、前記格納された各コード長を発生す
る第３レジスタと、バイト整列信号に応じて、前記可変
長符号語の最大長と同一の長さを有し、ゼロの値からな
る一組の並列ビットを表す擬似符号語と、前記最終セグ
メントの前記最後ビットと前記スタートコードとの間に
含まれたビット数を表す擬似長とを発生するバイト整列
ユニットと、現在入力可変長符号語のコード長または前
記擬似長を表す第１制御信号に応じて、前記現入力可変
長符号語と前に連結された可変長符号語とを連結する
か、または、前記連結された可変長符号語と前記擬似符
号語とを連結することによって、新たに連結された可変
長符号語を発生する第１バレルシフタと、前記連結され
た可変長符号語を格納すると共に、前記イネーブル信号
に応じて、前記連結された各可変長符号語を発生する第
４レジスタと、第２制御信号に応じて、前記現入力可変
長符号語と前記連結された可変長符号語との組み合わせ
からなる入力のうちで、一定長のセグメントを発生する
第２バレルシフタと、前記現入力可変長符号語のコード
長または擬似長と前記加算された可変長符号語のコード
長とを加算して、新たに加算されたコード長を発生する
加算器と、前記新たに加算されたコード長と前記Ｎビッ
トとを比較して、前記新たに加算されたコード長が前記
Ｎビットを超えない場合には、前記新たに加算されたコ
ード長を格納し、越える場合には、加算を行った後前記
Ｎビットを超えたビット数を表す残りを前記加算された
コード長として格納し、前記第２バレルシフタの一定長
のセグメントの有効性を表す出力有効信号を発生し、前
記イネーブル信号に応じて、前記格納された加算された
各コード長を前記第２バレルシフタの前記第２制御信号
として出力する第５レジスタと、前記第２バレルシフタ
からの前記一定長のセグメントを格納すると共に、前記
イネーブル信号に応じて、前記格納された一定長の各セ
グメントを発生する第６レジスタとを有することを特徴
とする可変長コードの符号化及び分割装置が提供され
る。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施例につ
いて図面を参照しながらより詳しく説明する。
いて図面を参照しながらより詳しく説明する。
【００１１】図１には、本発明の好適な実施例に基づ
く、可変長コード（ＶＬＣ）の符号化及び分割装置のブ
ロック図が示されている。このＶＬＣの符号化及び分割
装置は、可変長符号語及びそのコード長にて表現される
可変長コード（ＶＬＣ）を符号化して、その伝送のため
にＶＬＣの可変長符号語を一定長のセグメントに分割す
る。図１に示されているように、一連のソースコードが
第１レジスタ１０へ入力される。ＭＰＥＧによれば、例
えば、各々のソースコードは、最大６３個のランレング
スと−２０４７〜２０４７の範囲のレベルとからなる。
ここで、ランレングスとは、ゼロの値を有する連続した
ビット数を指し、レベルとは連続するゼロ値に後続する
ゼロでない値を指す。第１レジスタ１０は、入力される
ソースコードを格納すると共に、ソースコードの各入力
時間と関連するイネーブル信号に応じて、格納されたソ
ースコードをルックアップテーブル２０へ供給する。
く、可変長コード（ＶＬＣ）の符号化及び分割装置のブ
ロック図が示されている。このＶＬＣの符号化及び分割
装置は、可変長符号語及びそのコード長にて表現される
可変長コード（ＶＬＣ）を符号化して、その伝送のため
にＶＬＣの可変長符号語を一定長のセグメントに分割す
る。図１に示されているように、一連のソースコードが
第１レジスタ１０へ入力される。ＭＰＥＧによれば、例
えば、各々のソースコードは、最大６３個のランレング
スと−２０４７〜２０４７の範囲のレベルとからなる。
ここで、ランレングスとは、ゼロの値を有する連続した
ビット数を指し、レベルとは連続するゼロ値に後続する
ゼロでない値を指す。第１レジスタ１０は、入力される
ソースコードを格納すると共に、ソースコードの各入力
時間と関連するイネーブル信号に応じて、格納されたソ
ースコードをルックアップテーブル２０へ供給する。
【００１２】このルックアップテーブル２０は、各ソー
スコードをＶＬＣにマッピングして、各ソースコードに
対応する各可変長符号語をリード２７へ、そのコード長
をリード２９へ各々発生する。本発明の好ましい実施例
において、ルックアップテーブル２０はプログラマブル
論理アレイ（ＰＬＡ）により実現される。図１に示され
ているルックアップテーブル２０は、符号化されないワ
ードテーブルＡＮＤプレーン（以下、ワードテーブルと
称す）２２、符号語テーブルＯＲプレーン（以下、符号
語テーブルと称す）２４及び符号長テーブルＯＲプレー
ン（以下、符号長テーブルと称す）２６からなる。この
ルックアップテーブル２０は、前述したＳｈａｗ−Ｍｉ
ｎＬｅｉらの論文に開示されている。
スコードをＶＬＣにマッピングして、各ソースコードに
対応する各可変長符号語をリード２７へ、そのコード長
をリード２９へ各々発生する。本発明の好ましい実施例
において、ルックアップテーブル２０はプログラマブル
論理アレイ（ＰＬＡ）により実現される。図１に示され
ているルックアップテーブル２０は、符号化されないワ
ードテーブルＡＮＤプレーン（以下、ワードテーブルと
称す）２２、符号語テーブルＯＲプレーン（以下、符号
語テーブルと称す）２４及び符号長テーブルＯＲプレー
ン（以下、符号長テーブルと称す）２６からなる。この
ルックアップテーブル２０は、前述したＳｈａｗ−Ｍｉ
ｎＬｅｉらの論文に開示されている。
【００１３】詳述すると、本発明の好ましい実施例にお
いては、可変長符号語のコード長が符号化された形態に
て表されるため、可変長符号語が最大１６ビットの長さ
の場合、そのコード長を符号語長の値が１〜１６の範囲
にあるため、５ビットを用いて表すことができる。符号
語テーブル２４からの各可変長符号語は、リード２７を
介して第２レジスタ２８へ、符号長テーブル２６からの
コード長は、リード２９を介して第３レジスタ３０へ各
々供給される。
いては、可変長符号語のコード長が符号化された形態に
て表されるため、可変長符号語が最大１６ビットの長さ
の場合、そのコード長を符号語長の値が１〜１６の範囲
にあるため、５ビットを用いて表すことができる。符号
語テーブル２４からの各可変長符号語は、リード２７を
介して第２レジスタ２８へ、符号長テーブル２６からの
コード長は、リード２９を介して第３レジスタ３０へ各
々供給される。
【００１４】第２及び第３レジスタ２８、３０は、符号
語テーブル２４からの各可変長符号語及び符号長テーブ
ル２６からの可変長符号語の対応する各コード長を各々
順次に格納すると共に、前述したイネーブル信号に応じ
て、格納された各可変長符号語と格納された各コード長
をバイト整列ユニット２００へ各々出力する。
語テーブル２４からの各可変長符号語及び符号長テーブ
ル２６からの可変長符号語の対応する各コード長を各々
順次に格納すると共に、前述したイネーブル信号に応じ
て、格納された各可変長符号語と格納された各コード長
をバイト整列ユニット２００へ各々出力する。
【００１５】このバイト整列ユニット２００は、スター
トコードの発生を予告するべく、ライン１９９を介して
コーディング制御器（図示せず）から供給されるバイト
整列信号に応じて、可変長符号語及びそのコード長、ま
たは擬似符号語及び擬似コード長を選択的に出力する。
擬似符号語とは可変長符号語の最大ビット長と同一の長
さ（幅）のゼロの値を有する１組の並列ビットを指す。
また、擬似コード長とは、可変長符号語の最終ビットと
スタートコードとの間に挿入されるゼロビットの個数を
指す。バイト整列ユニット２００についての詳細は、以
下図２を参照して説明する。
トコードの発生を予告するべく、ライン１９９を介して
コーディング制御器（図示せず）から供給されるバイト
整列信号に応じて、可変長符号語及びそのコード長、ま
たは擬似符号語及び擬似コード長を選択的に出力する。
擬似符号語とは可変長符号語の最大ビット長と同一の長
さ（幅）のゼロの値を有する１組の並列ビットを指す。
また、擬似コード長とは、可変長符号語の最終ビットと
スタートコードとの間に挿入されるゼロビットの個数を
指す。バイト整列ユニット２００についての詳細は、以
下図２を参照して説明する。
【００１６】図２を参照すれば、ライン１９９上のバイ
ト整列信号が、スイッチング制御信号としてライン１０
０を通じて第１及び第２スイッチ２０２、２０６へ供給
される。バイト整列信号が供給されない場合、第１スイ
ッチ２０２は第２レジスタ２８に格納された１６ビット
の各可変長符号語を、並列リード２５Ａを通じて第１及
び第２バレルシフタ３２、４０へ供給する。そうでない
場合、即ち、バイト整列信号が供給される場合には、ゼ
ロ値の１６ビットの擬似符号語を並列リード２５Ａを通
じて、第１及び第２バレルシフタ３２、４０へ供給す
る。また、第２スイッチ２０６の作動によって、バイト
整列信号が供給されない場合、第３レジスタ３０に格納
された５ビットのコード長が並列リード３１Ａを通じて
加算器３６へ供給され、そうでない場合には、即ち、バ
イト整列信号が供給される場合には、ライン２０５上の
５ビットの擬似コード長が加算器３６へ供給される。こ
の５ビットの擬似コード長は、加算器３６からライン３
７を介して供給される新たに加算されたコード長に対し
て、補数演算ユニット２０４で２の補数演算を行うこと
により得られる。
ト整列信号が、スイッチング制御信号としてライン１０
０を通じて第１及び第２スイッチ２０２、２０６へ供給
される。バイト整列信号が供給されない場合、第１スイ
ッチ２０２は第２レジスタ２８に格納された１６ビット
の各可変長符号語を、並列リード２５Ａを通じて第１及
び第２バレルシフタ３２、４０へ供給する。そうでない
場合、即ち、バイト整列信号が供給される場合には、ゼ
ロ値の１６ビットの擬似符号語を並列リード２５Ａを通
じて、第１及び第２バレルシフタ３２、４０へ供給す
る。また、第２スイッチ２０６の作動によって、バイト
整列信号が供給されない場合、第３レジスタ３０に格納
された５ビットのコード長が並列リード３１Ａを通じて
加算器３６へ供給され、そうでない場合には、即ち、バ
イト整列信号が供給される場合には、ライン２０５上の
５ビットの擬似コード長が加算器３６へ供給される。こ
の５ビットの擬似コード長は、加算器３６からライン３
７を介して供給される新たに加算されたコード長に対し
て、補数演算ユニット２０４で２の補数演算を行うこと
により得られる。
【００１７】図１を再び参照すれば、第４レジスタ３４
からの他の１６ビットが、並列リード３５を通じて第１
及び第２バレルシフタ３２、４０へ各々入力される。第
１バレルシフタ３２は、第３レジスタ３０に格納された
コード長または擬似コード長を表す、リード３１Ａ上の
符号語のコード長信号に応じて、１６ビットのウィンド
ウを第１バレルシフタ３２の３２ビットの入力で形成す
る。この１６ビットのウィンドウは、リード２５Ａとリ
ード３５からの３２ビットの入力で左右方向への移動可
能で、その位置は、リード３１Ａを通じて入力される符
号語長信号により決定される。符号語長信号は、１６ビ
ットのウィンドウが０ビットから１６ビットまで移動す
るようにする信号である。例えば、３２ビットの入力の
各ビットに、最も左側のビットから０，１，…３１と順
番を付ける場合、符号語長信号Ｍは、１６ビットのウィ
ンドウが、リード２５、３５からの３２ビットの入力
の、Ｍ番目のビットから（Ｍ＋１５）番目のビットまで
を包含するようにする信号を表す。ウィンドウを形成し
た後、第１バレルシフタ３２は、１６ビットストリング
を生成してリード３３を通じて第４レジスタ３４へ供給
する。第４レジスタ３４は、第１バレルシフタ３２から
供給されたビットストリングを格納すると共に、イネー
ブル信号に応じて、格納されたビットストリングを第１
及び第２バレルシフタ３２、４０へ供給する。
からの他の１６ビットが、並列リード３５を通じて第１
及び第２バレルシフタ３２、４０へ各々入力される。第
１バレルシフタ３２は、第３レジスタ３０に格納された
コード長または擬似コード長を表す、リード３１Ａ上の
符号語のコード長信号に応じて、１６ビットのウィンド
ウを第１バレルシフタ３２の３２ビットの入力で形成す
る。この１６ビットのウィンドウは、リード２５Ａとリ
ード３５からの３２ビットの入力で左右方向への移動可
能で、その位置は、リード３１Ａを通じて入力される符
号語長信号により決定される。符号語長信号は、１６ビ
ットのウィンドウが０ビットから１６ビットまで移動す
るようにする信号である。例えば、３２ビットの入力の
各ビットに、最も左側のビットから０，１，…３１と順
番を付ける場合、符号語長信号Ｍは、１６ビットのウィ
ンドウが、リード２５、３５からの３２ビットの入力
の、Ｍ番目のビットから（Ｍ＋１５）番目のビットまで
を包含するようにする信号を表す。ウィンドウを形成し
た後、第１バレルシフタ３２は、１６ビットストリング
を生成してリード３３を通じて第４レジスタ３４へ供給
する。第４レジスタ３４は、第１バレルシフタ３２から
供給されたビットストリングを格納すると共に、イネー
ブル信号に応じて、格納されたビットストリングを第１
及び第２バレルシフタ３２、４０へ供給する。
【００１８】一方、第３レジスタ３０に格納された各コ
ード長または擬似コード長は、イネーブル信号に応じ
て、加算器３６へ順次に入力される。この加算器３６に
おいては、現可変長符号語のコード長または擬似コード
長と、第５レジスタ３８に格納された加算されたコード
長とを加算する。その後、新たに加算されたコード長は
第５レジスタ３８及びバイト整列ユニット２００へ供給
される。第５レジスタ３８は、もし、加算器３６からの
新たに加算されたコード長が予め定められた値（その伝
送のためのセグメントのビット数（即ち、１６ビット）
を表す正の整数）を超えない場合、新たに加算されたコ
ード長を第５レジスタ３８に格納する。そうでない場合
には、加算を行った後１６ビットを超えるビット数を表
す剰余を、加算されたコード長として格納すると共に、
第２バレルシフタ４０の一定長のセグメントが有効であ
ることを表す出力有効信号を発生し、イネーブル信号に
応じて、格納された加算された各コード長を第２バレル
シフタ４０へ供給する。
ード長または擬似コード長は、イネーブル信号に応じ
て、加算器３６へ順次に入力される。この加算器３６に
おいては、現可変長符号語のコード長または擬似コード
長と、第５レジスタ３８に格納された加算されたコード
長とを加算する。その後、新たに加算されたコード長は
第５レジスタ３８及びバイト整列ユニット２００へ供給
される。第５レジスタ３８は、もし、加算器３６からの
新たに加算されたコード長が予め定められた値（その伝
送のためのセグメントのビット数（即ち、１６ビット）
を表す正の整数）を超えない場合、新たに加算されたコ
ード長を第５レジスタ３８に格納する。そうでない場合
には、加算を行った後１６ビットを超えるビット数を表
す剰余を、加算されたコード長として格納すると共に、
第２バレルシフタ４０の一定長のセグメントが有効であ
ることを表す出力有効信号を発生し、イネーブル信号に
応じて、格納された加算された各コード長を第２バレル
シフタ４０へ供給する。
【００１９】この第２バレルシフタ４０は、リード３９
上の第５レジスタ３８に格納された加算されたコード長
の値に応じて、２つのリード２５Ａ、３５を介して供給
された３２ビットの入力のうちで１６ビットのウィンド
ウを形成する。この１６ビットのウィンドウは、リード
２５、３５からの３２ビットの入力を１６ビットに限定
してシフトすることができ、その位置は加算されたコー
ド長信号により直接決定される。この加算されたコード
長信号は０〜１５ビットの範囲にあり、１６ビットのウ
ィンドウをシフトさせる信号である。加算されたコード
長信号Ｎが入力される場合、第２バレルシフタ４０の１
６ビットのウィンドウは、リード２５Ａ、３５上で（１
６ーＮ）番目のビットから（３１ーＮ）番目のビットま
でを包含する。ウィンドウを形成した後、第２バレルシ
フタ４０は、１６ビットのビットストリングをリード４
１を通じて第６レジスタ４２へ供給する。この第６レジ
スタ４２は、第２バレルシフタ４０からの１６ビットの
ビットストリングを格納すると共に、イネーブル信号に
応じて、格納された１６ビットのビットストリングをビ
デオバッファ（図示せず）へ供給する。出力有効信号が
第５レジスタ３８から発生した場合、第６レジスタ４２
からのビットストリングまたは出力セグメントは、その
伝送のために、有効な１６ビットのセグメントのみを格
納するバッファに格納される。
上の第５レジスタ３８に格納された加算されたコード長
の値に応じて、２つのリード２５Ａ、３５を介して供給
された３２ビットの入力のうちで１６ビットのウィンド
ウを形成する。この１６ビットのウィンドウは、リード
２５、３５からの３２ビットの入力を１６ビットに限定
してシフトすることができ、その位置は加算されたコー
ド長信号により直接決定される。この加算されたコード
長信号は０〜１５ビットの範囲にあり、１６ビットのウ
ィンドウをシフトさせる信号である。加算されたコード
長信号Ｎが入力される場合、第２バレルシフタ４０の１
６ビットのウィンドウは、リード２５Ａ、３５上で（１
６ーＮ）番目のビットから（３１ーＮ）番目のビットま
でを包含する。ウィンドウを形成した後、第２バレルシ
フタ４０は、１６ビットのビットストリングをリード４
１を通じて第６レジスタ４２へ供給する。この第６レジ
スタ４２は、第２バレルシフタ４０からの１６ビットの
ビットストリングを格納すると共に、イネーブル信号に
応じて、格納された１６ビットのビットストリングをビ
デオバッファ（図示せず）へ供給する。出力有効信号が
第５レジスタ３８から発生した場合、第６レジスタ４２
からのビットストリングまたは出力セグメントは、その
伝送のために、有効な１６ビットのセグメントのみを格
納するバッファに格納される。
【００２０】図１に示したＶＬＣの符号化及び分割装置
の動作を、図３のテーブルを参照しつつ詳細に述べる。
ここで、可変長符号語の最大長は、８ビットと仮定す
る。図３Ａの第１列は、各レジスタの入力順序を表す。
即ち、第２レジスタ２８は、符号語テーブル２４からの
可変長符号語を、第３レジスタ３０は第２レジスタ２８
に格納された各可変長符号語に対応するコード長を、第
４レジスタ３４は第１バレルシフタ３２の出力セグメン
トを、第５レジスタ３８は加算器３６からの加算された
コード長を、第６レジスタ４２は第２バレルシフタ４０
の出力セグメントを、各々格納する。図３Ａの第２列は
バイト整列信号であり、最後の列は、第２バレルシフタ
４０の出力セグメントが有効であるか否かを表す出力有
効信号を表す。
の動作を、図３のテーブルを参照しつつ詳細に述べる。
ここで、可変長符号語の最大長は、８ビットと仮定す
る。図３Ａの第１列は、各レジスタの入力順序を表す。
即ち、第２レジスタ２８は、符号語テーブル２４からの
可変長符号語を、第３レジスタ３０は第２レジスタ２８
に格納された各可変長符号語に対応するコード長を、第
４レジスタ３４は第１バレルシフタ３２の出力セグメン
トを、第５レジスタ３８は加算器３６からの加算された
コード長を、第６レジスタ４２は第２バレルシフタ４０
の出力セグメントを、各々格納する。図３Ａの第２列は
バイト整列信号であり、最後の列は、第２バレルシフタ
４０の出力セグメントが有効であるか否かを表す出力有
効信号を表す。
【００２１】図３Ａに示すように、ＶＬＣの符号化及び
分割装置の動作は、バイト整列信号が受け取った場合に
焦点を合わせて説明される。
分割装置の動作は、バイト整列信号が受け取った場合に
焦点を合わせて説明される。
【００２２】第１列の入力順序ａ、ｂに応じて、２個の
可変長符号語が第３列に示されているように順次発生
し、該２個の可変長符号語に対応する２個のコード長が
第４列に格納される。第３列に含まれている“Ｘ”のマ
ークは、符号語テーブル２４から供給されたセグメント
の全ビットのうちで全く意味のないビットを表す。ここ
で、入力順序“ｂ”でバイト整列信号が入力された場
合、擬似符号語“００００００００”及び擬似コード長
“５”は入力順序“ｃ”の第３及び第４列に表示する。
実際に、擬似符号語及び擬似コード長は、第２及び第３
レジスタ２８及び３０に格納されず、バイト整列ユニッ
ト２００から供給される。
可変長符号語が第３列に示されているように順次発生
し、該２個の可変長符号語に対応する２個のコード長が
第４列に格納される。第３列に含まれている“Ｘ”のマ
ークは、符号語テーブル２４から供給されたセグメント
の全ビットのうちで全く意味のないビットを表す。ここ
で、入力順序“ｂ”でバイト整列信号が入力された場
合、擬似符号語“００００００００”及び擬似コード長
“５”は入力順序“ｃ”の第３及び第４列に表示する。
実際に、擬似符号語及び擬似コード長は、第２及び第３
レジスタ２８及び３０に格納されず、バイト整列ユニッ
ト２００から供給される。
【００２３】図３Ａの第５列において、入力順序
“ｂ”、“ｃ”及び“ｄ”によって、第２レジスタ２８
から供給されるセグメントのうちで意味のないビットを
除去することによって、可変長符号語を結ぶ第１バレル
シフタ３２の出力セグメントが３つ示されている。
“ｂ”、“ｃ”及び“ｄ”によって、第２レジスタ２８
から供給されるセグメントのうちで意味のないビットを
除去することによって、可変長符号語を結ぶ第１バレル
シフタ３２の出力セグメントが３つ示されている。
【００２４】図４には、例えば、入力順序がｂの場合、
可変長符号語を結ぶ第１バレルシフタ３２の動作が概略
的に示されている。同図に示したように、バイト整列ユ
ニット２００からの第１の８ビットのセグメント“１１
１Ｘ ＸＸＸＸ”がリード２５Ａを介して、第４レジス
タ３４からの第２の８ビットのセグメント“００００１
１１１”が、リード３５を介して同時に入力されると、
第１バレルシフタ３２は、リード３１Ａ上のコード長信
号Ｍ（例えば、Ｍ＝３）に応じて、１６ビットの入力上
で８ビットのウィンドウを形成する。この８ビットのウ
ィンドウの位置は、１６ビットの入力上で左側から右側
へＭビットだけウィンドウをシフトさせることによって
定まる。即ち、第１の８ビットのセグメント“１１１Ｘ
ＸＸＸＸ”のうちで、左側から右側へＭビット（即
ち、３ビット）を選択し、第２の８ビットのセグメント
“００００ １１１１”のうちで、右側から左側へ（８
ーＭ）ビット（即ち、５ビット）を選択して、第１の８
ビットのセグメント“１１１Ｘ ＸＸＸＸ”のうちで５
つの意味のないビットを取り除くことによって可変長符
号語を結びつける。このようにウィンドウを形成した
後、第１バレルシフタ３２は、８ビットのウィンドウ出
力セグメント“０１１１ １１１１”をリード３３を通
じて第４レジスタ３４へ供給する。
可変長符号語を結ぶ第１バレルシフタ３２の動作が概略
的に示されている。同図に示したように、バイト整列ユ
ニット２００からの第１の８ビットのセグメント“１１
１Ｘ ＸＸＸＸ”がリード２５Ａを介して、第４レジス
タ３４からの第２の８ビットのセグメント“００００１
１１１”が、リード３５を介して同時に入力されると、
第１バレルシフタ３２は、リード３１Ａ上のコード長信
号Ｍ（例えば、Ｍ＝３）に応じて、１６ビットの入力上
で８ビットのウィンドウを形成する。この８ビットのウ
ィンドウの位置は、１６ビットの入力上で左側から右側
へＭビットだけウィンドウをシフトさせることによって
定まる。即ち、第１の８ビットのセグメント“１１１Ｘ
ＸＸＸＸ”のうちで、左側から右側へＭビット（即
ち、３ビット）を選択し、第２の８ビットのセグメント
“００００ １１１１”のうちで、右側から左側へ（８
ーＭ）ビット（即ち、５ビット）を選択して、第１の８
ビットのセグメント“１１１Ｘ ＸＸＸＸ”のうちで５
つの意味のないビットを取り除くことによって可変長符
号語を結びつける。このようにウィンドウを形成した
後、第１バレルシフタ３２は、８ビットのウィンドウ出
力セグメント“０１１１ １１１１”をリード３３を通
じて第４レジスタ３４へ供給する。
【００２５】図３Ａの第６列においては、第５レジスタ
３８は加算されたコード長、または加算を行った後、８
を減算した残余を格納する。前述したように、加算器３
６は、これから現可変長符号語の擬似コード長またはコ
ード長と、第５レジスタ３８に格納された前に加算され
た符号語のコード長とを加算する機能を果たす。従っ
て、例えば、図３Ａの第５レジスタ３８の入力順序ｃの
データ「３」は、第３及び第５レジスタ３０、３８の入
力順序ｂの２つのデータ「３」、「０」の合計及び値８
を減算した後の残りである。即ち、データ３は、第３レ
ジスタ３０に格納された現可変長符号語のコード長であ
り、データ０は、第５レジスタ３８に格納された前に加
算された符号語のコード長である。
３８は加算されたコード長、または加算を行った後、８
を減算した残余を格納する。前述したように、加算器３
６は、これから現可変長符号語の擬似コード長またはコ
ード長と、第５レジスタ３８に格納された前に加算され
た符号語のコード長とを加算する機能を果たす。従っ
て、例えば、図３Ａの第５レジスタ３８の入力順序ｃの
データ「３」は、第３及び第５レジスタ３０、３８の入
力順序ｂの２つのデータ「３」、「０」の合計及び値８
を減算した後の残りである。即ち、データ３は、第３レ
ジスタ３０に格納された現可変長符号語のコード長であ
り、データ０は、第５レジスタ３８に格納された前に加
算された符号語のコード長である。
【００２６】図３Ａの第７列においては、第２バレルシ
フタ４０の３つの出力セグメントが示されている。この
第２バレルシフタ４０は、第１バレルシフタ３２からの
連結された可変長符号語と、第２レジスタ２８からの現
可変長符号語とからなるビットストリングを分割する。
図５を参照すれば、例えば、入力順序ｄの場合の、ビッ
トストリングを分割する第２バレルシフタ４０の動作が
概略的に図解されている。同図において、バイト整列ユ
ニット２００からの第１の８ビットのセグメント“００
００ ００００”と第４レジスタ３４からの第２の８ビ
ットのセグメント“０１１１ １１１１”とが、リード
２５Ａ、３５を通じて各々入力された場合、第２バレル
シフタ４０は、リード３９を介して第５レジスタ３８に
格納された加算されたコード長または値８の減算後の残
余の信号Ｎ（即ち、Ｎ＝３）に応じて、１６ビットの入
力に８ビットのウィンドウを形成する。この８ビットの
ウィンドウの位置は、１６ビットの入力の左側から右側
へ（８−Ｎ）ビットだけシフトさせることによって決定
される。即ち、第２の８ビットのセグメント“０１１１
１１１１”のうちで、右側から左側へＮビットを選択
し、第１の８ビットのセグメント“００００ ０００
０”のうちで、左側から右側へ（８−Ｎ）ビットを選択
することによって、出力セグメント“１１１０ ０００
０”が出力され、リード４１を通じて第６レジスタ４２
に格納される。
フタ４０の３つの出力セグメントが示されている。この
第２バレルシフタ４０は、第１バレルシフタ３２からの
連結された可変長符号語と、第２レジスタ２８からの現
可変長符号語とからなるビットストリングを分割する。
図５を参照すれば、例えば、入力順序ｄの場合の、ビッ
トストリングを分割する第２バレルシフタ４０の動作が
概略的に図解されている。同図において、バイト整列ユ
ニット２００からの第１の８ビットのセグメント“００
００ ００００”と第４レジスタ３４からの第２の８ビ
ットのセグメント“０１１１ １１１１”とが、リード
２５Ａ、３５を通じて各々入力された場合、第２バレル
シフタ４０は、リード３９を介して第５レジスタ３８に
格納された加算されたコード長または値８の減算後の残
余の信号Ｎ（即ち、Ｎ＝３）に応じて、１６ビットの入
力に８ビットのウィンドウを形成する。この８ビットの
ウィンドウの位置は、１６ビットの入力の左側から右側
へ（８−Ｎ）ビットだけシフトさせることによって決定
される。即ち、第２の８ビットのセグメント“０１１１
１１１１”のうちで、右側から左側へＮビットを選択
し、第１の８ビットのセグメント“００００ ０００
０”のうちで、左側から右側へ（８−Ｎ）ビットを選択
することによって、出力セグメント“１１１０ ０００
０”が出力され、リード４１を通じて第６レジスタ４２
に格納される。
【００２７】図３Ａの最後の列は、加算器３６からの加
算されたコード長が、８を超えるごとに第第５レジスタ
３８が出力有効信号１を発生して、第６レジスタ４２に
格納されたビットストリングが有効なｎビットワードで
あるか否かを表す。図３Ｂを参照すると、図３Ａの動作
に基づいてビットストリング３０が一例として示されて
いる。このビットストリ−ム３００は、２つのセグメン
ト（００００ １１１１）３０１及びセグメント（１１
１０ ００００）３０２と後続するスタートコードとか
らなる。スタートコードは、スタートコードプリフィク
ス３０４とスタートコード値３０６と分けられる。２つ
のセグメント３０１、２０３は、図３Ａの第７列の有効
なワードまたは有効なセグメントである。詳述すると、
セグメント３０２でゼロ値を有する５つのビットが、可
変長符号語“１１１”とスタートコードプリフィクス３
０４との間に挿入されている。
算されたコード長が、８を超えるごとに第第５レジスタ
３８が出力有効信号１を発生して、第６レジスタ４２に
格納されたビットストリングが有効なｎビットワードで
あるか否かを表す。図３Ｂを参照すると、図３Ａの動作
に基づいてビットストリング３０が一例として示されて
いる。このビットストリ−ム３００は、２つのセグメン
ト（００００ １１１１）３０１及びセグメント（１１
１０ ００００）３０２と後続するスタートコードとか
らなる。スタートコードは、スタートコードプリフィク
ス３０４とスタートコード値３０６と分けられる。２つ
のセグメント３０１、２０３は、図３Ａの第７列の有効
なワードまたは有効なセグメントである。詳述すると、
セグメント３０２でゼロ値を有する５つのビットが、可
変長符号語“１１１”とスタートコードプリフィクス３
０４との間に挿入されている。
【００２８】上記において、本発明の特定の実施例につ
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
【００２９】
【発明の効果】従って、本発明によれば、可変長符号語
のコード長を効果的に分割し符号化することができる。
のコード長を効果的に分割し符号化することができる。
【図１】本発明によるＶＬＣ符号化及び分割装置のブロ
ック図である。
ック図である。
【図２】図１のバイト整列ユニットの詳細なブロック図
である。
である。
【図３】Ａ及びＢよりなり、各々は図１のＶＬＣの符号
化及び分割装置の動作を説明するための図である。
化及び分割装置の動作を説明するための図である。
【図４】可変長符号語を連結するための第１バレルシフ
タを概略的に説明するための図である。
タを概略的に説明するための図である。
【図５】一連の連続した可変長符号語を分割する第２バ
レルシフタを概略的に説明するための図である。
レルシフタを概略的に説明するための図である。
１０ 第１レジスタ
２０ ルックアップテーブル
２８ 第２レジスタ
３０ 第３レジスタ
３２ 第１バレルシフタ
３４ 第４レジスタ
３６ 加算器
３８ 第５レジスタ
４０ 第２バレルシフタ
４２ 第６レジスタ
２００ バイト整列部ユニット
２０２ 第１スイッチ
２０４ 補数演算ユニット
２０６ 第２スイッチ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−31372（ＪＰ，Ａ)
特開 平２−277319（ＪＰ，Ａ)
特開 平３−106127（ＪＰ，Ａ)
特開 平４−157926（ＪＰ，Ａ)
特開 平５−90976（ＪＰ，Ａ)
特開 平５−252052（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 7/42
Claims (3)
- 【請求項１】 可変長符号語とそのコード長とにより
表現される可変長コードを符号化すると共に、その伝送
のために前記可変長コードの可変長符号語をｎビットの
セグメントに分割する可変長コードの符号化及び分割装
置であって、 前記ｎビットのセグメントの最終セグメントのコード長
が前記ｎビットより小さい場合、スタートコードプリフ
ィクスと後続するスタートコードの形態を表すスタート
コード値とからなって、あるコード列のスタートを表す
スタートコードと、前記最後のセグメントの最後ビット
との間にゼロ値のビットを挿入することによって、前記
スタートコードの第１ビットが１バイトの最上位ビット
となるようにすることを特徴とし、 一連のソースコードを格納すると共に、前記ソースコー
ドの各入力時間と関連したイネーブル信号に応じて、前
記各ソースコードを発生する第１レジスタと、 前記ソースコードの各々を前記可変長コードに各々マッ
ピングして、前記各可変長符号語とそのコード長とを各
々発生するルックアップテーブルと、 前記各可変長符号語を格納すると共に、前記イネーブル
信号に応じて、前記格納された各可変長符号語を発生す
る第２レジスタと、 前記可変長符号語の各コード長を格納すると共に、前記
イネーブル信号に応じて、前記格納された各コード長を
発生する第３レジスタと、 バイト整列信号に応じて、前記可変長符号語の最大長と
同一の長さを有し、ゼロの値からなる一組の並列ビット
を表す擬似符号語と、前記最終セグメントの前記最後ビ
ットと前記スタートコードとの間に含まれたビット数を
表す擬似長とを発生するバイト整列ユニットと、 現在入力可変長符号語のコード長または前記擬似長を表
す第１制御信号に応じて、前記現入力可変長符号語と前
に連結された可変長符号語とを連結するか、または、前
記連結された可変長符号語と前記擬似符号語とを連結す
ることによって、新たに連結された可変長符号語を発生
する第１バレルシフタと、 前記連結された可変長符号語を格納すると共に、前記イ
ネーブル信号に応じて、 前記連結された各可変長符号語を発生する第４レジスタ
と、 第２制御信号に応じて、前記現入力可変長符号語と前記
連結された可変長符号語との組み合わせからなる入力の
うちで、一定長のセグメントを発生する第２バレルシフ
タと、 前記現入力可変長符号語のコード長または擬似長と前記
加算された可変長符号語のコード長とを加算して、新た
に加算されたコード長を発生する加算器と、 前記新たに加算されたコード長と前記Ｎビットとを比較
して、前記新たに加算されたコード長が前記Ｎビットを
超えない場合には、前記新たに加算されたコード長を格
納し、越える場合には、加算を行った後前記Ｎビットを
超えたビット数を表す残りを前記加算されたコード長と
して格納し、前記第２バレルシフタの一定長のセグメン
トの有効性を表す出力有効信号を発生し、前記イネーブ
ル信号に応じて、前記格納された加算された各コード長
を前記第２バレルシフタの前記第２制御信号として出力
する第５レジスタと、 前記第２バレルシフタからの前記一定長のセグメントを
格納すると共に、前記イネーブル信号に応じて、前記格
納された一定長の各セグメントを発生する第６レジスタ
とを有することを特徴とする可変長コードの符号化及び
分割装置。 - 【請求項２】 前記第１バレルシフタが、 前記連結された可変長符号語を表す第１のｎビットのデ
ータセグメントを前記第１バレルシフタの左側に受け取
り、前記現入力可変長符号語を表す第２のｎビットのデ
ータセグメントを前記第１バレルシフタの右側に受け取
る２ｎビットの入力手段と、 前記現入力可変長符号語のコード長を表す第１制御信号
を受け取る手段と、 前記第１のｎビットのウィンドウを、前記２つのデータ
セグメント上で前記現入力可変長符号語のコード長だけ
左側から右側へシフトさせて、前記新たに連結された可
変長符号語を表す第１のｎビットのセグメントを発生す
る手段とを含むことを特徴とする請求項１に記載の可変
長コード符号化及び分割装置。 - 【請求項３】 前記第２バレルシフタが、 前記連結された可変長符号語を表す前記第１のｎビット
のデータセグメントを前記第２バレルシフタの左側に受
け取り、前記現入力可変長符号語を表す第２のｎビット
のデータセグメントを前記第２バレルシフタの右側に受
け取る２ｎビットの入力手段と、 前記加算されたコード長または前記残りを表す前記第２
制御信号を受け取る手段と、 前記第２のｎビットのウィンドウを、前記２つのデータ
セグメント上で前記ｎビットから前記加算されたコード
長または前記残りを減算したコード長だけ左側から右側
へシフトさせて、前記第２バレルシフタの前記一定長の
セグメントを表す第２のｎビットセグメントを発生する
手段とを有することを特徴とする請求項２に記載の可変
長コード符号化及び分割装置。
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