JPH0779165A - 可変長復号化装置 - Google Patents
可変長復号化装置Info
- Publication number
- JPH0779165A JPH0779165A JP6128859A JP12885994A JPH0779165A JP H0779165 A JPH0779165 A JP H0779165A JP 6128859 A JP6128859 A JP 6128859A JP 12885994 A JP12885994 A JP 12885994A JP H0779165 A JPH0779165 A JP H0779165A
- Authority
- JP
- Japan
- Prior art keywords
- variable length
- segment
- input
- stream
- pointer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007246 mechanism Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 5
- 230000009467 reduction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 101100317049 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VLD1 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
Abstract
(57)【要約】
【目的】 比較的小型の入力バッファのみを必要とし、
且つ種々のフィードバックループ素子の編成的な簡略さ
により、簡単なアーキテクチュアのみを必要としなが
ら、出力データ速度に含まれる演算速度を達成するよう
にした可変長復号化装置を提供せんとするものである。 【構成】 可変長復号化装置によって順次の過渡記憶装
置に対する可変長符号化されたデータセグメントに流れ
を受信する。戦略は順次のポインタの制御のもとで繰返
しアクセスする。復号化器は記憶素子により給電すると
ともにこれによりそれぞれ各符号化されたデータセグメ
ントからデータセグメントの流れを復号化する。さら
に、復号化の段階で、次のポインタをローカライザ情報
の読出しによりアクセスから直接取出すものとして発生
させる。ローカライザ情報は記憶前データセグメントを
ローカライジングし、各セグメントを関連するローカラ
イザで表示することによって再び予備プロセッサに発生
させるようにする。
且つ種々のフィードバックループ素子の編成的な簡略さ
により、簡単なアーキテクチュアのみを必要としなが
ら、出力データ速度に含まれる演算速度を達成するよう
にした可変長復号化装置を提供せんとするものである。 【構成】 可変長復号化装置によって順次の過渡記憶装
置に対する可変長符号化されたデータセグメントに流れ
を受信する。戦略は順次のポインタの制御のもとで繰返
しアクセスする。復号化器は記憶素子により給電すると
ともにこれによりそれぞれ各符号化されたデータセグメ
ントからデータセグメントの流れを復号化する。さら
に、復号化の段階で、次のポインタをローカライザ情報
の読出しによりアクセスから直接取出すものとして発生
させる。ローカライザ情報は記憶前データセグメントを
ローカライジングし、各セグメントを関連するローカラ
イザで表示することによって再び予備プロセッサに発生
させるようにする。
Description
【０００１】
【産業上の利用分野】本発明は可変長符号化データセグ
メントの入力流を受信する入力手段と、この入力手段に
より供給され前記データセグメントを過渡的に記憶する
逐次記憶手段と、順次のポインタ情報の制御のもとで前
記記憶手段を繰返し且つ選択的にアクセスするアクセス
機構手段と、このアクセス機構手段により供給され各々
が各符号化データセグメントから取出された復号化デー
タセグメントノ出力流を再生する復号化手段と、前記再
生の行程で次のポインタ情報を発生するポインタ発生手
段とを具える可変長復号化装置に関するものである。
メントの入力流を受信する入力手段と、この入力手段に
より供給され前記データセグメントを過渡的に記憶する
逐次記憶手段と、順次のポインタ情報の制御のもとで前
記記憶手段を繰返し且つ選択的にアクセスするアクセス
機構手段と、このアクセス機構手段により供給され各々
が各符号化データセグメントから取出された復号化デー
タセグメントノ出力流を再生する復号化手段と、前記再
生の行程で次のポインタ情報を発生するポインタ発生手
段とを具える可変長復号化装置に関するものである。
【０００２】
【従来の技術】可変長符号化はファクシミル伝送、デジ
タルテレビジョン伝送その他数学的な考察によって各々
実際に符号化し得ないセグメントをマッピングして符号
化したセグメントに対し総合符号長さを減少し得るよう
にする技術のような種々の技術分野に適用されている。
例えばファクシミルでは白黒画素間の順次の遷移均一な
値の画素のストリングによって分離する。これらのラン
レングスを符号化することによってデータを充分に減少
し得るようにする。デジタルテレビジョンでは、特定の
符号形態の発生周波数を統計的に考察することによって
総合的にデータ減少を達成するうえで比較的短い符号ワ
ードに一層確実な符号をマッピングする。同様の利点は
デジタルコンパクトカセット（ＣＣＤ）システムに用い
られるようなオーディオ再現で達成することができる。
このセグメントは処理および実現可能性に従ってワード
または長いブロックに関連させることができる。従来の
可変長復号化器はIEEE Transactions on Circuits and
Systems for Video Architectures 、第２巻、第２号、
1992年、第187 −196 頁に、S.Chang およびD.G.Messer
schmitt が発表した論文“Designing High-throughput
VLC Decoder, Part I-Concurrent Video Architecture
s”に記載されている。この文献の復号化器を図１によ
りいかに詳細に検討する。この既知の復号化器は入力Ｆ
ＩＦＯおよび出力復号化器を有している。このＦＩＦＯ
バッファは圧縮データを含んでいるため、その大きさは
比較的小さい。このＦＩＦＯバッファはチャネルのほぼ
一定の速度でデータを受けるが、可変長復号化器自体は
可変速度のデータを必要とする。その理由は装置の一定
の出力比を符号化された入力セグメントの可変長と組合
せるからである。結論として、総合復号化装置は一定速
度の入力および一定速度の出力を有するが、カーネル復
号化手段は可変速度の入力を有する。例えば、ビデオ用
途の範囲では出力比は著しく高く、可変長復号化器の特
性の必要な処理速度を得るのは困難である。
タルテレビジョン伝送その他数学的な考察によって各々
実際に符号化し得ないセグメントをマッピングして符号
化したセグメントに対し総合符号長さを減少し得るよう
にする技術のような種々の技術分野に適用されている。
例えばファクシミルでは白黒画素間の順次の遷移均一な
値の画素のストリングによって分離する。これらのラン
レングスを符号化することによってデータを充分に減少
し得るようにする。デジタルテレビジョンでは、特定の
符号形態の発生周波数を統計的に考察することによって
総合的にデータ減少を達成するうえで比較的短い符号ワ
ードに一層確実な符号をマッピングする。同様の利点は
デジタルコンパクトカセット（ＣＣＤ）システムに用い
られるようなオーディオ再現で達成することができる。
このセグメントは処理および実現可能性に従ってワード
または長いブロックに関連させることができる。従来の
可変長復号化器はIEEE Transactions on Circuits and
Systems for Video Architectures 、第２巻、第２号、
1992年、第187 −196 頁に、S.Chang およびD.G.Messer
schmitt が発表した論文“Designing High-throughput
VLC Decoder, Part I-Concurrent Video Architecture
s”に記載されている。この文献の復号化器を図１によ
りいかに詳細に検討する。この既知の復号化器は入力Ｆ
ＩＦＯおよび出力復号化器を有している。このＦＩＦＯ
バッファは圧縮データを含んでいるため、その大きさは
比較的小さい。このＦＩＦＯバッファはチャネルのほぼ
一定の速度でデータを受けるが、可変長復号化器自体は
可変速度のデータを必要とする。その理由は装置の一定
の出力比を符号化された入力セグメントの可変長と組合
せるからである。結論として、総合復号化装置は一定速
度の入力および一定速度の出力を有するが、カーネル復
号化手段は可変速度の入力を有する。例えば、ビデオ用
途の範囲では出力比は著しく高く、可変長復号化器の特
性の必要な処理速度を得るのは困難である。
【０００３】
【発明が解決しようとする課題】文献の前置−バッファ
リングアーキテクチュアの処理速度は次に示す３つの主
な遅延より成るフィードバックループのため、制限され
る。 ・第１に、多数のＮビットはポインタによって少なくと
も２Ｎビットを含むレジスタから選択する必要がある。
ここにＮは最大符号ワードのビット（長さ）の数であ
る。 ・第２に、現在選択された符号ワードの長さを計算する
必要がある。 ・第３に、現在のポインタ値で長さの累積を行う。その
結果がポインタの新たな値を表わす。
リングアーキテクチュアの処理速度は次に示す３つの主
な遅延より成るフィードバックループのため、制限され
る。 ・第１に、多数のＮビットはポインタによって少なくと
も２Ｎビットを含むレジスタから選択する必要がある。
ここにＮは最大符号ワードのビット（長さ）の数であ
る。 ・第２に、現在選択された符号ワードの長さを計算する
必要がある。 ・第３に、現在のポインタ値で長さの累積を行う。その
結果がポインタの新たな値を表わす。
【０００４】これら３つの遅延は主として臨界経路の長
さを決める。この長さを組合せの論理速度上昇によりこ
の長さを著しく減少するのは極めて困難で経費がかか
る。さらに、単一のレジスタ素子（通常累積器）のみを
含むフィードバックループの場合には、時間の再調整が
無効となる。遅延がレジスタ間のインターバル全体に亘
って分布され得るため、単独では、フィードバックルー
プのレジスタの数を追加の論理と組合せて増大すること
が提案されている（IEEE24回回路およびシステムス国際
会議、第１巻、1991年にMing-Tin Sunが発表した論文
“VLSI Architecture and Implementation of a High-S
peed Entropy Decoder" 参照）。しかし、この戦略はむ
しろ適用が制限されるだけである。
さを決める。この長さを組合せの論理速度上昇によりこ
の長さを著しく減少するのは極めて困難で経費がかか
る。さらに、単一のレジスタ素子（通常累積器）のみを
含むフィードバックループの場合には、時間の再調整が
無効となる。遅延がレジスタ間のインターバル全体に亘
って分布され得るため、単独では、フィードバックルー
プのレジスタの数を追加の論理と組合せて増大すること
が提案されている（IEEE24回回路およびシステムス国際
会議、第１巻、1991年にMing-Tin Sunが発表した論文
“VLSI Architecture and Implementation of a High-S
peed Entropy Decoder" 参照）。しかし、この戦略はむ
しろ適用が制限されるだけである。
【０００５】従って、特に、本発明の目的は比較的小型
の入力バッファのみを必要とし、且つ種々のフィードバ
ックループ素子の編成的な簡略さにより、簡単なアーキ
テクチュアのみを必要としながら、出力データ速度に含
まれる演算速度を達成するようにした上述した種類の可
変長復号化装置を提供せんとするにある。
の入力バッファのみを必要とし、且つ種々のフィードバ
ックループ素子の編成的な簡略さにより、簡単なアーキ
テクチュアのみを必要としながら、出力データ速度に含
まれる演算速度を達成するようにした上述した種類の可
変長復号化装置を提供せんとするにある。
【０００６】
【課題を解決するための手段】本発明は可変長符号化デ
ータセグメントの入力流を受信する入力手段と、この入
力手段により供給され前記データセグメントを過渡的に
記憶する逐次記憶手段と、順次のポインタ情報の制御の
もとで前記記憶手段を繰返し且つ選択的にアクセスする
アクセス機構手段と、このアクセス機構手段により供給
され各々が各符号化データセグメントから取出された復
号化データセグメントノ出力流を再生する復号化手段
と、前記再生の行程で次のポインタ情報を発生するポイ
ンタ発生手段とを具える可変長復号化装置において、前
記入力手段は、前記入力流で前記データセグメントをロ
ーカライズするとともに各セグメントを関連するローカ
ライザ情報により示す予備プロセッサ手段を具え、且つ
前記ポインタ発生手段は前記ローカライザ情報の読出し
により前記アクセス機構手段から直接取出すようにした
ことを特徴とする。斯様に予備プロセッサを導入するこ
とにより、逐次記憶装置の入力速度を可変とすることが
できる。
ータセグメントの入力流を受信する入力手段と、この入
力手段により供給され前記データセグメントを過渡的に
記憶する逐次記憶手段と、順次のポインタ情報の制御の
もとで前記記憶手段を繰返し且つ選択的にアクセスする
アクセス機構手段と、このアクセス機構手段により供給
され各々が各符号化データセグメントから取出された復
号化データセグメントノ出力流を再生する復号化手段
と、前記再生の行程で次のポインタ情報を発生するポイ
ンタ発生手段とを具える可変長復号化装置において、前
記入力手段は、前記入力流で前記データセグメントをロ
ーカライズするとともに各セグメントを関連するローカ
ライザ情報により示す予備プロセッサ手段を具え、且つ
前記ポインタ発生手段は前記ローカライザ情報の読出し
により前記アクセス機構手段から直接取出すようにした
ことを特徴とする。斯様に予備プロセッサを導入するこ
とにより、逐次記憶装置の入力速度を可変とすることが
できる。
【０００７】また、本発明の他の例は、可変長符号化デ
ータセグメントの入力流を受信する入力手段と、この入
力手段により供給され前記データセグメントを過渡的に
記憶する逐次記憶手段と、順次のポインタ情報の制御の
もとで前記記憶手段を繰返し且つ選択的にアクセスする
アクセス機構手段と、このアクセス機構手段により供給
され各々が各符号化データセグメントから取出された復
号化データセグメントノ出力流を再生する復号化手段
と、前記再生の行程で次のポインタ情報を発生するポイ
ンタ発生手段とを具える可変長復号化装置において、前
記入力手段は、前記入力流で前記データセグメントをロ
ーカライズするとともに各セグメントを関連するローカ
ライザ情報により示す予備プロセッサ手段を具え、且つ
前記入力流の多重のインターリーブされたサブ流に対し
各サブ流はその各々で復号化されたサブ流を発生するた
めに時間および／または空間多重化された前記アクセス
機構手段、前記復号化手段および前記ポインタ発生手段
を有し、復号化されたサブ流の組が復号化されたデータ
セグメントの出力流を捕捉的に構成することを特徴とす
る。この予備プロセッサの用途を僅かに相違させるも、
一般に同様の利点を得ることができる。
ータセグメントの入力流を受信する入力手段と、この入
力手段により供給され前記データセグメントを過渡的に
記憶する逐次記憶手段と、順次のポインタ情報の制御の
もとで前記記憶手段を繰返し且つ選択的にアクセスする
アクセス機構手段と、このアクセス機構手段により供給
され各々が各符号化データセグメントから取出された復
号化データセグメントノ出力流を再生する復号化手段
と、前記再生の行程で次のポインタ情報を発生するポイ
ンタ発生手段とを具える可変長復号化装置において、前
記入力手段は、前記入力流で前記データセグメントをロ
ーカライズするとともに各セグメントを関連するローカ
ライザ情報により示す予備プロセッサ手段を具え、且つ
前記入力流の多重のインターリーブされたサブ流に対し
各サブ流はその各々で復号化されたサブ流を発生するた
めに時間および／または空間多重化された前記アクセス
機構手段、前記復号化手段および前記ポインタ発生手段
を有し、復号化されたサブ流の組が復号化されたデータ
セグメントの出力流を捕捉的に構成することを特徴とす
る。この予備プロセッサの用途を僅かに相違させるも、
一般に同様の利点を得ることができる。
【０００８】さらに、本発明はかかる可変長復号化装置
を具える装置に関するものである。かかる装置は例えば
テレビジョン受像装置またはファクシミリプリンタとす
ることができる。
を具える装置に関するものである。かかる装置は例えば
テレビジョン受像装置またはファクシミリプリンタとす
ることができる。
【０００９】
【実施例】まず最初、説明のために、図１に上記文献の
アーキテクチュアの構成を示す。入力端子２０にほぼ固
定されたスループット比を有する一連のワードの形状の
符号化データを供給する。このワード自体は通常かかる
長さの限定された組で異なる長さを有する。ブロック２
２はワードを到来した順序で記憶するＦＩＦＯメモリで
ある。図示のように、このワードはＮビットのデータ出
力幅を有し、ここにＮは例えば８（Ｎ＝８）とする。ブ
ロック２４内の配列の残部は可変長復号化装置の特性を
示す。ブロック２６、２８は２Ｎビット幅の組合せデー
タ出力経路を有する。原理的にはこの構体は広い幅の出
力を有するが、これは設計者の選択事項である。ブロッ
ク３０は累積器から受けたポインタの制御のもとで受信
した２ＮビットからＮビットを選択する選択器またはバ
レルシフタである。これらＮビットは次に復号化すべき
セグメントを具える。本例では、ポインタはＮ個の異な
る値の範囲（Ｎ＋１番目は使用しない）。ブロック３２
では受信した符号セグメントの値から符号化されたデー
タセグメントの長さを計算し、ブロック３４に供給され
る2 ｌｎＮ＝３のストリングによって表わす。従って単
独ではローカライザ情報の他の表示、即ち、１つを第１
の値のビットとし、他のビットの全てを第２の値とする
例えばいわゆる１−ホット符号、が実現可能となる。さ
らにブロック３４は選択器３０から符号化されたセグメ
ント自体を直接受ける。これにより符号化されたセグメ
ントの復号化を行う。復号化されたデータストリングは
出力側４２にこれが用途に依存する限り特定されない適
宜のビット幅で出力する。符号化されたセグメントの長
さは累積器４０にフィードバックして選択器３０の入力
データ経路に次の符号化されたセグメントが生じること
を示す新たなポインタを発生する。ブロック４０の累積
が桁上げを生じると、これがＦＩＦＯ２２およびレジス
タバンク２６／２８に供給され、新たな読出しおよびバ
イト状シフトを制御する。
アーキテクチュアの構成を示す。入力端子２０にほぼ固
定されたスループット比を有する一連のワードの形状の
符号化データを供給する。このワード自体は通常かかる
長さの限定された組で異なる長さを有する。ブロック２
２はワードを到来した順序で記憶するＦＩＦＯメモリで
ある。図示のように、このワードはＮビットのデータ出
力幅を有し、ここにＮは例えば８（Ｎ＝８）とする。ブ
ロック２４内の配列の残部は可変長復号化装置の特性を
示す。ブロック２６、２８は２Ｎビット幅の組合せデー
タ出力経路を有する。原理的にはこの構体は広い幅の出
力を有するが、これは設計者の選択事項である。ブロッ
ク３０は累積器から受けたポインタの制御のもとで受信
した２ＮビットからＮビットを選択する選択器またはバ
レルシフタである。これらＮビットは次に復号化すべき
セグメントを具える。本例では、ポインタはＮ個の異な
る値の範囲（Ｎ＋１番目は使用しない）。ブロック３２
では受信した符号セグメントの値から符号化されたデー
タセグメントの長さを計算し、ブロック３４に供給され
る2 ｌｎＮ＝３のストリングによって表わす。従って単
独ではローカライザ情報の他の表示、即ち、１つを第１
の値のビットとし、他のビットの全てを第２の値とする
例えばいわゆる１−ホット符号、が実現可能となる。さ
らにブロック３４は選択器３０から符号化されたセグメ
ント自体を直接受ける。これにより符号化されたセグメ
ントの復号化を行う。復号化されたデータストリングは
出力側４２にこれが用途に依存する限り特定されない適
宜のビット幅で出力する。符号化されたセグメントの長
さは累積器４０にフィードバックして選択器３０の入力
データ経路に次の符号化されたセグメントが生じること
を示す新たなポインタを発生する。ブロック４０の累積
が桁上げを生じると、これがＦＩＦＯ２２およびレジス
タバンク２６／２８に供給され、新たな読出しおよびバ
イト状シフトを制御する。
【００１０】図２は本発明可変長復号化装置のアーキテ
クチュアを示す。このアーキテクチュア配列の大部分、
特にブロック５０，５２，５４，５６，６０はＫビット
の経路幅で作動し、図１に示す構体と同一の構体を有す
る。一般に、Ｋの値は復号化されたデータセグメントの
最大長さで決まり、この最大長さを後述する例では２０
とする。しかし、アーキテクチュアの理由では、３２の
値（２の冪剰）を選択する。しかし、本質的な変化は符
号化されたセグメントを受けるとともにレトロカップリ
ング４５を経てその次の状態を繰返し作動させる予備プ
ロセッサによって表わされる。この予備プロセッサによ
って各々の符号化されたセグメントの長さを計算すると
ともにこれをさらに符号化されたセグメントとともにＦ
ＩＦＯ５０に記憶する。予備プロセッサは一定の入力速
度および可変出力速度を有する。さらに再符号化を行う
ためには種々の方法を適用することができる。この予備
プロセッサの作動をＡＣ dct−係数のＭＰＥＧ−１コー
ドブックに記載されている基準から導出し、単独では本
発明に関連しない後述の表１につき更に詳細に説明す
る。この表には５つの欄、即ち、順次に、符号化された
セグメントの長さ、符号化されたセグメントのデータ内
容、予備プロセッサにより出力される新たな符号ワード
の長さ、予備プロセッサにより出力される長さ−表示ビ
ットの内容およびデータの値を表わす残存ビットの欄が
ある。今ｂで示されるビットはデータを表わし、データ
内容が要求される場合値１または０を有するものとす
る。星印で表わされるビットはドントケアビットであ
り、予備プロセッサの出力ワードの長さを形成するため
だけに用いられるものであり、従って実際上第４欄の各
異なる長さの表示は（関連の符号化されたセグメントの
長さも独特のものである限りでは）予備プロセスされた
符号ワードの独特の長さを表わす。また、Ｋは予備プロ
セッサにより出力されたワードの最大長さ、この場合２
０ビットである。確率的考察から明らかなように予備プ
ロセッサによりあるデータ伸長を既に生ぜしめるように
する。その理由は最短の符号化されたセグメントが比較
的頻繁に生じるからである。これはＦＩＦＯ容量も前記
例の場合より幾分増大していることを意味する。
クチュアを示す。このアーキテクチュア配列の大部分、
特にブロック５０，５２，５４，５６，６０はＫビット
の経路幅で作動し、図１に示す構体と同一の構体を有す
る。一般に、Ｋの値は復号化されたデータセグメントの
最大長さで決まり、この最大長さを後述する例では２０
とする。しかし、アーキテクチュアの理由では、３２の
値（２の冪剰）を選択する。しかし、本質的な変化は符
号化されたセグメントを受けるとともにレトロカップリ
ング４５を経てその次の状態を繰返し作動させる予備プ
ロセッサによって表わされる。この予備プロセッサによ
って各々の符号化されたセグメントの長さを計算すると
ともにこれをさらに符号化されたセグメントとともにＦ
ＩＦＯ５０に記憶する。予備プロセッサは一定の入力速
度および可変出力速度を有する。さらに再符号化を行う
ためには種々の方法を適用することができる。この予備
プロセッサの作動をＡＣ dct−係数のＭＰＥＧ−１コー
ドブックに記載されている基準から導出し、単独では本
発明に関連しない後述の表１につき更に詳細に説明す
る。この表には５つの欄、即ち、順次に、符号化された
セグメントの長さ、符号化されたセグメントのデータ内
容、予備プロセッサにより出力される新たな符号ワード
の長さ、予備プロセッサにより出力される長さ−表示ビ
ットの内容およびデータの値を表わす残存ビットの欄が
ある。今ｂで示されるビットはデータを表わし、データ
内容が要求される場合値１または０を有するものとす
る。星印で表わされるビットはドントケアビットであ
り、予備プロセッサの出力ワードの長さを形成するため
だけに用いられるものであり、従って実際上第４欄の各
異なる長さの表示は（関連の符号化されたセグメントの
長さも独特のものである限りでは）予備プロセスされた
符号ワードの独特の長さを表わす。また、Ｋは予備プロ
セッサにより出力されたワードの最大長さ、この場合２
０ビットである。確率的考察から明らかなように予備プ
ロセッサによりあるデータ伸長を既に生ぜしめるように
する。その理由は最短の符号化されたセグメントが比較
的頻繁に生じるからである。これはＦＩＦＯ容量も前記
例の場合より幾分増大していることを意味する。
【００１１】図２に示す例の変形例では新たな符号ワー
ドの長さの代わりに新たな符号の最初の５ビットにＶＬ
Ｄの新たなポインタの値を記憶する必要がある。これは
臨界経路が２Ｋビットを含むレジスタからＫビットを選
択するに必要な１つの主な遅延より成ることを示すもの
である。新たな符号ワードを復号化するために、この解
決策は次の長さを計算する減算器を必要とする。しか
し、この減算器は臨界フィードバックループの経路に一
部を形成しない。
ドの長さの代わりに新たな符号の最初の５ビットにＶＬ
Ｄの新たなポインタの値を記憶する必要がある。これは
臨界経路が２Ｋビットを含むレジスタからＫビットを選
択するに必要な１つの主な遅延より成ることを示すもの
である。新たな符号ワードを復号化するために、この解
決策は次の長さを計算する減算器を必要とする。しか
し、この減算器は臨界フィードバックループの経路に一
部を形成しない。
【００１２】ＦＩＦＯバッファの大きさを低減するため
には、大きな新符号ワードが小さな新符号ワードに併合
する場合に行うべき選択を示すドントケアビット位置を
用い得るようにすることである。例えば長さが９の新符
号ワードのドントケアビットを０に等しくする場合には
６ビットの長さの元の符号ワードを復号化する。さもな
ければ（ドントケアビットを１にす等しくする）、元の
復号化ワードは７ビットの長さを有し、且つこれに従っ
て復号化されるものとなる。これがため、バッファを幾
分小さくし、１０ビットの長さを有する新たな符号ワー
ドは存在しない。
には、大きな新符号ワードが小さな新符号ワードに併合
する場合に行うべき選択を示すドントケアビット位置を
用い得るようにすることである。例えば長さが９の新符
号ワードのドントケアビットを０に等しくする場合には
６ビットの長さの元の符号ワードを復号化する。さもな
ければ（ドントケアビットを１にす等しくする）、元の
復号化ワードは７ビットの長さを有し、且つこれに従っ
て復号化されるものとなる。これがため、バッファを幾
分小さくし、１０ビットの長さを有する新たな符号ワー
ドは存在しない。
【００１３】新たなアーキテクチュアでは一定出力比の
可変長復号化装置を説明するが、予備プロセッサのた
め、達成可能な速度に関する問題は生じない。バッファ
は従来の一定出力比のＶＬＤの場合よりも幾分大きい
が、これを圧縮後にのみデータをバッファリングする出
力側に設けた場合よりも充分小さい。予備プロセッサは
入力転送チャネルの速度でのみ作動するため、速度の問
題も生じない。その上、再符号化アルゴリズムに関する
制限もない。従来のアーキテクチュアと比較するに、ハ
ードウエア（予備プロセッサおよびＶＬＤの双方）を処
理する総合量は僅かに増大するのみか、または殆ど増大
しない。
可変長復号化装置を説明するが、予備プロセッサのた
め、達成可能な速度に関する問題は生じない。バッファ
は従来の一定出力比のＶＬＤの場合よりも幾分大きい
が、これを圧縮後にのみデータをバッファリングする出
力側に設けた場合よりも充分小さい。予備プロセッサは
入力転送チャネルの速度でのみ作動するため、速度の問
題も生じない。その上、再符号化アルゴリズムに関する
制限もない。従来のアーキテクチュアと比較するに、ハ
ードウエア（予備プロセッサおよびＶＬＤの双方）を処
理する総合量は僅かに増大するのみか、または殆ど増大
しない。
【００１４】ＭＰＥＧプロトコルを有する場合のよう
に、ハイアラーキビット流の場合には、ＦＩＦＯバッフ
ァのハードウエアブロックの開始時に例えば完全なdct-
ブロックの長さを確保することにより復号化を一層簡単
化することができる。予備プロセッサによってこの後者
の長さを容易且つ直接に計算し得るようにする。この拡
張も非−ハイアラーキビット流とともに用いることもで
きる。これは予備プロセッサによって入力流を各々が等
しい数の復号化ワードを有するブロックに分割すること
を示す。この場合には予備プロセッサは符号化ワードの
特性の内容には影響を与えない。
に、ハイアラーキビット流の場合には、ＦＩＦＯバッフ
ァのハードウエアブロックの開始時に例えば完全なdct-
ブロックの長さを確保することにより復号化を一層簡単
化することができる。予備プロセッサによってこの後者
の長さを容易且つ直接に計算し得るようにする。この拡
張も非−ハイアラーキビット流とともに用いることもで
きる。これは予備プロセッサによって入力流を各々が等
しい数の復号化ワードを有するブロックに分割すること
を示す。この場合には予備プロセッサは符号化ワードの
特性の内容には影響を与えない。
【００１５】図３は特にテレビジョン放送の特性である
例えば２７ＭＨｚのような高周波環境で作動する本発明
による並列ハイアラーキを示す。本例では符号化された
セグメントを再び予備プロセッサ６０で予備処理すべき
入力端子２０に供給する。これにより、まず最初、ブロ
ック６２に次に記憶する予備処理されたデータを発生さ
せる。その数が量的には特定されないｎ個の可変長復号
化装置ＶＬＤ１・・・ｎ（７０・・・７４）の１組の素
子に対しデマルチプレクサとしてブロック６６を有効に
作動させる。マルチプレクサ６６の設定は図示しない予
備プロセッサ６０からのスープラ−ポインタ情報の制御
のもとで行う。これらブロックＶＬＤは図１のブロック
２４または図２のブロック４６と同様に構成することが
できる。さらに、予備プロセッサによってそれ自体のフ
ィードバック相互接続により次の状態情報を再び得るよ
うにする。ブロックＶＬＤは空間的にデマルチプレクシ
ングされるものとして示す。従って、単一のＶＬＤブロ
ックに対する実際の動作速度もｎ分の１となる。他の解
決策はこれらブロックを時間多重化することである。こ
の場合には図１の素子３０，３２，５４または図２の素
子５６，６０のフィードバックループは値ｎのような多
くのレジスタを含む。これがため再調時を行い、これに
よりフィードバック遅延の問題を低減する。主な遅延は
選択器３０／５６で行う。多重化は空間的に且つ時間的
に行うことができることもちろんである。一般に入力流
にオンマーカ同期化を行うマーカ情報を設ける場合に
は、予備プロセッサはｎ個の位置を有する計数器機構と
なる。入力流にマーカが設けられない逆の場合には、予
備プロセッサは図２のブロック４４につき説明したよう
に一般の装置の計数機構および読取り機構の双方を必要
とする。
例えば２７ＭＨｚのような高周波環境で作動する本発明
による並列ハイアラーキを示す。本例では符号化された
セグメントを再び予備プロセッサ６０で予備処理すべき
入力端子２０に供給する。これにより、まず最初、ブロ
ック６２に次に記憶する予備処理されたデータを発生さ
せる。その数が量的には特定されないｎ個の可変長復号
化装置ＶＬＤ１・・・ｎ（７０・・・７４）の１組の素
子に対しデマルチプレクサとしてブロック６６を有効に
作動させる。マルチプレクサ６６の設定は図示しない予
備プロセッサ６０からのスープラ−ポインタ情報の制御
のもとで行う。これらブロックＶＬＤは図１のブロック
２４または図２のブロック４６と同様に構成することが
できる。さらに、予備プロセッサによってそれ自体のフ
ィードバック相互接続により次の状態情報を再び得るよ
うにする。ブロックＶＬＤは空間的にデマルチプレクシ
ングされるものとして示す。従って、単一のＶＬＤブロ
ックに対する実際の動作速度もｎ分の１となる。他の解
決策はこれらブロックを時間多重化することである。こ
の場合には図１の素子３０，３２，５４または図２の素
子５６，６０のフィードバックループは値ｎのような多
くのレジスタを含む。これがため再調時を行い、これに
よりフィードバック遅延の問題を低減する。主な遅延は
選択器３０／５６で行う。多重化は空間的に且つ時間的
に行うことができることもちろんである。一般に入力流
にオンマーカ同期化を行うマーカ情報を設ける場合に
は、予備プロセッサはｎ個の位置を有する計数器機構と
なる。入力流にマーカが設けられない逆の場合には、予
備プロセッサは図２のブロック４４につき説明したよう
に一般の装置の計数機構および読取り機構の双方を必要
とする。
【００１６】図４は図３の配列におけるｎ＝２の場合の
ＦＩＦＯアドレス指定構体の一例を示す。実線の矢印に
よって奇数番のデータセグメントを相互接続する。ま
た、破線の矢印によって偶数番のデータセグメントを相
互接続する。奇数および偶数のセグメントは毎回交互と
なる。ｎが高い値の場合には交換を再び繰返す。連鎖は
“他の”セグメントをジャンプすることを示す；或は
又、装置がｎの値を知るものとすると、連鎖を次のセグ
メントに対して行うことができる。
ＦＩＦＯアドレス指定構体の一例を示す。実線の矢印に
よって奇数番のデータセグメントを相互接続する。ま
た、破線の矢印によって偶数番のデータセグメントを相
互接続する。奇数および偶数のセグメントは毎回交互と
なる。ｎが高い値の場合には交換を再び繰返す。連鎖は
“他の”セグメントをジャンプすることを示す；或は
又、装置がｎの値を知るものとすると、連鎖を次のセグ
メントに対して行うことができる。
【００１７】
【表１】
【図１】従来の可変長復号化装置のアーキテクチュアを
示す構成説明図である。
示す構成説明図である。
【図２】本発明可変長復号化装置のアーキテクチュアを
示す説明図である。
示す説明図である。
【図３】本発明可変長復号化装置の並列アーキテクチュ
アを示す説明図である。
アを示す説明図である。
【図４】ＦＩＦＯアドレス指定構体の１例を示す説明図
である。
である。
２０ 入力端子 ２２ ＦＩＦＯ ２６，２８ レジスタ ３０ 選択器 ４２ 出力端子 ４４ 予備プロセッサ ４５ フィードバック ５０ ＦＩＦＯ ５２，５４ レジスタ ５６ 選択器 ５８ 復号化器 ６０ 累積器 ６２ 記憶装置 ６６ デマルチプレクサ ７０〜７４ 可変長復号化装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルベルト ファン デル ウェルフ オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 ロベルト アルベルタス ブロンデイク オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 ウイルヘルムス ヘンドリクス アルフォ ンサス ブリュールス オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １
Claims (6)
- 【請求項１】 可変長符号化データセグメントの入力流
を受信する入力手段と、この入力手段により供給され前
記データセグメントを過渡的に記憶する逐次記憶手段
と、順次のポインタ情報の制御のもとで前記記憶手段を
繰返し且つ選択的にアクセスするアクセス機構手段と、
このアクセス機構手段により供給され各々が各符号化デ
ータセグメントから取出された復号化データセグメント
ノ出力流を再生する復号化手段と、前記再生の行程で次
のポインタ情報を発生するポインタ発生手段とを具える
可変長復号化装置において、前記入力手段は、前記入力
流で前記データセグメントをローカライズするとともに
各セグメントを関連するローカライザ情報により示す予
備プロセッサ手段を具え、且つ前記ポインタ発生手段は
前記ローカライザ情報の読出しにより前記アクセス機構
手段から直接取出すようにしたことを特徴とする可変長
復号化装置。 - 【請求項２】 可変長符号化データセグメントの入力流
を受信する入力手段と、この入力手段により供給され前
記データセグメントを過渡的に記憶する逐次記憶手段
と、順次のポインタ情報の制御のもとで前記記憶手段を
繰返し且つ選択的にアクセスするアクセス機構手段と、
このアクセス機構手段により供給され各々が各符号化デ
ータセグメントから取出された復号化データセグメント
ノ出力流を再生する復号化手段と、前記再生の行程で次
のポインタ情報を発生するポインタ発生手段とを具える
可変長復号化装置において、前記入力手段は、前記入力
流で前記データセグメントをローカライズするとともに
各セグメントを関連するローカライザ情報により示す予
備プロセッサ手段を具え、且つ前記入力流の多重のイン
ターリーブされたサブ流に対し各サブ流はその各々で復
号化されたサブ流を発生するために時間および／または
空間多重化された前記アクセス機構手段、前記復号化手
段および前記ポインタ発生手段を有し、復号化されたサ
ブ流の組が復号化されたデータセグメントの出力流を捕
捉的に構成することを特徴とする可変長復号化装置。 - 【請求項３】 前記ポインタ発生手段は前記ローカライ
ザ情報の読出しにより前記アクセス機構手段から直接取
出すようにしたことを特徴とする請求項２に記載の可変
長復号化装置。 - 【請求項４】 前記予備プロセッサ手段の任意特定の復
号化されたセグメント長さは特定の予備プロセスされた
データセグメントカムローカライザ情報長さにマップす
ることを特徴とする請求項１、２または３に記載の可変
長復号化装置。 - 【請求項５】 前記予備プロセッサ手段は任意の予備プ
ロセスされたデータセグメントを適宜の数のドントケア
ビットでスタッフするようにしたことを特徴とする請求
項１に記載の可変長復号化装置。 - 【請求項６】 少なくとも部分的にオーディオおよび／
またはビデオ再現システムに関連する請求項１〜５の何
れかの項に記載の可変長復号化装置を具える装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93201653 | 1993-06-10 | ||
| NL93201653:8 | 1993-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779165A true JPH0779165A (ja) | 1995-03-20 |
| JP3238571B2 JP3238571B2 (ja) | 2001-12-17 |
Family
ID=8213885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12885994A Expired - Fee Related JP3238571B2 (ja) | 1993-06-10 | 1994-06-10 | 可変長復号化装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5638069A (ja) |
| JP (1) | JP3238571B2 (ja) |
| DE (1) | DE69428627T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752466B1 (ko) * | 2000-02-29 | 2007-08-24 | 소니 가부시끼 가이샤 | 통신 제어 장치 및 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835035A (en) * | 1995-12-28 | 1998-11-10 | Philips Electronics North America Corporation | High performance variable length decoder with two-word bit stream segmentation and related method |
| US5798717A (en) * | 1995-12-28 | 1998-08-25 | Philips Electronics North America Corporation | One-hot overflow matrix with enhanced architecture and one-hot variable length decoder incorporating the same |
| GB9707861D0 (en) * | 1997-04-18 | 1997-06-04 | Certicom Corp | Arithmetic processor |
| US6125406A (en) * | 1998-05-15 | 2000-09-26 | Xerox Corporation | Bi-directional packing data device enabling forward/reverse bit sequences with two output latches |
| EP1391121B1 (en) * | 2001-03-23 | 2012-08-15 | Nokia Corporation | Variable length coding |
| JP2007526687A (ja) * | 2004-02-19 | 2007-09-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 可変ブロック長信号の復号化スキーム |
| US9100042B2 (en) * | 2013-06-20 | 2015-08-04 | International Business Machines Corporation | High throughput decoding of variable length data symbols |
| US9787323B1 (en) * | 2016-12-11 | 2017-10-10 | Microsoft Technology Licensing, Llc | Huffman tree decompression |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097261A (en) * | 1989-11-22 | 1992-03-17 | International Business Machines Corporation | Data compression for recording on a record medium |
| KR940010433B1 (ko) * | 1992-06-09 | 1994-10-22 | 대우전자 주식회사 | 가변길이 코드 디코딩장치 |
| US5424733A (en) * | 1993-02-17 | 1995-06-13 | Zenith Electronics Corp. | Parallel path variable length decoding for video signals |
-
1994
- 1994-06-03 DE DE69428627T patent/DE69428627T2/de not_active Expired - Fee Related
- 1994-06-10 JP JP12885994A patent/JP3238571B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-20 US US08/697,118 patent/US5638069A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752466B1 (ko) * | 2000-02-29 | 2007-08-24 | 소니 가부시끼 가이샤 | 통신 제어 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69428627D1 (de) | 2001-11-22 |
| JP3238571B2 (ja) | 2001-12-17 |
| US5638069A (en) | 1997-06-10 |
| DE69428627T2 (de) | 2002-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5428356A (en) | Variable length code decoder utilizing a predetermined prioritized decoding arrangement | |
| US5963260A (en) | Macroblock-level partitioned HDTV video decoder and related method | |
| US6215424B1 (en) | System for variable length codeword processing suitable for video and other applications | |
| KR100462421B1 (ko) | 가변길이디코더 | |
| US5808570A (en) | Device and method for pair-match Huffman transcoding and high-performance variable length decoder with two-word bit stream segmentation which utilizes the same | |
| EP0812496B1 (en) | Variable length decoder | |
| JP3238571B2 (ja) | 可変長復号化装置 | |
| US5757295A (en) | Variable length decoder with enhanced throughput due to parallel processing of contiguous code words of identical type | |
| US5973627A (en) | Variable length decoder with adaptive acceleration optimized by sub-grouping and cross-grouping the symbols having the highest probability of occurrence | |
| US5781135A (en) | High speed variable length code decoder | |
| US5835035A (en) | High performance variable length decoder with two-word bit stream segmentation and related method | |
| JP3230933B2 (ja) | データ伸長装置、データ伸長方法、デコーディング装置、デコーディング方法、エンコーディング装置、及びエントロピー・デコーダ | |
| EP0802681B1 (en) | Variable length code decoder | |
| US5657016A (en) | Variable length decoder with one of N length indicator | |
| JPH11215009A (ja) | 符号復号装置 | |
| EP0629050B1 (en) | High-throughput variable length decoder and apparatus comprising such decoder | |
| US5798717A (en) | One-hot overflow matrix with enhanced architecture and one-hot variable length decoder incorporating the same | |
| KR0184405B1 (ko) | 가변길이 부호화 방법 및 장치 | |
| WO1998000924A1 (en) | High performance variable length decoder with two-word bit stream segmentation and related method | |
| JP2935240B2 (ja) | 可変長符号化方式及び可変長復号化方式 | |
| JPH05130580A (ja) | 可変長符号復号装置 | |
| JPH06133286A (ja) | 画像伝送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |