CN101534125B - 一种超长数据变长编码合成系统 - Google Patents

Abstract

一种超长数据变长编码合成系统，包括数据预处理模块、数据译码模块、桶形移位寄存器模块和移位控制模块。超长数据及对应的有效长度标识数据一并送入数据预处理模块，数据预处理模块根据所需要的合成有效数据长度将输入的超长数据及其对应的有效长度标识数据均拆分成多个定长数据，两者拆分后的个数相同，定长数据以及定长有效长度标识数据同步输出，定长数据送至桶形移位寄存器模块，定长有效长度标识数据送至数据译码模块转换成统一格式后送至桶形移位寄存器模块。桶形移位寄存器模块根据译码模块的输出对定长数据进行移位处理，当总的移位数达到所需要的合成有效数据长度时，移位控制模块对桶形移位寄存器模块的输出进行合成处理后输出。

Description

一种超长数据变长编码合成系统

技术领域

本发明涉及一种数据处理系统，特别是一种针对超长数据进行变长编码合成处理的数据处理系统。

背景技术

变长码数据合成作为视频压缩的一个重要技术，在各个视频国际标准中被广泛的采用，其主要是对压缩编码后的数据进行合成，以提高数据压缩效率，便于传输。变长码数据合成存在的一个主要问题是：由于每个变长码的有效长度不固定，当前变长码在合成数据中的定位需要依靠上一变长码的位置和当前数据的有效长度来确定，同时为了达到实时的编码合成，需要在一个时钟周期内完成一个变长码字的合成。

一般压缩编码后需要进行合成的变长码数据为32bit，采用普通的移位寄存器来实现即可，如红外与激光工程2003年10月刊第545～546页由张伟、司马苗撰写的《基于FPGA的高吞吐率可变长编码实现》一文所采用的方法。但这种简单的移位处理在一些具体应用领域中存在一些不足，例如对于超长数据的变长编码，若仅采用简单的移位处理会出现程序无法综合，资源不足，难以实现的情况。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种处理速度高、系统资源占用率低的超长数据变长编码合成系统。

本发明的技术解决方案是：一种超长数据变长编码合成系统，包括数据预处理模块、数据译码模块、桶形移位寄存器模块和移位控制模块；超长数据以及所述超长数据的有效长度标识数据一并送入数据预处理模块，数据预处理模块根据所需要的合成有效数据长度将输入的超长数据拆分成多个定长数据，同时超长数据的有效长度标识数据也被拆分成与所述定长数据的个数相同的定长有效长度标识数据，定长数据以及定长有效长度标识数据同步输出，定长数据送至桶形移位寄存器模块，定长有效长度标识数据送至数据译码模块；数据译码模块将定长有效长度标识数据转换成统一格式后送至桶形移位寄存器模块；桶形移位寄存器模块根据译码模块的输出对定长数据进行移位处理，当总的移位数达到所需要的合成有效数据长度时，移位控制模块对桶形移位寄存器模块的输出数据进行控制向外部输出。

所述的数据预处理模块包括FIFO、寄存器、选择器、计数器和控制器，超长数据及其对应的有效长度标识数据分别存入两个不同的FIFO；控制器对存储有效长度标识数据FIFO的输出进行非零判断，若为0则控制两个FIFO读取新数据，若不为0则对当前超长数据及其对应的有效长度标识数据分别进行拆分，拆分的结果分别存入两组寄存器中，每组寄存器的输出端均连接选择器，控制器通过对拆分后的有效长度标识数据进行非零判断，若不为0则计数器的值加1，选择器选择输出寄存器中对应存储的定长数据，若为0则计数器的值仍加1，选择器无输出；当计数器的值等于超长数据拆分后的个数时重新开始计数。

所述的统一格式为：

$m=\left\{\begin{array}{cc}[0_1,0_2,...,0_{w-b_w},2^{\mathrm{bw}}],& b_w\≠w\\ 2^{\mathrm{bw}},& b_w=w\end{array}\right.$

其中，m为统一格式后的数据，w为超长数据拆分后得到的定长数据的位数，b_w为与所述定长数据对应的有效位标识。

所述的桶形移位寄存器模块包括乘法器A、乘法器B和寄存器C，乘法器A和乘法器B的输入都为2w bit和w+1bit数据，输出为3w bit数据，寄存器的输入为2w bit数据，输出为w bit数据，其中：

乘法器A：

第一输入A1，宽度2wbit，

A1[2w～w+1]高w bit由当前待移位的w位数据组成；

A1[w～1]低w bit由乘法器B上一次输出信号的第2w位数据到第w+1位数据组成；

第二输入A2，宽度w+1bit，

A2[w+1～1]由统一格式后的w+1bit数据组成；

乘法器B：

第一输入B1，宽度2wbit，

B1[2w～w+1]高w bit由乘法器B上一次输出信号的第2w位数据到第w+1位数据组成；

B1[w～1]低wbit由当前待移位的wbit数据组成；

第二输入B2，宽度w+1bit，

B2[w+1～1]由统一格式后的w+1bit数据组成。

寄存器C：

输入C，宽度2w bit，

C[2w～w+1]高w bit由乘法器A的输出信号的中间w bit数据组成；

C[w～1]低w bit由乘法器B的输出信号的中间w bit数据组成；

输出C，宽度w bit，为其存储的2w bit数据中的Count～Count-w+1部分，其中w为超长数据拆分后得到的定长数据的位数，Count为已移位量。

所述的移位控制模块为计数器，计数器的值为桶形移位寄存器模块的移位量。

本发明与现有技术相比的优点在于：

(1)本发明编码合成系统采用数据预处理模块、译码模块、桶形移位模块、移位控制模块共同协作，将超常数据首先拆分为多个定长数据，对每个定长数据分别进行编码而后合成输出，相比于普通变长码数据合成方法节省了时间，提高了运行速度；

(2)本发明中采用数据预处理模块对待移位数据进行预先处理，先去除其部分冗余无效数据，为后面桶形移位寄存节省了资源，提高了运行速度，特别是对于一些超长变长码数据合成，该优点更为突出；

(3)本发明中采用译码模块，桶形移位寄存器以及移位控制实现了变长数据的移位功能。对于普通的移位算法，每次移位都需要计算前一次移位地址和本次移位后寄存器地址，这在程序综合时需要的时间和资源较多(随着待移位数据长度增大而增多)，本发明采用两个乘法器连接实现移位，不需要实时计算移位地址，只需要计算多次移位长度总和，达到控制合成数据输出的功能，提高了数据处理速度。

附图说明

图1为本发明超长数据变长编码合成系统的工作原理图；

图2为本发明数据预处理模块的组成及其工作流程图；

图3为本发明数据预处理模块的时序图；

图4为本发明桶形移位寄存器模块的组成及其工作流程图；

图5为本发明桶形移位寄存器模块的时序图；

图6为本发明超长数据变长编码合成系统的时序图；

图7为本发明实施例中进行移位处理的示意图。

具体实施方式

如图1所示，为本发明超长数据变长编码合成系统的工作原理图，系统包括数据预处理模块、数据译码模块、桶形移位寄存器模块以及移位控制模块。

当超长数据和对应的有效长度标识数据输入系统时，首先进入数据预处理模块，该模块完成的功能是根据系统最终输出所需要的合成有效数据长度对超长数据进行拆分和拼接，本发明中，该模块采用FIFO、寄存器、计数器、选择器及FPGA来实现。两个FIFO分别对输入的超长数据和超长数据对应的有效长度标识数据进行缓存。然后对存储有效长度标识数据FIFO的输出进行非零判断，若其为0则直接读取下一数据；若不为0，则读信号无效，对当前数据进行处理。数据预处理模块的组成及其工作流程如图2所示。

假设超长数据的长度为lbit(有效位从高位开始)，它对应log₂l位有效长度标识数据，再假设要求合成有效输出数据为w bit，首先将输入数据拆分成N个wbit的数据， $N=\mathrm{ceil}\left(\frac{l}{w}\right),$ 不足w bit的低位补零凑成w bit。N个数据分别存入N个寄存器中。同时，对应的有效长度标识数据也相应的拆分为N个，每个数据的长度为log₂w，也分别存入N个寄存器中，其可以表示为下式：

$b=\left\{\begin{array}{cc}[b_1,b_2,...b_n...,b_N],& a\≠0\\ 0,& a=0\end{array}\right.$

其中，b为超长数据拆分后输出的N个w bit定长数据所对应的N个有效长度(即为拆分后的log₂ w bit有效长度标识数据所表示的十进制值)，b₁＝b₂＝...＝b_n-1＝w，b_n＝a-(n-1)w，b_n+1＝b_n+2＝...＝b_N＝0。

对于lbit数据就应将其拆分后N个w bit中的前n个有效数据连续输出，n的大小通过对有效长度标识数据的值来确定，

其中，a为当前超长数据对应的有效长度(即log₂l位有效长度标识数据所表示的十进制值)，ceil()为取整加1运算。当a等于0时，此时lbit数据中没有有效数据，n＝0，该超长数据将被舍弃，系统不输出任何数据，继续对下一个超长数据进行判断；当a≠0，a＝iw，i为正整数时，连续依次输出拆分后的前 $n=\frac{a}{w}$ 个w bit数据；当a≠0，a≠iw，i为正整数时，连续依次输出拆分后的前 $n=\mathrm{ceil}\left(\frac{a}{w}\right)$ 个w bit数据。

同时，对应的有效长度标识数据也选择输出拆分后的前n个log₂ w bit标识数据，与前n个w bit数据同步输出，

$b=\left\{\begin{array}{cc}[b_1,b_2,...b_n],& a\≠0\\ 0,& a=0\end{array}\right.$

本发明中通过对N个等长数据对应的有效长度标识数据b_i，i＝1，2，…，N进行非零判断，作为计数器的使能信号，计数器的输出信号则作为选择器的选择信号。若b_i非零，则计数器的值加1，选择器输出寄存器中存储的第i个定长数据，若b_i为零，计数器的值仍加1，但此持选择器不再输出任何数据。当计数器的值为N时进行清零，等待从FIFO读入下一超长数据进行处理。整个过程采用流水处理方式，保证了信号处理连续性。数据拆分、判断以及计数器均在FPGA中来实现。

数据预处理模块的工作时序如图3所示。系统使能信号状态为高电平时，系统清零；系统使能信号为低电平，系统开始工作。超长数据和对应的有效标识信号为外部输入信号，用时钟上升沿对应采集该两路数据，并存入两个Fifo中；在时钟上升沿时，且当FIFO的读信号为高电平时，两个FIFO中的数据在下一个时钟上升沿同步输出到图像预处理模块，图像预处理模块根据超长数据标识对超长数据进行拆分并选择输出；在时钟上升沿时，且当FIFO读信号为低电平时，FIFO保持上一时刻的输出；经过图像预处理模块拆分后数据和拆分后的数据标识在时钟上升沿同步并行输出。

经过预处理模块后，超长数据和对应的标识数据被拆分同步输出，超长数据拆分后得到的定长数据直接送至桶形移位寄存器模块，而与各定长数据相对应的标识数据则送至数据译码模块，译码模块的功能就是将二进制数据进行译码。假设拆分后w bit数据对应的有效位标识等于b_w，那么通过译码后输出的经译码后的有效位标识m应为下式所示，

$m=\left\{\begin{array}{cc}[0_1,0_2,...,0_{w-b_w},2^{\mathrm{bw}}],& b_w\≠w\\ 2^{\mathrm{bw}},& b_w=w\end{array}\right.$

由于每一个wbit数据，最长有效位数为wbit，因此将其转换为二进制数时最长即为2^w bit，同时为了保证译码后的数据长度一致，当有效位数不足w+1bit时采用高位补零的方式补足w+1bit。采用该方式译码的原因是因为桶形移位寄存器采用乘法器来进行移位工作。例如，若将00111101中低6位数据向高位移2位数据变成11110100，这里采用乘以2²——100(得到0011110100)实现。因此，若有效标识数据为“5”采用通常的二进制形式可表示为“101”，这里需要译码成100000(2⁵)，由于乘法器输入需要一个定长数据，为了满足最大有效标识译码，对于小于最大有效标识数据译码后应补足长度，例如，最大有效移位标识为8，译码后为100000000，对于有效移位标识“5”，译码后因该为000100000。

桶形移位寄存器模块主要由桶形移位寄存器来搭建，译码后的有效位标识m与对应的定长数据同步进入桶形移位寄存器。本发明中，桶形移位寄存器的功能不仅在一个周期内完成当前数据的移位，并需要与上次移位后的数据进行连接合成。

本发明中，桶形移位寄存器由2个乘法器(乘法器A和B)以及一个2w bit的寄存器C组成，乘法器A、B输入都为2w bit和w+1bit数据，输出为3w bit数据，其具体组合方式如图4所示：

乘法器A：

输入1：A1(2w bit)

A1[2w～w+1]由当前待移位的w位数据组成；

A1[w～1]由乘法器B上一次输出信号OutB的第2w位数据到第w+1位数据组成；目的是为了让上次有效移位后的数据与当前移位后的有效数据连接，完成合成功能；

输入2：A2(w+1bit)

A2[w+1～1]由译码后的w+1bit数据组成；目的同样是为了完成多次移位后数据合成功能

乘法器B：

输入1：B1(2w bit)

B1[2w～w+1]由乘法器B上一次输出信号OutB的第2w位数据到第w+1位数据组成；

B1[w～1]由当前待移位的wbit数据组成；

输入2：B2(w+1bit)

B2[w+1～1]由译码后的w+1bit数据组成。

寄存器C：

C[2w～w+1]由乘法器A的输出信号OutA[2w～w+1]组成；

C[w～1]由乘法器B的输出信号OutB[2w～w+1]组成；

寄存器C的输出OutC即为数据移位合成的结果。

上述桶形移位寄存器的输出(寄存器C的输出)由移位控制模块进行控制。

桶形移位寄存器模块的工作时序如图5所示，系统使能信号状态为高电平时，系统清零；系统使能信号为低电平，系统开始工作。当超长数据和对应的有效标识被预处理模块进行拆分后，拆分后数据和拆分后有效数据标识在时钟上升沿同步并行输出，在同一个时钟内，将拆分后有效标识数据进行统一格式化；在下一个时钟上升沿到来时，统一格式后标识数据与拆分后的数据同步输入到桶形移位寄存器；在若干个时钟后，当有效数据合成达到需要长度时，合成数据与该数据对应的同步信号并行输出。

本发明中，移位控制模块是由一个累加器组成，累加器负责将已经移位的码长进行累加，并与初始设置的移位量ShiftNum(ShiftNum＝w)进行比较，若已移位量Count等于或大于设置移位量ShiftNum，产生输出控制信号syn_flag(该信号也是合成数据的同步信号)，并输出寄存器C中Count～Count-Shiftnum+1共w位数据作为合成后数据，将当前移位量Count进行更新，即Count＝Count-ShiftNum。

本发明系统的工作时序图如图6所示。系统使能信号状态为高电平时，系统清零；系统使能信号为低电平，系统开始工作。超长数据和对应的有效标识信号为外部输入信号，用时钟上升沿对应采集该两路数据，并存入两个FIFO中；在时钟上升沿时，且当FIFO的读信号为高电平时，两个FIFO中的数据在下一个时钟上升沿同步输出到图像预处理模块，图像预处理模块根据超长数据标识对超长数据进行拆分并选择输出；在时钟上升沿时，且当FIFO读信号为低电平时，FIFO保持上一时刻的输出；经过图像预处理模块拆分后数据和拆分后的数据标识在时钟上升沿同步并行输出，在同一个时钟内，将拆分后有效标识数据进行统一格式化，在下一个时钟上升沿到来时，统一格式后标识数据与拆分后的数据同步输入到桶形移位寄存器；在若干个时钟后，当有效数据合成达到需要长度时，合成数据与该数据对应的同步信号并行输出。

实施例

设有一个l＝87bit(高位有效)的超长数据流，则其对应的有效长度标识为log₂l＝7bit，假定要求合成有效输出的数据w为48bit，则采用本发明的方法来进行数据合成的过程如下：

(1)将87bit数据和对应的7bit有效长度标识分别存入两个FIFO。

(2)根据读信号将数据读入寄存器，并拆分成2个48bit数据(不足48bit的低位补0)和2个6bit数据有效长度信号，对数据有效长度信号进行判断和拆分，当长度标识都为零，说明87bit数据中没有有效数据，则舍弃87bit数据，不输出，从FIFO中读入新数据；若拆分后的有效长度标识都非零，通过判断产生两个时钟的使能信号控制计数器工作，计数值用于控制输出选择器，让拆分后的数据依次输出，若有效长度标识有一个为零，则同样控制计数器工作，选则对应的非零数据输出。

(3)经过数据预处理拆分后的有效数据长度标识进入数据译码模块。

6bit的有效标识数据转换成49bit(48+1)的信号，例：有效标识数据等于7，译码后对应为2⁷，高位再补零成49bit数据，输出为：0000 0000 0000 00000000 0000 0000 0000 0000 0000 1000 0000；

(4)译码后的49bit二进制数据和对应的48bit数据进入桶形移位寄存器，桶形移位寄存器由两个乘法器组成，输入输出如下：

如图7所示，拆分后的48bit数据作为乘法器A一个输入高48位(A1[96～49])和乘法器B一个输入低48位(B1[48～1])；乘法器B上一次输出信号的中间48bit(C2[96～49])作为乘法器B的该输入高48位(B1[96～49])和乘法器A该输入的低48位(A1[48～1])；对应的译码后49bit有效标识作为乘法器A和B的另一个输入(A2[49～1]、B2[49～1])，乘法器A和乘法器B输出信号的中间48bit共同组成96bit数据放入寄存器C中。

同时，对每次移位长度(译码前有效长度标识)进行累加，当计数大于等于48时，将寄存器C中有效计数值所指高位向低位方向选取48bit输出，同时计数值减去48，完成一次合成数据输出。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (3)

1.一种超长数据变长编码合成系统，其特征在于包括：数据预处理模块、数据译码模块、桶形移位寄存器模块和移位控制模块；超长数据以及所述超长数据的有效长度标识数据一并送入数据预处理模块，数据预处理模块根据所需要的合成有效数据长度将输入的超长数据拆分成多个定长数据，同时超长数据的有效长度标识数据也被拆分成与所述定长数据的个数相同的定长有效长度标识数据，定长数据以及定长有效长度标识数据同步输出，定长数据送至桶形移位寄存器模块，定长有效长度标识数据送至数据译码模块；数据译码模块将定长有效长度标识数据转换成统一格式后送至桶形移位寄存器模块；桶形移位寄存器模块根据译码模块的输出对定长数据进行移位处理，当总的移位数达到所需要的合成有效数据长度时，移位控制模块对桶形移位寄存器模块的输出数据进行控制向外部输出；所述的统一格式为：

$m=\left\{\begin{array}{cc}[0_1,0_2,...,0_{w-b_w},2^{\mathrm{bw}}],& b_w\≠w\\ 2^{\mathrm{bw}},& b_w=w\end{array}\right.$

其中，m为统一格式后的数据，w为超长数据拆分后得到的定长数据的位数，b_w为与所述定长数据对应的有效位标识；所述的桶形移位寄存器模块包括乘法器A、乘法器B和寄存器C，乘法器A和乘法器B的输入都为2w bit和w+1 bit数据，输出为3w bit数据，寄存器的输入为2w bit数据，输出为w bit数据，其中：

乘法器A：

第一输入A1，宽度2w bit，

A1[2w～w+1]高w bit由当前待移位的w位数据组成；

A1[w～1]低w bit由乘法器B上一次输出信号的第2w位数据到第w+1位数据组成；

第二输入A2，宽度w+1 bit，

A2[w+1～1]由统一格式后的w+1 bit数据组成；

乘法器B：

第一输入B1，宽度2w bit，

B1[2w～w+1]高w bit由乘法器B上一次输出信号的第2w位数据到第w+1位数据组成；

B1[w～1]低w bit由当前待移位的w bit数据组成；

第二输入B2，宽度w+1 bit，

B2[w+1～1]由统一格式后的w+1 bit数据组成。

寄存器C：

输入C，宽度2w bit，

C[2w～w+1]高w bit由乘法器A的输出信号的中间w bit数据组成；

C[w～1]低w bit由乘法器B的输出信号的中间w bit数据组成；

输出C，宽度w bit，为其存储的2w bit数据中的Count～Count-w+1部分，其中w为超长数据拆分后得到的定长数据的位数，Count为已移位量。

2.根据权利要求1所述的一种超长数据变长编码合成系统，其特征在于：所述的数据预处理模块包括FIFO、寄存器、选择器、计数器和控制器，超长数据及其对应的有效长度标识数据分别存入两个不同的FIFO；控制器对存储有效长度标识数据FIFO的输出进行非零判断，若为0则控制两个FIFO读取新数据，若不为0则对当前超长数据及其对应的有效长度标识数据分别进行拆分，拆分的结果分别存入两组寄存器中，每组寄存器的输出端均连接选择器，控制器通过对拆分后的有效长度标识数据进行非零判断，若不为0则计数器的值加1，选择器选择输出寄存器中对应存储的定长数据，若为0则计数器的值仍加1，选择器无输出；当计数器的值等于超长数据拆分后的个数时重新开始计数。

3.根据权利要求1所述的一种超长数据变长编码合成系统，其特征在于：所述的移位控制模块为计数器，计数器的值为桶形移位寄存器模块的移位量。

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