JP2000503512A - 可変長復号化 - Google Patents

Abstract

(57)【要約】 ２ワードビットストリームセグメント化を行う可変長デコーダ（ＶＬＤ）によって処理すべき複数の認定および非認定形式の可変長原コードワードを含むハフマン符号化ビットストリーム（例えば、ＭＰＥＧディジタルビデオビットストリーム）をペアマッチハフマン変換符号化する方法において、前記ＶＬＤがＮビットワード幅の復号化ウィンドウを有する。本方法は、前記認定形式のコードワードのうち少なくとも選択されたものをペアマッチハフマン変換復号化し、対応する変換復号化コードワードを、これらの変換復号化コードワードのどの対の組み合わされた長さも≦Ｎとなるように発生するステップを含む。この方法を実行する装置と、この方法を使用する、２ワードビットストリームセグメント化を行う高性能可変長デコーダも開示する。

Description

【発明の詳細な説明】 可変長復号化関連出願 本願は、「２ワードビットストリームセグメント化による高性能可変長デコー ダおよび関連する方法」という表題の発明に対して１９９６年６月２８日に出願 された先行の同時係属出願の一部係属出願である。発明者および譲受人は、本願 および前記で認められた先願の双方で同じである。発明の分野 本発明は、一般的に、データ伝送システムにおいて使用される可変長デコーダ に関係し、さらに特に、どのような統計的トレードオフもなしにデコーダの経済 的な実装を可能にするために、ペアマッチハフマン変換符号化を用いる、高精細 度テレビジョン（ＨＤＴＶ）用のディジタルビデオデータを復号化する、２ワー ドビットストリームセグメント化による高性能可変長デコーダ（および関連する 方法）に関係する。 ディジタルビデオデータ伝送システムにおいて、ビデオデータを、受信機に送 信する前に符号化し、前記受信機は、前記符号化されたディジタルビデオデータ を復号化する。次に前記復号化されたディジタルビデオデータを、その後の信号 処理段に出力する。これらのようなシステムのデータスループットおよびメモリ 効率を増すために、統計的圧縮アルゴリズムを使用し、前記ディジタルビデオデ ータを圧縮および符号化する。１つのこのような圧縮アルゴリズムは、ハフマン 符号化アルゴリズムである。前記データを圧縮することは、代表的に、固定長コ ードワードよりも可変長コードワードにセグメント化されたデータストリームを 生じる。可変長デコーダは、前記圧縮されたデータストリームを構成する可変長 コードワードを復号化する。 可変長コードワードのシーケンスを復号化するいくつかの現在利用できる方法 がある。最も普及している方法は、木探索アルゴリズムおよび表探索技術である 。 前記木探索アルゴリズムは、コード木じゅうをビットごとに探索し、入力ビッ トストリームにおける各々のコードワードの終端および値を見つける。この符号 化木は、既知のコードワードの葉を含む。この復号化処理は、前記符号化木の根 元から始まり、前記ビットストリームにおける各々連続するビットの復号化され た値に応じて、前記符号化木の異なった枝にビットごとに続く。最後には、ある 葉に到達し、前記コードワードの終端が検出される。次に前記コードワードを前 記ビットストリームの残りから分割し、前記可変長デコーダから出力する。前記 木探索アルゴリズムを使用してビットストリームを復号化することは、前記復号 化動作が記号レートよりもビットレートにおいて行われるため、多くの高速用途 には遅すぎる。この関係において、ビットストリームをビットレートにおいて復 号化することは、ＨＤＴＶデコーダのピーク記号レート条件を満たさない。 可変長デコーダのデータスループットを増すために、サン他に発行された米国 特許番号５１７３６９５号に開示されているもののような表探索デコーダが開発 されている。上記で参照した特許に開示されている表探索デコーダの入力部をレ ートバッファの出力部に接続し、前記レートバッファは、可変ワード長符号化ビ ットストリームをその入力部において受け、前記ビットストリームにおける最大 長コードワードに等しい長さのビットのシーケンスを並列に出力する。これらの シーケンスを、カスケード接続されたラッチに読み込ませる。双方のラッチにお けるカスケード化シーケンスをバレルシフタに入力し、前記バレルシフタは、そ のマルチビット入力部から、変化する復号化ウィンドウを表探索デコーダに供給 する。制御信号は、前記バレルシフタの復号化ウィンドウの位置を、各々のコー ドワードが検出されるたびに直接シフトする。 各々のコードワードを検出するために、前記復号ウィンドウにおける開始ビッ トを、前記表探索デコーダにおいてコードワード項目と比較する。コードワード が検出された場合、対応するコードワード長を予め蓄積されたコードワード長を 有するアキュムレータの値に加え、前記制御信号を発生し、この制御信号は、前 記復号化ウィンドウを、ちょうど復号化されたワードにおけるビット数だけ直接 シフトさせる。前記第１のラッチにおけるビットのすべてが復号化された場合、 前記バッファにおける次のビットシーケンスを前記第２のラッチに入力し、この 第２ラッチにおける前のビットシーケンスを前記第１ラッチに転送する。次に、 前記復号化ウィンドウを、復号化されていないシーケンスにおける次のコードワ ードの最初の部分にシフトさせる。前記復号化ウィンドウのシフトと、前記コー ドワードの復号化とを、１クロックサイクルにおいて行うことができる。結果と して、前記表探索デコーダは、そのビット長に係わりなく１クロックサイクルあ たり１コードワードを復号化することができ、それによって、前記デコーダのデ ータスループットは、前に利用可能な前記木探索アルゴリズムデコーダと比較し て劇的に増加する。 しかしながら、前記ピーク記号レートが１秒あたり１００万コードワード程度 の民生ＨＤＴＶ用途において、画像全体を前記記号レートにおいて１つの可変長 デコーダによって復号化するのは実際的ではない。ＨＤＴＶシステムにおいて、 前記可変長デコーダ（ＶＬＤ）を使用し、完全な画像をレートバッファから画像 表示時間内に抽出する。前記ＶＬＤは、前記データストリームにおけるワードを 前記ピーク記号レート（ＰＳＲ）において復号化しなければならず、これは、表 示解像度および表示時間に依存する。ＭＰＥＧ（Moving Pictures Expert Group ）プロトコルを使用するＨＤＴＶシステムに関して、１秒あたり１００万コード ワード以上のＶＬＤスループットが必要である。 このようなスループットによるＶＬＤそれ自体の実装に関係する技術的問題に 加えて、大容量レートバッファを有する高速ＶＬＤインタフェースは、現在利用 可能なメモリ技術によればかなり高価である。この問題は、価格が問題である場 合、非同期ＤＲＡＭのようなより低速で安価なメモリ装置よりも、静的ランダム アクセスメモリ（ＳＲＡＭ）および同期ダイナミックランダムアクセスメモリ（ ＳＤＲＡＭ）のようなより高速で高価なメモリ装置を必要としなければならない ため、より厳しくなる。もちろん、前記メモリの価格は、ＨＤＴＶ受像機のよう な民生製品に関して特に重要なことである。 現在の実装において、ＨＤＴＶシステムは、通常、多数の処理経路に分割され 、多数のＶＬＤを使用して、前記画像の異なった部分を並列に復号化する。これ らのような実装において、前記ＶＬＤは、主なボトルネックの１つである。前記 画像の各々の分割は、前記画像情報のほとんどすべてを含むかもしれないため、 前記ＶＬＤのすべてとレートバッファとの間に多数の専用ピンポンバッファが必 要 であり、それによって、前記システムに必要なビットストリームメモリの量が劇 的に増加する。例えば、８個の並列ＶＬＤを有する分割復号化システムは８個の ピンポンバッファを必要とし、これらのピンポンバッファの各々は前記レートバ ッファの２倍のサイズであり、それによって、必要なバッファメモリの量は１個 のＶＬＤを有するシステムの１６倍に増加する。 ＨＤＴＶシステムにおいて、入力ビットストリームは通常、ペイロードデータ およびセットアップデータを含むＭＰＥＧディジタルビデオデータストリームで ある。前記データの圧倒的大部分（前記データの９５％程度）を構成するペイロ ードデータは、ＤＣＴ（離散コサイン変換）係数および動きベクトルのような隣 接するコードワードによって表され、これらのコードワードはこれらの個々の探 索表を使用して復号化される。前記データの残りの部分（前記データの５％程度 ）を構成するセットアップデータは、異なった探索表を使用して復号化される単 独のコードワードによって表される。 上記に基づいて、前記現在利用可能な技術の上述した欠点を克服し、分割ＨＤ ＴＶデコーダよりも単一ＶＬＤ ＨＤＴＶデコーダに使用することができる可変 長デコーダに対する必要性が当技術分野において存在することを理解できる。さ らに特に、より低いクロックレートにおいてもディジタルビデオデータを処理す るのに十分なデータスループットを有し、それによって、より安価な（より遅い ）メモリの使用を可能にし、実装をより実際的にする可変長デコーダに対する必 要性が当技術分野において現在存在する。 この技術的な必要性を実現し、データスループットを増すために、前記入力ビ ットストリームに前タグ付けし、同じ形式の隣接するコードワードを並列処理で きる可変長デコーダが、１９９５年１２月２８日に出願されたシリアル番号０８ ／５８０，４０５のM．Bakhmutsky（本発明者）による「入力ビットストリーム のタグ付けと、隣接するコードワードの並列処理とによってスループットを増し た高性能可変長デコーダ」と表題が付けられた本願人の同時係属米国特許出願に おいて提案されている。上記で参照した出願において開示されている可変長デコ ーダは、より高いスループットとより遅いクロックレートの双方に対する優れた 解決法を構成するが、木探索前タグ付け回路と、前記レートバッファと同じサイ ズの追加のバッファメモリとの双方のオーバヘッドが、少なくともいくつかの民 生用ＨＤＴＶデコーダには高価過ぎるであろう製造コストを生じる。したがって 、この可変長デコーダのコストは、その欠点を構成する。 したがって、民生用ＨＤＴＶに対するこれらの厳しい条件を満たす高性能可変 長デコーダが開発され、１９９５年１２月２８日に出願されたシリアル番号０８ ／５８０，４０７のM．Bakhmutsky（本発明者）による「ハフマン符号化ビット ストリームの処理において適応的に加速する可変長デコーダ」と表題が付けられ た本願人の同時係属米国特許出願において開示されている。この出願において開 示されている可変長デコーダの１クロックサイクル当たりのスループットは、規 定された数より少ないビット長を有するハフマン符号化入力ビットストリームに おけるコードワードの選択されたグループに関して、この選択されたグループか らの２つ以上のコードワードの組み合わせを、１クロックサイクル中、組み合わ せ値探索表を使用して復号化することによって適応的に上昇する。前記選択され たグループにおけるコードワードが、前記ハフマン符号化入力ビットストリーム において統計的に最も頻繁に生じるコードワードであることから、前記可変長デ コーダは、画像全体を、低下したクロックレートにおいて、スループットを犠牲 にすることなく処理することができる。したがって、改善された統計的性能が、 前記選択されたグループにおけるコードワードの処理における適応的な加速によ って達成される。しかしながら、この統計的性能増加メカニズムは、画像全体に 関してより高い平均最小コードワード長を保証するが、前記画像全体のサイズよ り小さい画像要素をより高いスループットで処理できることは保証しない。局所 的な働きに関して高い性能を保証できないことは、実時間画像処理を損なうおそ れがあることから、この可変長デコーダの欠点を構成する。局所的な働きの良好 な処理は、画像メモリにおける余計なオーバーヘッドなしに実行されるリアルタ イム画像処理に欠くことができない。 このため、当技術分野において、上記で参照した高速可変長デコーダに匹敵す る性能を有し、これらの欠点を克服した可変長デコーダに対する必要性が存在す る。 上記で認められる原出願において開示されている発明は、当技術分野における この必要性を、高いハードウェアの複雑性と、追加のメモリとを犠牲にすること なく高い性能を達成する、２ワードビットストリームセグメント化を行う高性能 可変長デコーダを提供することによって満たす。特に、このＶＬＤは、マクロブ ロックを、実時間において、１秒当たり１００万コードを越えるレートにおいて 処理することができ、したがって、ＭＰＥＧ−２メインプロファイル、 高レベ ル順応ＨＤＴＶビデオデコーダのような現代のディジタルＨＤＴＶビデオデコー ダに使用するための厳しい条件を満足することができる。前記復号化ウィンドウ のビット幅が、２つの最大サイズのコードワードを収納するのに十分なほど広い ならば、前記認定コードワードは、サン他に発行された米国特許番号５１７３６ ９５号に開示されている慣例的な１経路ＶＬＤに必要なクロックレートのほぼ半 分において２倍のスループットで処理されることが保証される。前記ＭＰＥＧ− ２プロトコルにおける最大サイズ認定コードワード（ＡＣ係数）は、２４ビット 長である。したがって、４８ビット幅復号化ウィンドウを与えることが、すべて の認定コードワードに対して２倍のスループットを保証する。 しかしながら、前記原出願において開示されている２ワードビットストリーム セグメント化を行う高性能ＶＬＤの実際のハードウェア実装において、前記４８ ビット幅復号化ウィンドウは、動作速度が低下し、シリコンにおけるゲート総数 がより多くなるため不利であり、したがって、多くの民生用途にとって望ましい よりも不経済である。最悪の状況において、多すぎる特定の認定コードワード対 が、前記復号化ウィンドウのビット幅を越えるこれらの組み合わされた長さによ って、「壊れる」、すなわち並列処理または「ペアマッチ」されない、前記復号 化ウィンドウの幅と、マクロブロッククロックサイクル割り当て（ＶＬＤクロッ クレート）と、ＶＬＤ故障の許容しうる頻度との内での許容しうる統計的トレー ドオフを構成するＶＬＤ実装を見つけることができたとしても、このＶＬＤ実装 は「無故障」（すなわち耐故障性）ではなく、したがって、いくつかの現代のデ ィジタルＨＤＴＶビデオデコーダの大部分の厳しい条件を満たさない。 発明の目的および要約 上記に基づいて、当技術分野において、前記最大長認定コードワードの長さの ２倍より小さいビット幅を有する復号化ウィンドウを有し、同時に、前記マクロ ブロックレベルにおける２倍のスループットと無故障ピークコードワードスルー プットの双方を保証する、２ワードビットストリームセグメント化を行う高性能 ＶＬＤに対する必要性が現在存在することが理解できる。このような２ワードビ ットストリームセグメント化を行う高性能ＶＬＤは、最小のメモリオーバヘッド で、前記現代のディジタルＨＤＴＶビデオデコーダの大部分の厳しい条件を満足 させる、より高いスループットと、より低いコストと、無故障と、「壊すことの できない」ＶＬＤアーキテクチャとを提供する。本発明は、当技術分野における この必要性を満たす。 本発明は、その第１の態様において、２ワードビットストリームセグメント化 を行う可変長デコーダ（ＶＬＤ）によって処理すべき複数の認定および非認定形 式の可変長原コードワードを含むハフマン符号化ビットストリームをペアマッチ ハフマン変換符号化する方法を含み、ここで、前記ＶＬＤはＮビット幅の復号化 ウィンドウを有し、Ｎを前記２つの最大長認定コードワードの組み合わされた長 さより小さいとする。この方法は、前記認定形式のコードワードのうち少なくと も選択されたものをペアマッチハフマン変換符号化し、１対の変換されたコード ワードの組み合わされた長さが≦Ｎに成るように、対応する符号化されたコード ワードを発生するステップを含む。好適には、前記ハフマン符号化ビットストリ ームを、ペイロードデータおよびセットアップデータを含むＭＰＥＧビデオビッ トストリームとし、前記認定形式のコードワードを、前記ペイロードデータに対 応するコードワード形式とし、前記非認定形式のコードワードを、前記セットア ップデータに対応するコードワード形式とする。 現在考えられる用途において、前記認定形式のコードワードのうち少なくとも 選択されたものは、０および１のランを有するすべてのＤＣＴ係数エスケープシ ーケンスと、≧１１のビット長を有するすべてのＤＣＴ係数とを含む。さらに、 前記ペアマッチハフマン変換符号化のステップを、好適には、個々の変換符号化 コードワードを発生するために、１ビットを前記複数の原コードワードの各々の 終端に加えることによって行う。前記変換符号化コードワードの各々に関して、 前記加えられたビットの第１論理レベルは、前記変換符号化コードワードが前記 個々の原コードワードと同じ意味を有することを示し、前記加えられたビットの 第２論理レベルは、前記変換符号化コードワードが個々の原コードワードと異な る意味を有することを示す。 好適実施形態において、少なくとも４つのＤＣＴ係数が２つの逐次的なクロッ クサイクル中に処理されるのを保証するように単独で処理することができる認定 形式のコードワードを除いて、変換符号化されていない前記認定形式のコードワ ードのどの対の組み合わされた長さも≦Ｎとする。前記少なくとも４つのＤＣＴ 係数が２つの逐次的なクロックサイクル中に処理されるのを保証するように単独 で処理することができる認定形式のコードワードは、好適には、２以上のランを 有するＤＣＴ係数エスケープシーケンスを含む。 本発明は、他のその態様において、本発明のハフマン変換符号化方法を実行す る装置と、この方法を利用する、２ワードビットストリームセグメント化を行う 高性能可変長デコーダとを含む。図面の簡単な説明 本発明のこれらおよび他の目的、特徴および利点は、添付した図面に関係して 行った以下の詳細な説明から容易に理解されるであろう。 図１は、ハフマン表におけるプリフィックスによるコードワードのグループ化 の原理を表現する図である。 図２は、コードワード対の表識別の原理を説明するブロック図である。 図３は、原出願（シリアル番号０８／６７２，２４６号）において開示された 可変長デコーダの説明的実施形態のブロック図である。 図４は、１２ＤＣＴ係数を実際に表す４つのＭＰＥＧ−２記号のシーケンスの 図式的表現である。 図５は、本発明のペアマッチハフマン変換符号化方法の１態様を構成する、２ 倍のスループットを保証するようなより小さいランのＤＣＴ係数エスケープシー ケンスの変換符号化の一般的な図式的説明図である。 図６は、図３に示すＶＬＤとの組み合わせにおいて本発明のペアマッチハフマ ン変換符号化方法を実行する好適なハードウェア形態のブロック図である。 図７は、１ワードビットストリームセグメント化を使用する慣例的なＶＬＤと 相違して、２ワードビットストリームセグメント化を使用するＶＬＤと協働して 本発明のハフマン変換符号化方法を使用し、異なったクロマフォーマットに対す る１９２０×１０８８ＨＤＴＶ画像の実時間処理を比較する図式的な説明図であ る。実施形態の説明 ここでは本発明を、個々の用途のための説明的な実施形態を参照して説明する が、本発明はこれらに限定されないことを理解すべきである。ここに与えた教え を受けた当業者は、これらの範囲と、本発明が重大に有用になる追加の分野との なかで、追加の変形例と、用途と、実施形態とを認識するであろう。 概略において、前記原出願（シリアル番号０８／６７２，２４６号）において 開示された発明は、ＶＬＤの複雑さおよびメモリ要求を減らすために、認定形式 のコードワードのすべてまたはほとんどすべて、例えば、すべてのＤＣＴ係数お よび動きベクトル（ＭＰＥＧ−２ビットストリームの９５％程度を構成するペイ ロードデータ）に、１ワードビットストリームセグメント化よりも少なくとも２ ワードビットストリームセグメント化を行う高性能低コスト可変長デコーダ（Ｖ ＬＤ）に関係する。さらに特に、前記ビットストリームにおける認定コードワー ドの各々の対（また他の複数Ｍ≧２）のプリフィックスを結合し、各々のこれら の対の組み合わされた長さを、各々の可能な２ワードプリフィックス組み合わせ に対して別個のプリフィックス組み合わせ項目を（その認定されたコードワード に対して）含むプリフィックス組み合わせ探索表を（各々の認定されたコードワ ードに対して）使用して復号化する。前記復号化された組み合わされた長さを、 次に、タイミングクリティカルワード長復号化ループの加算器アキュムレータ回 路に入力して、前記加算器アキュムレータ回路のポインタレジスタを前記復号化 された組み合わされた長さだけ増分し、それによって、前記バレルシフタの復号 化ウィンドウを、登録された入力ビットストリームの利用可能なビットのストリ ームを横切って、前記ＶＬＤによって復号化すべき次のコードワードに対する適 切な量だけシフトさせる。このコードワード値復号化処理は、前記長さ復号化ル ープの外側で行われるため、タイミングクリティカルではない。 個々の可変長符号化（ＶＬＣ）表における可変長コードの数をきわめて大きく できることは理解されるであろう。例えば、ＭＰＥＧ−２ ＤＣＴ係数表ゼロは 、 １１４の可変長コードを含む。したがって、これら独自の可変長コードの１１４² の可能な２ワード組み合わせがあり、これら独自のコードのすべての組み合わ せによる２ワードビットストリームセグメント化は実際的でない。しかしながら 、（ＭＰＥＧ可変長符号化表のような）いくらか複雑なハフマン符号化表の構成 と、特に上記の表とにおいて、通常、独自のプリフィックスを同じビット長のコ ードワードにおける多数のサブ木によって共有する。例えば、図１を参照して、 同じビット長の（しかし、異なった値を有する）すべてのコードワードは、同じ プリフィックス（これらのコードワードの長さを規定する）を共有する。したが って、図１に示す例に関して、４つの異なった可能なコードワードビット長に対 応する４つの異なったプリフィックスＰｉ（ｉ＝ｌ．．４）が存在する。各々の プリフィックスに対して、サブ木Ｓｉｊ（ｉ＝１．．４，ｊ＝０，１，２，３， ．．）によって表されるような、同じビット長だが異なった値を有する多数のコ ードワードが存在する。上述したＭＰＥＧ−２ ＤＣＴ係数表ゼロは、実際に、 １４の個々の独自プリフィックスによって完全に規定される１４の長さ可能性の みを有する。したがって、２ワードビットストリームセグメント化の目的に対し て、これらのプリフィックスによってこの形式のコードワード（すなわち、ＤＣ Ｔ係数）の全ての可能な２ワード組み合わせを組み合わせることは、１つの復号 化表を使用してより少ない数（１４²）の可能な２ワードプリフィックス組み合 わせを復号化することは処理しやすいため、完全に適している。 ここで図２の参照と共に、コードワード対の表識別の原理を説明する。さらに 特に、同じ符号化表に属する（すなわち、同じコードワード形式の）２つのコー ドワードＷＯＲＤ１およびＷＯＲＤ２のビット長を、これらの個々のプリフィッ クス２０１および２０２によって独自に識別する。ＷＯＲＤ１のプリフィックス ２０１は、ＷＯＲＤ１のコード長と、ＷＯＲＤ２のプリフィックス２０２のコー ド位置との双方を規定する。ＷＯＲＤ２のプリフィックス２０２は、ＷＯＲＤ２ のコード長を規定する。ＷＯＲＤ１およびＷＯＲＤ２の双方がプリフィックス組 み合わせ表１０に含まれる場合、有効な組み合わせの存在を、「ワード対識別」 信号をライン２０３に出力することによって合図する。同時に、このコードワー ド対の組み合わされた長さ（ＷＯＲＤ１の長さ＋ＷＯＲＤ２の長さ）をプリフィ ックス組み合わせ表１０において探索し、探索された（復号化された）組み合わ されたワード長（組み合わされた長さ）をライン２０４に出力する。プリフィッ クスによるコードワード対のこの表探索識別は、２ワードビットストリームセグ メント化を可能にし、前記タイミングクリティカルワード長復号化ループにおけ るバレルシフタおよび加算器の連続を使用することの必要性を取り除く。実際に は、上記で参照したシリアル番号０８／５８０，４０５号の同時係属出願におい て開示されたＶＬＤに匹敵する性能（速度およびスループット）を、どのような 追加のメモリも使用せず、前ＶＬＤの必要もなしに達成することができる。 ここで図３の参照によって、前記原出願において開示された発明の好適実施形 態に従って構成された可変長デコーダ１８のブロック図を見ることができる。レ ートバッファ（図示せず）からの入力ビットストリーム２０は、可変長コードワ ードのシーケンスを含む。入力ビットストリーム２０を、第１レジスタ２２によ って受ける。前記原出願において開示された特別な実施形態において、入力ビッ トストリーム２０を、ペイロードデータおよびセットアップデータを含むＭＰＥ Ｇディジタルビデオデータストリームとする。前記データの圧倒的大部分（前記 データの９５％程度）を構成する前記ペイロードデータを、ＤＣＴ（離散コサイ ン変換）係数および動きベクトルのようなコードワードによって表し、これらを これらの個々の探索表を使用して復号化する。前記データの残りの部分（前記デ ータの５％程度）を構成する前記セットアップデータを、他のコードワード形式 によって表し、異なった探索表を使用して復号化する。前記セットアップデータ を、ＭＰＥＧ復号化プロトコルに従って、前記復号化処理を命令する、復号化状 態機械および関係する論理回路網から成る制御回路６０によって使用する。 上述したように、前記ＭＰＥＧディジタルビデオデータストリーム（入力ビッ トストリーム２０）を、異なった形式の可変長コードワードを含むハフマン符号 化ビットストリームとする。認定形式（すなわち、並列処理に認定されたコード ワード形式）のコードワードの各々は、そのビット長を規定するプリフィックス を含む。同じ形式（すなわち、同じ符号化表に属する）および同じ長さであるが 、異なった値を有するコードワードは、同じプリフィックスを共有する。 前記原出願において開示された発明によれば、前記ペイロードデータに対応す るコードワード形式を認定コードワード形式であると選択し、前記セットアップ データに対応するコードワード形式を非認定コードワード形式であると選択する 。以下により完全に説明するように、プリフィックス組み合わせ（探索）表１０ による「ワード対識別」信号出力が、前記出力復号化ウィンドウ（すなわち、「 ウィンドウ化ビットストリーム」）内の入力ビットストリーム２０の現在復号化 された入力ビットが１対の認定コードワードを含むことを示す場合、前記認定コ ードワード対の組み合わされた長さを（図２に関係して上述したように構成され た）プリフィックス組み合わせ表１０を使用して検出し、次に、使用して、前記 復号化ウィンドウを適切な量だけシフトさせるのに使用される先導ワードポイン タを更新する。（制御回路６０によって）前記ウィンドウ化ビットストリームが 非認定コードワードを含むことが決定されるか、プリフィックス組み合わせ表１ ０による「ワード対識別」信号出力が、前記ウィンドウ化ビットストリームが（ １対の認定コードワードと相違して）１つの認定コードワードのみを含むことを 示す場合、前記コードワードの長さを、制御回路６０による「表選択」信号出力 およびプリフィックス組み合わせ表１０による「ワード対識別」信号出力の制御 の下で、前記検出されたコードワード形式に従って、標準的なワード長（探索） 表１２を使用する慣例的な方法において検出する。 第１レジスタ２２をバレルシフタ２８に３２本の並列入力ビットライン３４を 経て接続し、前記各々のラインは第１レジスタ２２における１ビットに対応する 。第２レジスタ２６をバレルシフタ２８に３２本の並列入力ビットライン３２を 経て接続し、前記各々のラインは第２レジスタ２６における１ビットに対応する 。したがって、合計６４本の並列入力ビットライン３２、３４をバレルシフタ２ ８に接続し、それによって、バレルシフタ２８に利用可能な６４の入力ビットの 対応するシーケンスを供給する。バレルシフタ２８は、シフト入力部３５と、３ ２本の並列出力ビットライン３８とを有する。当業者は、他の数の並列入力ビッ トライン３２、３４および並列出力ビットライン３８を、本発明の精神および範 囲から逸脱することなく利用できることを理解するであろう。前記原出願におい て開示された特別な実施形態において、並列入力ビットライン３２の数と、並列 入力ビットライン３４の数と、並列出力ビットライン３８の数とを、各々、１つ の コードワードにおけるビットの最大数（すなわち、最大コードワード長）に等し く選んだ。 データ要求ライン４０に用いられるデータ要求信号に応じて、復号化すべきコ ードワードを表す３２ビットのシーケンスを第１レジスタ２２に入力ビットスト リーム２０からロードし、第１レジスタ２２の内容を第２レジスタ２６に３２本 の並列ビットライン２４によって転送する。したがって、６４の入力ビットのシ ーケンスが、バレルシフタ２８に利用可能である。３２本の並列出力ビットライ ン３８を、６４本の並列入力ビットライン３２、３４から、以下に説明するよう に選択し、それによって、復号化ウィンドウ３８（ウィンドウ化ビットストリー ム）を供給する。 復号化ウィンドウすなわちウィンドウ化ビットストリーム３８を、左から右へ 、前記利用可能な入力ビットのシーケンスを横切って、ライン３６によってバレ ルシフタ２８のシフト入力部３５に用いられる先導ワードポインタに応じてシフ トさせる。復号化ウィンドウ３８を、前記ワードポインタによって、前記利用可 能な入力ビットのシーケンスを横切って、前のクロックサイクル中に復号化され たコードワードの長さ（または組み合わされた長さ）に従ってシフトさせ、現在 のクロックサイクル中に処理すべき次のコードワードの最初の部分が復号化ウィ ンドウ３８の左端において始まるようにする。 ライン３６によって入力される前記先導ワードポインタの値を、加算器４４に よって、現在のクロックサイクル中に復号化されたコードワードの復号化された 長さまたは組み合わされた長さと加算し、これを、ライン７４によって加算器４ ４の第１入力部４１に入力されるマルチプレクサ７２の出力によって表し、前記 先導ワードポインタをライン３６によって加算器４４の第２入力部に入力する。 加算器４４の出力（「更新された先導ワードポインタ」と考えることができる） をポインタレジスタ６４にロードし、その出力を前記先導ワードポインタとする 。（もちろん、本システムを初期化した場合、ポインタレジスタ６４はゼロに初 期化される。） 前記先導ワードポインタの現在の値と、前記現在のクロックサイクル中に復号 化されたコードワードの復号化された長さまたは組み合わされた長さとの和（以 後、「ループ和」と呼ぶ）が、復号化ウィンドウ３８のビット幅（すなわち、前 記原出願において開示された特別な実施形態において３２）を越えた場合、加算 器４４は、オーバフローするか、ゼロの回りをループし、データ要求ライン４０ に入力され「データ再ロード」動作をトリガする桁上げ出力を発生し、この動作 において、第１レジスタ２２の内容を第２レジスタ２６に転送し、入力ビットス トリーム２０からの３２ビットの次のシーケンスを第１レジスタ２２にロードす る。 加算器４４がオーバフローする場合、加算器４４の出力値は、前記「ループ和 」が３２を越えた量（すなわち、「ループ和」引く３２）に等しい。したがって 、ポインタレジスタ６４に記録された前記更新された先導ワードポインタはこの 差に等しく、したがって、ポインタレジスタ６４による先導ワードポインタ出力 は、復号化ウィンドウ３８の左端を、ビット位置数がこの差に等しい（前記利用 可能な入力ビットのシーケンスの）入力ビットにシフトさせる。例えば、前記「 ループ和」が４０の場合、前記加算器の出力は８であり、前記ワードポインタは 、復号化ウィンドウ３８の左端を８番目の前記利用可能な入力ビットにシフトさ せる。 復号化ウィンドウすなわちウィンドウ化ビットストリーム３８は、制御回路６ ０と、プリフィックス組み合わせ表１０およびワード長表１２の双方とに対する 入力である。ワード長表１２は、ウィンドウ化ビットストリーム３８に含まれる 先導コードワードの長さを通常の方法において復号化し、「先導ワード長」信号 を出力し、この値は、前記先導コードワードの復号化された長さを表す。前記「 先導ワード長」信号を、マルチプレクサ７２の第１入力部７０に入力する。プリ フィックス組み合わせ表１０は、いくらかでもあればウィンドウ化ビットストリ ーム３８に含まれる１対の認定コードワードの組み合わされた長さを復号化し、 「組み合わされた長さ」信号を出力し、この値は、前記認定されたコードワード 対の組み合わされたビット長を表す。この「組み合わされた長さ」信号を、マル チプレクサ７２の第２入力部７１に入力する。 制御回路６０は、ウィンドウ化ビットストリーム３８を監視し、（前および現 在の復号化結果に基づいて）ウィンドウ化ビットストリーム３８に含まれるコー ドワードの形式を識別するために、復号化プロトコルを実行する。制御回路６０ は、前記すべての復号化回路の中で適切な探索表を選択するために、「表選択」 信号をライン８０によって出力する。 前記ライン８０によって用いられる「表選択」信号を、プリフィックス組み合 わせ表１０に対する入力として用いる。制御回路６０によるライン８０への「表 選択」信号出力は、ウィンドウ化ビットストリーム３８が認定コードワードを含 むことを示し、プリフィックス組み合わせ表１０がウィンドウ化ビットストリー ム３８において１対の認定コードワードを検出する場合、プリフィックス組み合 わせ表１０によるライン７３への「ワード対識別」信号出力を、ウィンドウ化ビ ットストリーム３８が１対の認定コードワードを含むことを示す第１論理状態（ 例えば、論理ハイレベル）に設定する（「組み合わされた長さ復号化モード」と 呼ぶ）。他方において、制御回路６０によるライン８０への「表選択」信号出力 が、ウィンドウ化ビットストリーム３８が非認定コードワードを含むことを示す か、プリフィックス組み合わせ表１０がウィンドウ化ビットストリーム３８にお いて１対の認定コードワードを検出しない（例えば、ウィンドウ化ビットストリ ーム３８が１つの認定コードワードのみを含む場合）ことを示す場合、プリフィ ックス組み合わせ表１０による「ワード対識別」出力を、ウィンドウ化ビットス トリーム３８が１対の認定コードワードを含まないことを示す第２論理状態（例 えば、論理ロウレベル）に設定する（「単一（または、標準）ワード長復号化モ ード」と呼ぶ）。 前記「ワード対識別」信号を、マルチプレクサ７２の制御または選択入力部７ ３に入力し、レジスタ８２によって記録する。前記「ワード対識別」信号がその 第１論理状態にあり、ＶＬＤ１８が前記組み合わされた長さ復号化モードにある ことを示す場合、プリフィックス組み合わせ表１０の出力「組み合わされた長さ 」を、マルチプレクサ７２の出力として選択し、ライン７４によって加算器４４ の第１入力部４１に入力し、ライン３６によってバレルシフタ２８のシフト入力 部３５に入力される「先導ワードポインタ」の更新に使用する。他方において、 前記「ワード対識別」信号がその第２論理状態にあり、ＶＬＤ１８が前記単独ワ ード長復号化モードにあることを示す場合、ワード長表１２の出力「先導ワード 長」を、マルチプレクサ７２の出力として選択し、ライン７４によって加算器４ ４の 第１入力部４１に入力し、ライン３６によってバレルシフタ２８のシフト入力部 ３５に入力される「先導ワードポインタ」の更新に使用する。前記記録された「 ワード対識別」信号を、レジスタ８２によってライン８３を通じて、前記ＶＬＤ 出力部において現在存在するコードワードが１つまたは２つのいずれであるかを 示す「対フラグ」として出力する。 ウィンドウ化ビットストリーム３８をレジスタ８４によって記録し、レジスタ ８４によって出力される前記記録されたウィンドウビットストリーム「ワード１ ウィンドウ」を、バレルシフタ８６および値１デコーダ９４の双方に入力する。 ワード長表１２によって出力される前記「先導ワード長」信号をレジスタ９０に 入力し、この記録された「先導ワード長」信号をライン８９によってバレルシフ タ８６のシフト入力部９２に入力し、それによって、バレルシフタ８６の出力復 号化ウィンドウを、レジスタ８４によって出力される前記記録されたウィンドウ ビットストリームにおいて（もしあれば）前記第２コードワードの最初の部分に シフトさせる。バレルシフタ８６のウィンドウ化ビットストリーム出力「ワード ２ウィンドウ」を、値２デコーダ９６に入力する。 制御回路６０によって出力される前記「表選択」信号をレジスタ９８によって 記録し、レジスタ９８によって出力されるこの記録された「表選択」信号を、値 １および値２デコーダ９４、９６の各々の表選択入力部に入力し、それによって 、ウィンドウ化ビットストリーム３８内に含まれる前記第１コードワードおよび 第２コードワードを（もしあれば）各々復号化する適切な探索表を選択する。レ ジスタ９８の出力をライン１００によって前記ＶＬＤ出力部に入力し、値１およ び値２デコーダ９４、９６の出力部において存在するコードワード形式を識別す る。制御回路６０は、現在の出力状態を有効にする「イネーブル」信号もライン ８８によって出力する。 前記原出願において開示された発明の上述した方法およびＶＬＤアーキテクチ ャは、以前の解決法を上回るいくつかの利点を提供する。上述したように、動作 のより低いクロックレートにおける高性能を、追加のハードウェアの複雑性およ び追加のメモリの余計な費用なしに達成することができ、それによって、このＶ ＬＤアーキテクチャを民生用ディジタルＨＤＴＶデコーダにきわめて好適にする 。 このＶＬＤアーキテクチャの他の利点は、コードワードピークレートの見地から 局所的な働きの良好な処理を提供し、それによって、前記同時係属出願のシリア ル番号０８／５８０，４０７号において開示されたＶＬＤの上述した欠点を克服 することである。このアーキテクチャを有するＶＬＤのピークレートを局所的に 処理する能力は、すべてのコードワードを前記プリフィックス組み合わせ表にお けるこれらのプリフィックスによって組み合わせ、次に、このプリフィックス組 み合わせ表を使用して、（以前に開発されたＶＬＤにおいて行われるような）１ ワードビットストリームセグメント化と相違して２ワードビットストリームセグ メント化を達成することによって達成される。上述したように、局所的な働きの 良好な処理は、その後の実時間画像処理にとってきわめて重要である。 さらに、前記原出願において開示された好適実施形態は２ワードビットストリ ームセグメント化を使用したが、前記原出願において開示された発明は、Ｍワー ドビットストリームセグメント化を広く含むことを理解すべきであり、ここでＭ ≧２とする（例えば、Ｍを３以上とすることができる）。 前記原出願において開示された好適実施形態は、復号化ウィンドウ３８を３２ ビット幅としたＶＬＤアーキテクチャを用いたが、前記マクロブロックレベルに おける無故障ピークコードワードスループットを保証するために、そのビット幅 が少なくとも前記最大長認定コードワードの長さの２倍に等しい復号化ウィンド ウ３８を与えることが必要であることも理解すべきである。ＭＰＥＧ−２プロト コルの場合において、前記最大長認定コードワードは２４ビットＤＣＴ係数であ る。したがって、復号化ウィンドウ３８（すなわち、バレルシフタ２８の出力ビ ット幅）を、前記マクロブロックレベルにおける無故障ピークコードワードスル ープットを保証するために、４８ビット幅にしなければならない。しかしながら 、上述したように、４８ビットＶＬＤ構造は、より小さいビット幅を有する復号 化ウィンドウ３８よりも動作速度が遅く、シリコンにおけるゲート総数がより大 きく、したがって、望まれるよりも不経済である。 したがって、前記復号化ウィンドウが３２ビット幅である実際のＶＬＤ実装に おいて、ビット長２４＋９、９＋２４、１０＋２４、２４＋１６等の認定コード ワード対の発生は、ＶＬＤ１８を前記単独ワード長復号化モードに切り替え、そ れによって、スループットの対応するロスが生じる。組み合わされた長さが前記 復号化ウィンドウのビット幅を越えるために、並列処理されない、または「ペア マッチ」されないコードワードの数が、１マクロブロック当たりのＶＬＤのクロ ックサイクル割り当てを使い果たす場合、ＶＬＤ１８は、実時間における前記マ クロブロックの復号化を終了し損なう。したがって、ＶＬＤ１８の３２ビット実 装は、「無故障」（すなわち、耐故障性）ではなく、したがって、いくつかの現 代のディジタルＨＤＴＶビデオデコーダの大部分の厳しい条件を満たさない。 したがって、本発明の目的は、前記原出願において開示されたＶＬＤ１８のこ の欠点を克服することである。本発明のこの目的は、入力ビットストリーム２０ がＶＬＤ１８によって処理される前に、ＤＣＴ係数のような前記認定コードワー ドの少なくとも規定されたもののハフマン符号化を、前記認定コードワードの規 定されたもののどの対の結果として生じる合計ビット長も復号化ウィンドウ３８ のビット幅（すなわち、バレルシフタ２８の出力ビット幅）を越えないように変 換し、それによって、並列処理に「ペアマッチ」する前記認定コードワードの規 定されるもののどの対の組み合わされた長さも復号化ウィンドウ３８のビット幅 を越えないことを保証し、したがって、ピークデータスループット性能を犠牲に しないことを保証することによってなし遂げられる。 当業者には、前記レートバッファは（大部分の用途に対して）代表的に設計さ れ、最悪のシナリオに対してすべてのコードワードを格納するのに十分なサイズ を有することが理解されるであろう。したがって、入力ビットストリーム２０の ペアマッチハフマン変換符号化は、元のコードワードより大きいビット長を有す る変換符号化されたコードワードを結果として生じ、前記レートバッファの要求 されるサイズは対応して増大する。したがって、以下により完全に明らかになる ように、入力ビットストリーム２０のペアマッチハフマン変換符号化によって生 じる前記レートバッファサイズの増加を最小にするために、入力ビットストリー ム２０をペアマッチハフマン変換符号化するこの技術を、好適には、前記変換符 号化されたコードワードが、これらのビット長が対応する原コードワードの長さ を最小の可能なマッピング比より越えないようにマッピングされるように行う。 ＭＰＥＧ−２プロトコルにより、エスケープシーケンスは固定長であり、ラン およびレベルの必要な組み合わせがハフマン表において見つけられない場合、Ｍ ＰＥＧ−２エンコーダによって使用される。前記エンコーダは、固定長６ビット ラン値および固定長１２ビットレベル値が続くことを示す可変長コードワードと して復号化される独自６ビットエスケープ記号を送信する。前記ラン値（または 簡単に「ラン」）は、現在のワードに先行する前記エンコーダによって送信され ない「ゼロ」ＤＣＴ係数の数を表し、前記１２ビットレベル値（または簡単に「 レベル」）は、係数の大きさを表す。したがって、前記ＤＣＴエスケープシーケ ンスは、２４ビットの固定長を有する。ＭＰＥＧ−２の制限を受けないマクロブ ロックにおいて、多数の長いＤＣＴエスケープシーケンスを、ＤＣＴ係数の最大 数と等しくすることが可能的にできる。 当業者には、「ゼロ」以外のラン値を有するすべての係数が、ＶＬＤスループ ット要求において「穴」を形成することが理解されるであろう。マクロブロック における「ゼロ−ラン」ＤＣＴ係数の完全なセットは、前記マクロブロックにお けるすべての係数位置が使用され（空間的圧縮が低いまたは無いことを示す）、 前記マクロブロックの処理に割り当てられた時間内に前記ＶＬＤによって処理さ れなければならないコードワード数の見地から完全なスループットが必要とされ ることを意味する。 ここで図４を参照し、１２のＤＣＴ係数４０１−４１２を実際に表す４つの記 号４２１−４２４のシーケンスを見ることができる。このシーケンスにおける第 １の４２１記号は、３のラン値を有し、したがって４つの係数、すなわち、３つ の「ゼロ」係数４０１−４０３および１つの「非ゼロ」係数４０４を実際に表す 。前記シーケンスにおける第２の記号４２２は、１のラン値を有し、したがって ２つの係数、すなわち、１つの「ゼロ」係数４０５および１つの「非ゼロ」係数 ４０６を実際に表す。前記シーケンスにおける第３の記号４２３は、４のラン値 を有し、したがって５つの係数、すなわち、４つの「ゼロ」係数４０７−４１０ および１つの「非ゼロ」係数４１１を実際に表す。前記シーケンスにおける第４ の記号４２４は、０のラン値を有し、したがって１つの「非ゼロ」係数４１２を 構成する。したがって、図４における４つの記号のシーケンスは、合計１２の係 数を表し、したがって、前記ＶＬＤのスループット要求をこのシーケンスに関し て ８コードワード下げ、すなわち、前記ＶＬＤのスループット要求において８つの 「穴」を形成する。 ３２ビット幅復号化ウィンドウ３８を有するＶＬＤ１８が、入力ビットストリ ーム２０を２倍のスループットで故障なく処理することを保証するために、すべ ての変換復号化されたハフマン記号と、２より小さいランを有する（すなわち、 ０および１のランを有する）すべてのエスケープシーケンスとが、３２／２＝１ ６ビットより少ないビットを有するコードワードに変換されることが保証されな ければならない。これらの変換復号化パラメータに従う入力ビットストリーム２ ０のペアマッチハフマン変換復号化によって、０および１のランを有する２４ビ ットＤＣＴ係数エスケープシーケンスのみが、これら自身の間で、すべてのハフ マン記号と共にペアマッチされる。２以上のランを有する２４ビットエスケープ シーケンスは、少なくとも３つの係数、２つの「ゼロ」係数および１つの「非ゼ ロ」係数を表すため、２以上のランを有する２４ビットＤＣＴエスケープシーケ ンスを変換復号化し、３２ビット幅復号化ウィンドウ３８を有するＶＬＤ１８の 「無故障」２倍スループットを保証する必要はない。このようなワードに、この ワードか次のワードと対を形成しないワード（すなわち、「非ペアマッチ」ワー ド）が続く場合、これら２つの非ペアマッチワードは、並列に処理されないが、 ２つのクロックサイクルにおいて処理される４つの係数を有効に表し、したがっ て、この最悪の状況において２倍スループットＶＬＤ性能を保証する。 ペアマッチハフマン変換符号化の上述した処理を、図５において図式的に示す 。この図において、参照符５０１は、１６ビットシーケンスに変換復号化された ラン０および係数値１を有するＤＣＴエスケープシーケンスを示す。参照符５０ ２は、１６ビットシーケンスに変換復号化されたラン１および係数値２を有する ＤＣＴエスケープシーケンスを示す。結果としての１６ビット変換符号化ＤＣＴ エスケープシーケンスは、（最大長認定ハフマンコードワードが１６ビットのた め）すべての認定ハフマン符号と、これらの間とでペアマッチされることが保証 され、それによって、２倍スループットを保証する。参照符５０３は、９以上の ビット長を有する認定ハフマン記号とはペアマッチしない無変換符号化（すなわ ち原）２４ビットのより大きいラン（すなわち、ラン≧２）のＤＣＴエスケープ シーケ ンスを示す。しかしながら、クロックサイクル１における前記３係数表現と、ク ロックサイクル２における少なくとも１つの係数表現とによって、合計少なくと も４つの有効な係数が２クロックサイクル中に処理され、それによって、２倍ス ループットを保証する。前記無変換符号化２４ビットのより大きいラン（≧２） のＤＣＴエスケープシーケンス間の非ペアマッチ組み合わせは、それほどクリテ ィカルではなく、合計少なくとも６つの係数が２サイクル中に処理される。 ここで図６を参照して、上述したＶＬＤ１８との組み合わせにおいて本発明の ペアマッチハフマン変換符号化方法を実行する好適なハードウェア構成のブロッ ク図を見ることができる。さらに特に、入力ビットストリーム２０のペアマッチ ハフマン変換符号化を行い、それによって変換符号化されたビットストリーム２ ０’をその出力部において発生するために、ペアマッチ変換コーダ１２０をレー トバッファ１２２の前に設ける。変換符号化ビットストリーム２０’をレートバ ッファ１２２によって緩衝し、レートバッファ１２２は、緩衝された変換符号化 ビットストリーム２０”をその出力部において発生する。次に緩衝された変換符 号化ビットストリーム２０”を、原入力ビットストリーム２０よりも、ＶＬＤ１ ８に対する入力として供給する。しかしながら、本発明のペアマッチハフマン変 換符号化方法をどのような他の好適な並列ＶＬＤアーキテクチャと共に用いるこ とができることを、明らかに理解すべきである。 次に、前記２ワードビットストリームセグメント化および認定コードワードの 並列処理を、ＶＬＤ１８によって、緩衝された変換符号化ビットストリーム２０ ”に含まれるコードワードの長さおよび値を復号化するのに使用される探索表を 、使用される個々のペアマッチハフマン変換符号化構成に従って変更することを 除いて、上述したのと同じように実行する。本発明の実行に使用できるペアマッ チハフマン変換符号化方法の特定の実装は、以下の通りである。 ＭＰＥＧ−２ ＤＣＴ係数表０に対応する表１は、原（旧）記号と、本発明に よるペアマッチハフマン変換符号化方法の特定の実装の結果として得られる変換 符号化記号とを示す。 分かるように、本発明のペアマッチハフマン変換符号化方法のこの特定の実装 によれば、ＭＰＥＧ−２ ＤＣＴ係数表０および１における旧記号の選択された ものを、１ビットをこれらの末尾に加えることによって変更する。この特定の構 成によれば、前記加えられたビットが論理「０」の場合、前記変換符号化された 記号は、前記旧記号と同じ意味である。しかしながら、前記加えられたビットが 論理「１」の場合、前記旧記号と異なった意味である。 特に、表１の特定の実装によれば、旧記号「１１ｓ」（ここでｓを指定された 符号ビットとする）は、変換符号化記号「１１０ｓ」または「１１１」に変換符 号化される。変換符号化記号「１１０ｓ」は、旧記号「１１ｓ」と同じ意味（す なわち、ラン０、レベル１）を有するが、変換符号化記号「１１１」は、６ビッ トＤＣＴ係数エスケープシーケンス記号と、ラン０値を有するランワードとを表 し、（［＋１２］として示される）後に続く１２ビットは、前記ＤＣＴ係数のレ ベル（大きさ）を表すのに使用される。したがって、６ビットＤＣＴ係数エスケ ープシーケンス記号と、６ビットランワードと、１２ビットレベルワードとから 成る原２４ビットエスケープシーケンスが、変換符号化１５ビットＤＣＴ係数エ スケープシーケンスに成功裏に変換符号化された。これは、ＶＬＤ１８の出力復 号化ウィンドウ３８が３２ビット幅である場合において、すべての変換符号化記 号が３２／２＝１６以下のビット長を有するという規準を満たす。 「マッピング比」は、前記旧記号におけるビット数の前記変換復号化記号にお けるビット数に対する比を示す。容易に分かるように、変換符号化記号「１１０ ｓ」の旧記号「１１ｓ」に対するマッピング比は、前記旧記号が必要とする３ビ ットに比べて、前記旧記号と同じ意味を有する変換符号化記号が４ビットを必要 とするため、４／３である。これは、すべての画像データがこのコードワードの みのシーケンスによって表される（非常に起こりそうもない）最悪の状況に適応 するために、ペアマッチハフマン変換符号化を使用しない（すなわち、前記原（ 旧）探索表を使用する）実施形態に比べて、レートバッファ１２２の必要なサイ ズにおいて３３．３３％の増加を必要とする。対照的に、変換符号化記号「１１ １［＋１２］」の前記旧２４ビットＤＣＴ係数エスケープシーケンスに対するマ ッピング比は、前記旧記号が必要とする２４ビットに比べて、前記旧記号と同じ 意味を有する変換符号化記号が１５ビットを必要とするため、１５／２４である 。したがって、このコードワードのみのシーケンスによって表される最悪の場合 の画像を処理するレートバッファ１２２の必要なサイズは、実際に３７．５０％ 減少する。 表１の参照を続けて、旧記号「０１１ｓ」は、変換符号化記号「０１１０ｓ」 または「０１１１」に変換符号化される。変換符号化記号「０１１０ｓ」は、旧 記号「０１１ｓ」と同じ意味（すなわち、ラン１、レベル１）を有し、変換符号 化記号「０１１１」は、６ビットＤＣＴ係数エスケープシーケンス記号と、ラン １値を有するランワードとを表し、（［＋１２］として示される）後に続く１２ ビットは、前記ＤＣＴ係数のレベル（大きさ）を表すのに使用される。したがっ て、６ビットＤＣＴ係数エスケープシーケンス記号と、６ビットランワードと、 １２ビットレベルワードとから成る原２４ビットエスケープシーケンスが、変換 符号化１６ビットＤＣＴ係数エスケープシーケンスに成功裏に変換符号化された 。これは、ＶＬＤ１８の出力復号化ウィンドウ３８が３２ビット幅である場合に おいて、すべての変換符号化記号が３２／２＝１６以下のビット長を有するとい う規準を満たす。 容易に分かるように、変換符号化記号「０１１０ｓ」の旧記号「０１１ｓ」に 対するマッピング比は、前記旧記号が必要とする４ビットに比べて、前記旧記号 と同じ意味を有する変換符号化記号が５ビットを必要とするため、５／４である 。 これは、ペアマッチハフマン変換符号化を使用しない（すなわち、前記原（旧） 探索表を使用する）実施形態に比べて、レートバッファ１２２の必要なサイズに おいて２５．００％の増加を必要とする。対照的に、変換符号化記号「０１１１ ［＋１２］」の前記旧２４ビットＤＣＴ係数エスケープシーケンスに対するマッ ピング比は、前記旧記号が必要とする２４ビットに比べて、前記旧記号と同じ意 味を有する変換符号化記号が１６ビットを必要とするため、１６／２４である。 したがって、このコードワードのみのシーケンスによって表される最悪の場合の 画像を処理するレートバッファ１２２の必要なサイズは、実際に３３．３３％減 少する。 表１の参照を続けて、旧記号「０１００ｓ」は、変換符号化記号「０１０００ ｓ」または「０１００１」に変換符号化される。変換符号化記号「０１０００ｓ 」は、旧記号「０１００ｓ」と同じ意味（すなわち、ラン０、レベル２）を有し 、変換符号化記号「０１００１」は、（［＋８］として示される）後に続く８ビ ットが、１１以上のビット長を有するＤＣＴ係数のハフマン記号を表すことを示 す。したがって、１１−１７ビットのビット長を有する原（旧）ＤＣＴ係数が、 １１ないし１７ビット長のすべての旧ＤＣＴ係数を表す固定長１３ビット変換符 号化ＤＣＴ係数に成功裏に変換符号化された。これは、ＶＬＤ１８の出力復号化 ウィンドウ３８が３２ビット幅である場合において、すべての変換符号化記号が ３２／２＝１６以下のビット長を有するという規準を満たす。 容易に分かるように、変換符号化記号「０１０００ｓ」の旧記号「０１００ｓ 」に対するマッピング比は、前記旧記号が必要とする５ビットに比べて、前記旧 記号と同じ意味を有する変換符号化記号が６ビットを必要とするため、６／５で ある。これは、ペアマッチハフマン変換符号化を使用しない（すなわち、前記原 （旧）探索表を使用する）実施形態に比べて、レートバッファ１２２の必要なサ イズにおいて２０．００％の増加を必要とする。変換符号化記号「０１００１［ ＋８]」の前記１１ないし１７のビット長を有する旧ＤＣＴ係数に対するマッピ ング比は、変換復号化された前記旧ＤＣＴ係数のビット長に応じて、１３／１７ ないし１３／１１である。したがって、このコードワードのみのシーケンスによ って表される最悪の場合の画像を処理するレートバッファ１２２の必要なサイズ は、 ペアマッチハフマン変換復号化を行わないＶＬＤ１８の実施形態用のレートバッ ファ１２２の必要なサイズの−２３．５０％ないし＋１８．２０％の範囲におい て減少する。 可能なプリフィックス組み合わせの数は、異なったプリフィックスの数の自乗 に等しいことから、前記変換復号化プリフィックス組み合わせ探索表に入力する 必要があるプリフィックス組み合わせの合計数は、上述したようなペアマッチハ フマン変換符号化を使用しないＶＬＤ１８の実施形態に関連して必要なプリフィ ックス組み合わせ探索表に比べて３．０６倍（すなわち、３０６％）減少する。 すなわち、可能な旧プリフィックス組み合わせの数は、１４²＝１９６であり、 可能な変換符号化プリフィックス組み合わせの数は、８²＝６４である。 さらに、前記変換符号化プリフィックス組み合わせ探索表の必要なサイズは、 前記旧プリフィックス組み合わせ探索表の必要なサイズに比べて劇的に減少し、 前記タイミングクリティカル長さ復号化ループのこのタイミングクリティカルな 構成要素の伝播遅延を相当に減少することができる。これは、（必要ならば）よ り高いクロックレートで動作すべきペアマッチハフマン変換符号化を用いるＶＬ Ｄ１８を、より小さい論理資源で、そしてさらにより高いデータスループットで 可能にする。この可能性を実現することができる用途は、４：２：２および４： ４：４クロマフォーマットをサポートする業務用ＨＤＴＶデコーダを含む。 ＭＰＥＧ−２ ＤＣＴ係数表１に対応する表２は、前記原（「旧」）記号と、 本発明によるペアマッチハフマン変換符号化方法の特定の実装の結果として得ら れる変換符号化記号とを示す。 表２の特定の参照により、旧記号「０１０ｓ」は、変換符号化記号「０１００ ｓ」または「０１０１」に変換符号化される。変換符号化記号「０１００ｓ」は 、旧記号「０１０ｓ」と同じ意味（すなわち、ラン１、レベル１）を有するが、 変換符号化記号「０１０１」は、６ビットＤＣＴ係数エスケープシーケンス記号 と、ラン０値を有するランワードとを表し、（［＋１２］として示される）後に 続く１２ビットは、前記ＤＣＴ係数のレベル（大きさ）を表すのに使用される。 したがって、６ビットＤＣＴ係数エスケープシーケンス記号と、６ビットランワ ードと、１２ビットレベルワードとから成る原２４ビットエスケープシーケンス が、変換符号化１６ビットＤＣＴ係数エスケープシーケンスに成功裏に変換符号 化された。これは、ＶＬＤ１８の出力復号化ウィンドウ３８が３２ビット幅であ る場合において、すべての変換符号化記号が３２／２＝１６以下のビット長を有 するという規準を満たす。 容易に分かるように、変換符号化記号「０１００ｓ」の旧記号「０１０ｓ」に 対するマッピング比は、前記旧記号が必要とする４ビットに比べて、前記旧記号 と同じ意味を有する変換符号化記号が５ビットを必要とするため、５／４である 。これは、すべての画像データがこのコードワードのみのシーケンスによって表 される（非常に起こりそうもない）最悪の状況に適応するために、ペアマッチハ フマン変換符号化を使用しない（すなわち、前記原（旧）探索表を使用する）実 施形態に比べて、レートバッファ１２２の必要なサイズにおいて２５．００％の 増 加を必要とする。対照的に、変換符号化記号「０１０１［＋１２］」の前記旧２ ４ビットＤＣＴ係数エスケープシーケンスに対するマッピング比は、前記旧記号 が必要とする２４ビットに比べて、前記旧記号と同じ意味を有する変換符号化記 号が１６ビットを必要とするため、１６／２４である。したがって、このコード ワードのみのシーケンスによって表される最悪の場合の画像を処理するレートバ ッファ１２２の必要なサイズは、実際に３３．３３％減少する。 表２の参照を続けて、旧記号「１１０ｓ」は、変換符号化記号「１１００ｓ」 または「１１０１」に変換符号化される。変換符号化記号「１１００ｓ」は、旧 記号「１１０ｓ」と同じ意味（すなわち、ラン０、レベル２）を有し、変換符号 化記号「１１０１」は、６ビットＤＣＴ係数エスケープシーケンス記号と、ラン １値を有するランワードとを表し、（［＋１２］として示される）後に続く１２ ビットは、前記ＤＣＴ係数のレベル（大きさ）を表すのに使用される。したがっ て、６ビットＤＣＴ係数エスケープシーケンス記号と、６ビットランワードと、 １２ビットレベルワードとから成る原２４ビットエスケープシーケンスが、変換 符号化１６ビットＤＣＴ係数エスケープシーケンスに成功裏に変換符号化された 。これは、ＶＬＤ１８の出力復号化ウィンドウ３８が３２ビット幅である場合に おいて、すべての変換符号化記号が３２／２＝１６以下のビット長を有するとい う規準を満たす。 容易に分かるように、変換符号化記号「１１００ｓ」の旧記号「１１０ｓ」に 対するマッピング比は、前記旧記号が必要とする４ビットに比べて、前記旧記号 と同じ意味を有する変換符号化記号が５ビットを必要とするため、５／４である 。これは、ペアマッチハフマン変換符号化を使用しない（すなわち、前記原（旧 ）探索表を使用する）実施形態に比べて、レートバッファ１２２の必要なサイズ において２５．００％の増加を必要とする。対照的に、変換符号化記号「１１０ １［＋１２］」の前記旧２４ビットＤＣＴ係数エスケープシーケンスに対するマ ッピング比は、前記旧記号が必要とする２４ビットに比べて、前記旧記号と同じ 意味を有する変換符号化記号が１６ビットを必要とするため、１６／２４である 。したがって、このコードワードのみのシーケンスによって表される最悪の場合 の画像を処理するレートバッファ１２２の必要なサイズは、実際に３３．３３％ 減 少する。 表２の参照を続けて、旧記号「０１１０」は、変換符号化記号「０１１００」 または「０１１０１」に変換符号化される。変換符号化記号「０１１００」は、 旧記号「０１１０」と同じ意味（すなわち、「ブロックの終端」）を有し、変換 符号化記号「０１１０１」は、（［＋８］として示される）後に続く８ビットが 、１１以上のビット長を有するＤＣＴ係数のハフマン記号を表すことを示す。し たがって、１１−１７ビットのビット長を有する原（旧）ＤＣＴ係数が、１１な いし１７ビット長のすべての旧ＤＣＴ係数を表す固定長１３ビット変換符号化Ｄ ＣＴ係数に成功裏に変換符号化された。これは、ＶＬＤ１８の出力復号化ウィン ドウ３８が３２ビット幅である場合において、すべての変換符号化記号が３２／ ２＝１６以下のビット長を有するという規準を満たす。 容易に分かるように、変換符号化記号「０１１００」の旧記号「０１１０」に 対するマッピング比は、前記旧記号が必要とする４ビットに比べて、前記旧記号 と同じ意味を有する変換符号化記号が５ビットを必要とするため、５／４である 。これは、ペアマッチハフマン変換符号化を使用しない（すなわち、前記原（旧 ）探索表を使用する）実施形態に比べて、レートバッファ１２２の必要なサイズ において２５．００％の増加を必要とする。変換符号化記号「０１１０１［＋８ ］」の前記１１ないし１７のビット長を有する旧ＤＣＴ係数に対するマッピング 比は、変換復号化された前記旧ＤＣＴ係数のビット長に応じて、１３／１７ない し１３／１１である。したがって、このコードワードのみのシーケンスによって 表される最悪の場合の画像を処理するレートバッファ１２２の必要なサイズは、 ペアマッチハフマン変換復号化を行わないＶＬＤ１８の実施形態用のレートバッ ファ１２２の必要なサイズの−２３．５０％ないし＋１８．２０％の範囲におい て減少する。 １１ないし１７ビットの長さを有するすべての原ＤＣＴ係数が同じビット長（ すなわち１３ビット）を有する変換符号化ＤＣＴ係数に変換され、同じ５ビット プリフィックスおよび８ビット固定サブ木がすべての対応する値を表すことから 、変換復号化ＭＰＥＧ−２ ＤＣＴ係数表０および変換復号化ＭＰＥＧ−２ Ｄ ＣＴ係数表１は、原ＭＰＥＧ−２ ＤＣＴ係数表０および１において必要な１４ の 異なるワード長と相違して、８の異なるワード長のコードワードのみを有するこ とを認識することも重要である。したがって、前記旧表におけるように１４の異 なるビット長のワードを有するよりも、前記変換符号化表は、８の異なるビット 長のワードのみを有する。 上述した本発明のペアマッチハフマン変換符号化方法の特定の実装によれば、 復号化すべき画像全体が前記最悪の場合のコードワードのみのシーケンスによっ て表される（非常に起こりそうもない）最悪のシナリオに適応するために、それ によって必要とされる前記最大レートバッファサイズの増加は、３３．３３％で ある。実際に必要な前記レートバッファサイズの増加は、この最悪の場合のシナ リオがほとんどありそうもないため、そして、前記コードワード長が実際に減少 するか、変化しないままである多数の場合により、ほとんど確実により少ない。 いずれにしても、前記３３．３３％の最悪の場合のレートバッファサイズの増加 は、ビットストリームタグ付けを使用し、必要な１００％のレートバッファサイ ズの増加を犠牲にしてＶＬＤ性能を改善するＶＬＤアーキテクチャに比べて大き な改善である。さらに、前記小さいレートバッファサイズの増加は、以下の理由 のため、重要な問題ではないかもしれない。ＭＰＥＧ−２のメインプロファイル ハイレベル（ＨＤＴＶレベル）は、９．７８１，２４８メガビットのレートバッ ファサイズを指定する。商業的に利用可能なメモリは、「自乗」サイズになる。 したがって、前記指定されたサイズに最も近いサイズを有する商業的に利用可能 なメモリは、１６メガビットメモリ装置である。したがって、本発明による上述 した好例のペアマッチハフマン変換符号化方法を用いるＶＬＤに必要な最大レー トバッファサイズは１３．０１４，６６４メガビットであることから、実際のト レードオフは必要ない。さらに、メモリ価格における最近の劇的な下落は、前記 メモリサイズ／コスト問題の重要性をさらに最小にする。 当業者には、前記ペイロードビットストリームデータ処理に対する１クロック サイクル当たり２倍のスループットが本発明の方法によって保証されることから 、この方法を使用する２ビットビットストリームセグメント化を行うＶＬＤが、 合理的な低クロックレートにおいて動作することができ、同時に、前記要求され るデータスループットを実時間において得ることができることを理解されるであ ろ う。非分割低メモリ要求復号化構成のアーキテクチャ上の利益と共にメモリコス トを節約することは、重要であるかもしれない。業務用４：２：２および４：４ ：４ＶＬＤ実装において、慣例的な単独ＶＬＤデコーダの可能性は、必要な「異 常な」処理クロックレートに関係するＶＬＳＩの技術的限界により、疑わしい。 異なったクロマフォーマットに対する１９２０×１０８８ＨＤＴＶ画像の実時 間処理に対するＶＬＤスループット増大特徴を図７において示し、ここで、図Ａ は、クロマフォーマット４：２：０用マクロブロック構造（マクロブロックヘッ ダ７０１に最大６個の輝度および色光度ブロック７００が続く）を示し、図Ｂは 、クロマフォーマット４：２：２用マクロブロック構造（マクロブロックヘッダ ７０１に最大８個の輝度および色光度ブロック７００が続く）を示し、図Ｃは、 クロマフォーマット４：２：４用マクロブロック構造（マクロブロックヘッダ７ ０１に最大１２個の輝度および色光度ブロック７００が続く）を示す。 マクロブロックヘッダ７０１を、慣例的な単一ワードセグメント化方法を使用 するＶＬＤにおいて処理する。非効率の処理を考えて、前記マクロブロックヘッ ダは、同じクロックサイクル数において処理される４０個の記号を有するとする 。簡単にするために、前記マクロブロックヘッダにおいて存在する動きベクトル を、これらが前記ＤＣＴ係数と同様に並列処理に適しているとしても、慣例的な 方法において処理する。 前記マクロブロック内において、ＤＣ係数７０２をＡＣ係数７０３と異なって 符号化し、したがって、慣例的な方法（すなわち、１ＤＣ係数あたり１クロック サイクル）において処理する。残りの最大６３個のＡＣ係数と、ブロックの終端 （ＥＯＢ）７０４は、１ブロック当たり最大３２対に適合することを保証され、 したがって、最大３２のクロックサイクルを処理するために必要とする。前記マ クロブロック外において、前記すべてのＤＣＴ係数およびＥＯＢ（１ブロック当 たり最大６５個の記号）を、並列に処理することができる。双方の場合において 、ＤＣＴ係数の１ブロックの処理は、３３クロックサイクル内に処理されること が保証される。 最悪の場合の４３０記号４：２：０マクロブロックを２３８サイクル内に処理 することができ、最悪の場合の５６０記号４：２：２マクロブロックを３４０サ イクル内に処理することができ、最悪の場合の８２０記号４：４：４マクロブロ ックを４３６サイクル内に処理することができることが分かる。これらの結果に 基づいて、前記スループット増大特性を、表３において、異なったクロマフォー マットに関して示す。このスループット増大率は、異なった形式ＶＬＤの効率を 特徴付ける。この率を、１マクロブロック当たりの実際の記号の数と、これらの 処理に必要なクロックサイクル数との比として規定する。このスループット増大 率は、単一ワードビットストリームセグメント化を行うＶＬＤにおいては１に等 しい。本発明による２ワードビットストリームセグメント化およびハフマン変換 符号化を行うＶＬＤに関して、前記スループット増大率は、４：２：０クロマフ ォーマットに対して１．８１であり、４：２：２クロマフォーマットに対して１ ．８４であり、４：４：４クロマフォーマットに対して１．８８である。 本発明による２ワードビットストリームセグメント化およびハフマン変換符号 化を行うＶＬＤによれば、４：４：４クロマフォーマットを含むすべてのクロマ フォーマットを、ＶＬＳＩの現在の技術レベルを使用して、効率的に実装するこ とができる。表３に示すように、本発明の４：２：０クロマフォーマットＶＬＤ を、６０．２４ＭＨｚの最低のクロックレートにおいて実装することができ、本 発明の４：２：２クロマフォーマットＶＬＤを、７６．９５ＭＨｚの最低のクロ ックレートにおいて実装することができ、本発明の４：４：４クロマフォーマッ トＶＬＤを、１１０．３６ＭＨｚの最低のクロックレートにおいて実装すること ができ、これらの数に対するいくつかの改善を、前記マクロブロックヘッダにお ける動きベクトルの並列処理に関して実現することができる。 以上において、本発明の好適実施形態を詳細に説明したが、当業者には明らか であろうここで教えられる基本的な発明の概念の多くの変形および／または変更 が、依然として、添付した発明の範囲において規定されるような本発明の精神お よび範囲内であることを明らかに理解すべきである。この関係において、以上に 記載した本発明のペアマッチハフマン変換符号化方法の特定の実装は、この方法 の多くの可能な実装の単に説明的なものであることを明らかに理解すべきである 。 さらに、ＶＬＤ１８の現在好適な実施形態を２ワードビットストリームセグメ ント化の特定の場合に関係して説明したが、本発明はＭワードビットストリーム セグメント化を広く含み、ここで、Ｍ≧２（例えば、Ｍを３以上に規定すること ができる）とし、その場合において、本発明のハフマン変換符号化方法を、どの ようなＭ個の複変換符号化記号をも、前記ＶＬＤの復号化ウィンドウのビット幅 を越えることなく、並列処理のためにＭマッチさせることができることを保証す るように適合させなければならない。さらに、上述したように、本発明のハフマ ン変換符号化方法を、ここで開示したＭワードビットストリームセグメント化を 行うＶＬＤに加え、どのような好適な並列ＶＬＤアーキテクチャに関連して実装 することもできることを明らかに理解すべきである。本発明のペアマッチハフマ ン変換符号化方法が、認定コードワードのみがハフマン変換符号化される（すな わち、非認定コードワードはハフマン変換符号化されない）ように、そして、す べての無変換符号化認定コードワードが、前記ＶＬＤの復号化ウィンドウのビッ ト幅を越えることなく並列処理のためにペアマッチされ得るか、前記ＶＬＤの２ 倍のスループットを犠牲にすることなく逐次的に処理され得るように好適に処理 されることは明らかであろう。

Claims (1)

1. 【特許請求の範囲】 １．２ワードビットストリームセグメント化を行う可変長デコーダ（ＶＬＤ）に よって処理すべき複数の認定および非認定形式の可変長原コードワードを含むハ フマン符号化ビットストリームをペアマッチハフマン変換符号化する方法におい て、前記ＶＬＤがＮビットワード幅の復号化ウィンドウを有し、該方法が、 前記認定形式のコードワードのうち少なくとも選択されたものをペアマッチ ハフマン変換符号化するステップを具え、 前記変換符号化されたコードワードの組み合わされた長さを＜Ｎとし、Ｎを ２つの最大長認定コードワードの組み合わされた長さより小さくしたことを特徴 とする方法。 ２．請求の範囲１に記載の方法において、 前記ハフマン符号化ビットストリームを、動きベクトルと、ＤＣＴハフマン 記号および、０，１，および２またはそれ以上のランを有するＤＣＴ係数エスケ ープシーケンスと、セットアップデータとを含むＭＰＥＧビデオビットストリー ムとし、 前記認定コードワードが、前記動きベクトルおよびＤＣＴ係数を含むことを 特徴とする方法。 ３．請求の範囲２に記載の方法において、前記認定形式のコードワードのうち少 なくとも選択されたものが、０および１のランを有するすべてのＤＣＴ係数エス ケープシーケンスを含むことを特徴とする方法。 ４．請求の範囲３に記載の方法において、前記認定形式のコードワードのうち少 なくとも選択されたものが、１１以上のビット長を有するすべてのＤＣＴ係数を さらに含むことを特徴とする方法。 ５．請求の範囲４に記載の方法において、１１以上のビット長を有する原ＤＣＴ 係数を表す変換符号化コードワードのすべてが、同じビット長を有することを特 徴とする方法。 ６．請求の範囲４に記載の方法において、前記組み合わされた長さを決定するス テップを、前記認定形式の変換符号化および無変換符号化コードワードのプリ フィックスのすべての可能な２ワード組み合わせに対応する項目を含むプリフィ ックス組み合わせ表を使用して行うことを特徴とする方法。 ７．請求の範囲１に記載の方法において、 前記ペアマッチハフマン変換符号化を、個々の変換符号化コードワードを発 生するために、前記複数の原コードワードの各々の終端に１ビットを付加するこ とによって行い、 前記変換符号化コードワードの各々に関して、前記付加ビットの第１論理レ ベルが、前記変換符号化コードワードが前記個々の原コードワードと同じ意味を 有することを示し、前記付加ビットの第２論理レベルが、前記変換符号化コード ワードが前記個々の原コードワードと異なる意味を有することを示すことを特徴 とする方法。 ８．請求の範囲１に記載の方法において、変換符号化されていない前記認定コー ド形式のコードワードのすべての対の組み合わされた長さを、前記ＶＬＤによっ て少なくとも４つのＤＣＴ係数が前記ＶＬＤの２つの逐次的なクロックサイクル 中に処理されるのが保証されるように単独に処理できる認定形式のコードワード を除いて、＜Ｎとしたことを特徴とする方法。 ９．請求の範囲８に記載の方法において、前記ＶＬＤによって少なくとも４つの ＤＣＴ係数が前記ＶＬＤの２つの逐次的なクロックサイクル中に処理されるのが 保証されるように単独に処理できる認定形式のコードワードが、２以上のランを 有する前記ＤＣＴ係数エスケープシーケンスを具えることを特徴とする方法。 １０．請求の範囲１に記載の方法において、 前記ハフマン符号化ビットストリームを、ペイロードデータおよびセットア ップデータを含むＭＰＥＧビデオビットストリームとし、 前記認定形式のコードワードが、前記ペイロードデータに対応するコードワ ード形式を具え、 前記非認定形式のコードワードが、前記セットアップデータに対応するコー ドワード形式を具えることを特徴とする方法。 １１．複数の認定および非認定形式の可変長原コードワードを含むハフマン符号 化ビットストリームを２ワードビットストリームセグメント化によって処理する 方法において、 前記認定形式のコードワードのうち少なくとも選択されたものをペアマッチハ フマン変換符号化し、対応する変換符号化コードワードを発生するステップと、 前記変換符号化コードワードのすべておよび、前記可変長原コードワードのう ちの変換符号化されていないものすべてを緩衝し、前記可変長原コードワードの 変換符号化されたものおよび変換符号化されていないものの双方から成る入力ビ ットストリームを出力するステップと、 前記入力ビットストリームを登録し、利用可能な入力ビットのシーケンスを発 生するステップと、 前記利用可能な入力ビットのシーケンスに含まれる１つ以上のコードワードを 含むＮビット幅の復号化ウィンドウを与えるステップと、 前記復号化ウィンドウが１対の認定コードワードを含むか否かを決定するステ ップと、 前記復号化ウィンドウが１対の認定コードワードを含むことを決定した場合、 前記認定コードワード対の組み合わされた長さを決定し、この組み合わされた長 さの組み合わされた長さ信号表現を発生し、前記復号化ウィンドウを前記利用可 能な入力ビットのシーケンスを横切って前記組み合わされた長さ信号に応じてシ フトするステップと、 前記復号化ウィンドウに含まれる先導コードワードの長さを決定し、前記先導 コードワードの決定された長さの先導ワード長信号表現を発生するステップと、 前記復号化ウィンドウが１対の認定コードワードを含まないことを決定した場 合、前記復号化ウィンドウを前記利用可能な入力ビットのシーケンスを横切って 前記先導ワード長信号に応じてシフトするステップとを具え、 前記変換符号化コードワードのどの対の組み合わされた長さも＜Ｎとし、Ｎを ２つの最大長認定コードワードの組み合わされた長さよりも小さくしたことを特 徴とする方法。 １２．複数の認定および非認定形式の可変長原コードワードを含むハフマン符号 化ビットストリームを２ワードビットストリームセグメント化によって処理する 可変長デコーダにおいて、 前記認定形式のコードワードのうち少なくとも選択されたものをペアマッチ ハフマン変換符号化し、対応する変換符号化コードワードを発生する手段と、 前記変換符号化コードワードのすべておよび、前記可変長原コードワードの うちの変換符号化されていないものすべてを緩衝し、前記可変長原コードワード の変換符号化されたものおよび変換符号化されていないものの双方から成る入力 ビットストリームを出力する手段と、 前記入力ビットストリームを登録し、利用可能な入力ビットのシーケンスを 発生する手段と、 前記利用可能な入力ビットのシーケンスに含まれる１つ以上のコードワード を含むＮビット幅の復号化ウィンドウを与えるシフタ手段と、 前記復号化ウィンドウが１対の前記認定コードワードを含むか否かを決定し 、前記認定コードワード対の組み合わされた長さを決定し、この組み合わされた 長さの組み合わされた長さ信号表現を発生し、前記復号化ウィンドウが１対の認 定コードワードを含むことを決定した場合、さらに、前記復号化ウィンドウに含 まれる先導コードワードの長さを決定し、前記先導コードワードの決定された長 さの先導ワード長信号表現を発生するコードワード長復号化手段と、 前記復号化ウィンドウが１対の前記認定コードワードを含むことを決定した 場合、前記組み合わされた長さ信号に応じて、そうでない場合、前記先導ワード 長信号に応じてワードポインタ信号を発生する計算ループ手段とを具え、前記シ フタ手段が前記ワードポインタ信号に応じて前記復号化ウィンドウを前記利用可 能な入力ビットのシーケンスを横切ってシフトし、 前記変換符号化コードワードのどの対の組み合わされた長さも＜Ｎとし、Ｎ を２つの最大長認定コードワードの組み合わされた長さよりも小さくしたことを 特徴とする可変長デコーダ。 １３．２ワードビットストリームセグメント化を行う可変長デコーダ（ＶＬＤ） によって処理すべき複数の認定および非認定形式の可変長原コードワードを含 むハフマン符号化ビットストリームをペアマッチハフマン変換符号化する装置に おいて、前記ＶＬＤがＮビット幅の復号化ウィンドウを有し、該装置が、 前記認定形式のコードワードのうち少なくとも選択されたものをペアマッチ ハフマン変換符号化し、対応する変換復号化コードワードを発生する変換復号化 回路を具え、 前記変換符号化コードワードのどの対の組み合わされた長さも＜Ｎとし、Ｎ を２つの最大長認定コードワードの組み合わされた長さよりも小さくしたことを 特徴とする装置。 １４．Ｍワードビットストリームセグメント化を行う可変長デコーダ（ＶＬＤ） によって処理すべき複数の認定および非認定形式の可変長原コードワードを含む ハフマン符号化ビットストリームをペアマッチハフマン変換符号化する装置にお いて、前記ＶＬＤがＮビット幅の復号化ウィンドウを有し、該装置が、 前記認定形式のコードワードのうち少なくとも選択されたものをペアマッチ ハフマン変換符号化し、対応する変換復号化コードワードを発生する変換復号化 回路を具え、 前記変換符号化コードワードのどのＭの組み合わされた長さも≦Ｎとし、Ｍ ≧２としたことを特徴とする装置。 １５．複数の認定および非認定形式の可変長原コードワードを含むハフマン符号 化ビットストリームをＭワードビットストリームセグメント化によって処理する 可変長デコーダにおいて、 前記認定形式のコードワードのうち少なくとも選択されたものをペアマッチ ハフマン変換符号化し、対応する変換符号化コードワードを発生する手段と、 前記変換符号化コードワードのすべておよび、前記可変長原コードワードの うちの変換符号化されていないものすべてを緩衝し、前記可変長原コードワード の変換符号化されたものおよび変換符号化されていないものの双方から成る入力 ビットストリームを出力する手段と、 前記入力ビットストリームを登録し、利用可能な入力ビットのシーケンスを 発生する手段と、 前記利用可能な入力ビットのシーケンスに含まれる１つ以上のコードワード を含むＮビット幅の復号化ウィンドウを与えるシフタ手段と、 前記復号化ウィンドウがＭ個の前記認定コードワードを含むか否かを決定し、 前記Ｍ個の認定コードワードの組み合わされた長さを決定し、この組み合わされ た長さの組み合わされた長さ信号表現を発生し、前記復号化ウィンドウがＭ個の 前記認定コードワードを含むことを決定した場合、さらに、前記復号化ウィンド ウに含まれるＭ−１個の先導コードワードの長さを決定し、前記Ｍ−１個の先導 コードワードの決定された長さの先導ワード長信号表現を発生するコードワード 長復号化手段と、 前記復号化ウィンドウがＭ個の前記認定コードワードを含むことを決定した場 合、前記組み合わされた長さ信号に応じて、そうでない場合、前記先導ワード長 信号に応じてワードポインタ信号を発生する計算ループ手段とを具え、前記シフ タ手段が前記ワードポインタ信号に応じて前記復号化ウィンドウを前記利用可能 な入力ビットのシーケンスを横切ってシフトし、 前記変換符号化コードワードのどのＭ個の組み合わされた長さも≦Ｎとし、Ｍ ≧２としたことを特徴とする可変長デコーダ。