KR100468068B1 - 스티프 에지를 가지는 지연 스테이지 - Google Patents

Abstract

본 발명은 높은 임피던스 트랜지스터(M1, M2)를 가지는 인버터 및 낮은 임피던스 트랜지스터(M3 및 M4)를 가지는 부가적인 직렬 접속 인버터를 구비한 시간 지연 스테이지에 관한 것이고, MOS 캐패시터는 낮은 임피던스 인버터의 트랜지스터들의 게이트 및 시간 지연 스테이지 출력(D) 사이에 제공된다. 상기 회로는 시간 지연 스테이지가 비교적 적은 수의 구성부품을 사용하여 만들어지게 한다.

Description

스티프 에지를 가지는 지연 스테이지 {STEEP EDGE TIME-DELAY RELAY}

논리 회로에서, 연속적인 동작을 제어하기 위하여 주로 지연된 에지가 사용된다. 그러나, 긴 지연은 동시에 에지의 느린 하강(slow-down) 및/또는 에지 스티프니스의 감소를 나타내거나, 상기 지연은 다수의 간단한 회로, 예를 들어 인버터 캐스케이드에 의해 실현되어야 한다. 이런 문제점을 극복하기 위한 한가지 방법은 RC 엘리먼트 및/또는 적분기 및 다운스트림 슈미트(Schmit) 트리거에 의해 형성된 직렬 회로이다. 상기 회로의 단점은 비교적 복잡하다는 것이다.US-특허 명세서 5,180,938에는, VO와 VCC 사이의 PMOS-캐패시턴스 및 VO와 VSS 사이의 NMOS-캐패시턴스가 제공되며, VO에 작용하는 캐패시턴스가 VO에 대한 중간 전압 영역 외부에서보다 상기 중간 전압 영역 내부에서 더 작도록 구성된 장치가 공지되어 있다. 이러한 효과는, 한편으로는 지연 시간이 배전 전압에 의존하지 않도록 그리고 한편으로는 낮은 배전 전압에서 작동 속도를 증대시키기 위해 이용된다.일본 특허 출원서 JP-A-7-46098 또는 일본 특허 요약서, Band 95, Nr. 5, 30. June 1995에는, 제 2 인버터 스테이지의 입력 및 출력 사이에 캐패시턴스가 제공된 지연 회로가 공지되어 있다. 그러나 상기 전체 문헌에서는 캐패시턴스를 NMOS-캐패시턴스와 PMOS-캐패시턴스의 병렬 회로로 실현하고자 하는 방향에 대한 언급을 찾을 수 없다. 이러한 회로는 상당히 비용이 많이 소요되는데, 그 이유는 펄스를 형성하기 위해서는 제 1 인버터 스테이지 및 제 2 인버터 스테이지와 제 3 인버터 스테이지 사이에 저항이 필요하기 때문이다.

본 발명은 스티프(가파른)(steep) 에지를 가지는 지연 스테이지에 관한 것이다.

도 1은 본 발명에 따른 지연 스테이지의 회로 다이어그램을 도시한다.

도 2는 도 1에 도시된 회로를 설명하기 위한 전압/전압 다이어그램을 도시한다.

도 3은 도 1에 도시된 회로를 설명하기 위한 전압 시간 다이어그램을 도시한다.

본 발명의 목적은 가능한 한 적은 회로를 필요로 하는 스티프 에지를 갖는 지연 스테이지를 제공하는 것이다. 상기 목적은 본 발명에 따른 청구항 제 1 항의 특징부에 의해 달성된다. 본 발명의 바람직한 개선은 종속항에 기재된다.

본 발명은 도면을 참조하여 더 상세히 설명된다.

도 1은 두개의 인버터 및 두개의 캐패시터를 가지는 지연 스테이지를 도시한다. 지연 스테이지의 입력(E)에 대한 입력측에 접속된 제 1 인버터는 온 상태에서 단지 매우 작은 전류를 운송하거나 매우 높은 임피던스를 가지도록 바람직하게 매우 좁고 길게 설계된 p-채널 MOS 트랜지스터(M1) 및 n-채널 트랜지스터(M2)를 가진다. 트랜지스터(M1)의 제 1 단자는 공급 전압(VDD)에 접속되고 트랜지스터(M1)의 제 2 단자는 제 1 인버터의 출력(V)에 접속된다. 대응하여, 트랜지스터(M2)의 제 1 단자는 출력(V)에 접속되고 트랜지스터의 제 2 단자는 기준 접지 전위(VSS)에 접속된다. 제 2 인버터는 p-채널 MOS 트랜지스터(M3) 및 n-채널 MOS 트랜지스터(M4)를 포함하고, 양쪽 트랜지스터는 온 상태에서 비교적 작은 임피던스를 가진다. 트랜지스터(M1 및 M2)는 온 상태에서 트랜지스터(M3 및 M4)의 임피던스보다 최소한 10 팩터(factor)만큼 높은 임피던스를 갖는 것이 유리하다.

트랜지스터(M3 및 M4)의 두개의 게이트는 제 1 인버터 스테이지의 출력(V)에 접속되고 제 2 인버터 스테이지의 입력을 형성한다. 트랜지스터(M3)의 제 1 단자는 공급 전압(VDD)에 접속되고 트랜지스터(M3)의 제 2 단자는 지연 스테이지의 출력(D)에 접속된다. 대응하여, 트랜지스터(M4)의 제 1 입력은 출력(D)에 접속되고 트랜지스터(M4)의 제 2 단자는 기준 접지 전위(VSS)에 접속된다. 출력(D) 및 트랜지스터(M3)의 게이트 사이에 제 1 캐패시터가 위치하고, 출력(D) 및 트랜지스터(M4)의 게이트 사이에 제 2 캐패시터가 위치하고, 제 1 캐패시터는 MOS 트랜지스터(M5)에 의해 형성되고, 상기 트랜지스터(M5)의 게이트는 트랜지스터(M3)의 게이트에 접속되고 상기 트랜지스터(M5)의 소스 및 드레인은 출력(D)에 접속되고, 제 2 캐패시터는 n-채널 MOS 트랜지스터(M6)에 의해 형성되고, 상기 트랜지스터(M6)의 게이트는 트랜지스터(M4)의 게이트에 접속되고 상기 트랜지스터(M6)의 소스 및 드레인은 단자(D)에 접속된다.

트랜지스터(M5 및 M6)에 의해 형성된 이들 캐패시터의 캐패시턴스는 게이트 및 소스 단자 사이의 전압이 트랜지스터(M5 및 M6)의 임계 전압보다 커지자마자 게이트 및 채널 사이의 캐패시턴스에 의해 형성된다. 제 1 인버터의 출력(V) 및 제 2 인버터의 출력(D) 사이의 전압이 임계 전압(Vtn)보다 커지자마자, 트랜지스터(M6)는 채널을 형성하여 큰 캐패시턴스를 형성한다. 상기 임계치 이하에서, 채널은 존재하지 않고 단지 작은 기생 캐패시턴스만이 작동한다. 트랜지스터(M5)에 의해 형성된 제 2 캐패시터에서도 동일한 상황이 적용된다. 이런 트랜지스터(M5)에서, 채널은 출력(V) 및 출력(D) 사이의 전압이 트랜지스터(M5)의 임계치(Vtp)보다 낮을 때만 형성된다. 출력(V)에서의 전압(VV) 및 출력(D)에서의 전압(VD) 사이의 차 전압이 n-채널 트랜지스터(M6)의 임계치(Vtn)보다 작거나 같고 p-채널 트랜지스터(M5)의 임계치(Vtp)보다 크거나 같은 중간 범위에서, 트랜지스터(M5 및 M6)에 의해 형성된 두 개의 캐패시터의 경우에 비교적 작은 기생 캐패시턴스만이 작용한다.

이런 중간 범위는 캐패시턴스 갭으로서 불리고 도 2의 경계 범위에서 문자(A 및 B)로 표시된다. 도 2에서, VD는 세로 좌표상에 도시되고 전압(VV)은 가로 좌표상에 도시되고, 영 및 VDD 사이에서, 작은 VV의 값에 대해 전압(VD)이 대략 VDD의 값을 가지며 큰 VV의 값에 대해 전압(VD)이 대략 영의 값을 갖는다. 상기 A 및 B 사이의 범위를 포함하는 s-모양 변화는 전압 범위(Vtn≤VV ≤VDD-Vtt)를 발생한다.

소위 캐패시턴스 갭 외부에서, 큰 캐패시턴스는 본 발명에 따른 지연 스테이지의 지연이 비교적 길어서 출력(D)에서 에지 스티프니스가 비교적 작은 것을 보장한다. 대조적으로 캐패시턴스 갭 내에서, 지연 스테이지의 지연은 짧고 그래서 출력(D)에서의 에지 스티프니스는 비교적 크다. 스티프 프로파일은 인버터의 스위칭-오버 범위에 직접적으로 놓이고, 그 결과 다운스트림 인버터는 스티프 에지를 통해 스위칭한다. 지연 및 얕은 에지는 CMOS 회로의 스위칭-오버 범위 외부에 놓이지만 결과적으로 간섭하지 않는다.

입력(E)에서의 사각파 입력 전압(VE), 제 1 인버터 스테이지의 출력(V)에서의 전압(VV) 및 지연 스테이지의 출력(D)에서의 전압(VD)은 도 3에서 시간적 상관 관계로 도시된다. 이것은 전압(VV)이 전압(VE)의 상승 에지 다음 비교적 천천히 강하하고 전압(VE)의 강하 에지 다음 비교적 천천히 다시 상승하는 것을 도시한다. 전압(VV)의 느린 하강 및 느린 상승 범위의 중간 지역에서, 전압(VD)의 스티프 상승 및 스티프 하강이 각각 출력(D)에 발생한다.

Claims (2)

1. 지연 스테이지로서,

   제 1 인버터(M1, M2) 및 제 2 인버터(M3, M4)는 직렬로 접속되고, 상기 제 1 인버터는 p 채널 MOS 트랜지스터(M1) 및 n 채널 MOS 트랜지스터(M2)를 포함하고, 상기 제 1 인버터의 입력은 상기 지연 스테이지의 입력(E)에 해당하고, 상기 제 2 인버터의 출력은 상기 지연 스테이지의 출력(D)에 해당하고, 상기 제 1 인버터의 출력은 상기 제 2 인버터의 입력(V)과 접속되며,

   상기 제 2 인버터 스테이지는 p 채널 MOS 트랜지스터(M3) 및 n 채널 MOS 트랜지스터(M4)를 포함하고, 상기 트랜지스터들의 드레인 단자는 상기 지연 스테이지의 출력(D)과 접속되며,

   상기 제 2 인버터의 입력(V)과 접속된 상기 p 채널 MOS 트랜지스터(M3) 및 상기 n 채널 MOS 트랜지스터(M4)의 게이트와 상기 지연 스테이지의 출력(D) 사이에는 캐패시터로서 접속된 p 채널 MOS 트랜지스터(M5) 및 캐패시터로서 접속된 n 채널 MOS 트랜지스터(M6)로 이루어진 병렬 회로가 제공되는 것을 특징으로 하는 지연 스테이지.
2. 제 1 항에 있어서,

   상기 제 1 인버터의 MOS 트랜지스터(M1, M2)는 온 상태에서 상기 제 2 인버터의 MOS 트랜지스터(M3, M4)보다 적어도 10배 높은 임피던스를 갖는 것을 특징으로 하는 지연 스테이지.