KR100407842B1 - 펄스정형기회로 - Google Patents

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KR100407842B1 KR10-1998-0031828A KR19980031828A KR100407842B1 KR 100407842 B1 KR100407842 B1 KR 100407842B1 KR 19980031828 A KR19980031828 A KR 19980031828A KR 100407842 B1 KR100407842 B1 KR 100407842B1
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Abstract

본 발명에 따른 펄스 정형기 회로는 입력(E), 출력(A), 및 두 개의 공급 접점을 가지는 버퍼, 하나의 공급 접점(P)과 제 1 공급 전위 사이(V)에 연결된 제어가능한 제 1 스위치(1), 다른 공급 접점(N)과 제 2 공급 전위 사이(M)에 연결된 제어가능한 제 2 스위치(2), 버퍼(9, 10)의 출력과 제 1 공급 전위 사이(V)에 연결된 제어가능한 제 3 스위치(3), 그리고 버퍼(9, 10)의 출력과 제 2 공급 전위(M) 사이에 연결된 제어가능한 제 4 스위치(4)를 포함한다. 게다가, 스위치(1, 2, 3, 4)용 제어 장치가 포함되는데, 이는 버퍼(9, 10)의 출력에 연결되어, 버퍼(9, 10)의 출력 신호에 제 1 에지가 발생할 때 특정 펄스폭(Δt1)을 갖는 제 1 제어 펄스를 생산하며, 제 2 에지가 발생할 때 특정 펄스폭(Δt2)을 갖는 제 2 제어 펄스를 생산한다. 제 1 제어 펄스는 제 1 스위치(1)를 온 상태에서 오프 상태로 변경시키고 제 4 스위치(4)를 오프 상태에서 온 상태로 변경시키며, 제 2 제어 펄스는 제 2 스위치(2)를 온 상태에서 오프 상태로 변경시키고 제 3 스위치(3)를 오프 상태에서 온 상태로 변경시킨다.

Description

펄스 정형기 회로{PULSE SHAPER CIRCUIT}
본 발명은 펄스 정형기 회로에 관한 것이다.
디지털 회로에서 흔히 발생하는 문제는 소위 글리치(glitches)에 의해 야기되는데, 이는 특히 디지털 신호의 스위칭 에지(switching edges)에서 발생하여 실제 디지털 신호를 양 또는 음의 방향으로 오버슈트 시켜 왜곡되게 한다. 글리치의 원인은 다양하며 따라서 그 발생을 방지하기는 상당히 어렵다. 한편, 글리치의 발생은 디지털 회로의 동작에 심각한 손상을 가하게 된다.
본 발명의 목적은 디지털 신호에서 글리치를 제거하는 회로를 만드는 것이다.
본 발명의 목적은 청구의 범위 제 1 항에 따른 펄스 정형기에 의해 달성된다. 종속항들은 본 발명 사상을 상세화시키고 발전시킨다.
본 발명에 따른 펄스 정형기 회로는 특히, 입력, 출력, 및 두 개의 공급 접점을 가지는 버퍼, 하나의 공급 접점과 제 1 공급 전위 사이에 연결된 제어가능한 제 1 스위치, 다른 공급 전압 접점과 제 2 공급 전위 사이에 연결된 제어가능한 제 2 스위치, 버퍼의 출력과 제 1 공급 전위 사이에 연결된 제어가능한 제 3 스위치, 그리고 버퍼의 출력과 제 2 공급 전위 사이에 연결된 제어가능한 제 4 스위치를 포함한다. 게다가, 스위치용 제어 장치가 포함되는데, 이는 인버터의 출력에 연결되어, 인버터의 출력 신호에 제 1 에지가 발생할 때 특정 펄스폭을 갖는 제 1 제어 펄스를 생산하며, 제 2 에지가 발생할 때 특정 펄스폭을 갖는 제 2 제어 펄스를 생산한다. 제 1 제어 펄스는 제 1 스위치를 온에서 오프 상태로 변경시키고 제 4 스위치를 오프에서 온 상태로 변경시키며, 제 2 제어 펄스는 제 2 스위치를 온에서 오프 상태로 변경시키고 제 3 스위치를 오프 상태에서 온 상태로 변경시킨다.
본 발명에 따른 펄스 정형기 회로에서는, 단지 하나의 버퍼만이 출력과 입력 사이에 연결되어 있다. 다른 회로 부분은 입력 신호의 각 에지 변화에 따라 특정 길이를 갖는 펄스를 생산한다. 이 펄스는 버퍼를 차단하여 버퍼의 출력에서 새로운 에지 변화가 일어나는 것을 막는다. 펄스 길이에 의해 정의된 데드 타임 이후에만 버퍼가 다시 활성화되고, 출력의 상태가 입력 상태에 다시 의존하게 된다. 데드 타임은 입력 신호의 상승 에지와 하강 에지의 양자에 대해 이러한 방식으로 제어된다. 신호 경로에는 단지 하나의 버퍼만이 존재하기 때문에, 본 발명에 따른 펄스 정형기 회로는 신호 경로에 직접 통합될 수 있어서 단지 최소한의 부가적 지연만을 발생시킨다.
본 발명의 구체적 실시예에서는, 제 1 및 제 3 스위치는 각각 제 1 도전형의 제 1 및 제 3 트랜지스터로 형성되며, 제 2 및 제 4 스위치는 각각 제 2 도전형의 제 2 및 제 4 트랜지스터로 형성되며, 제 1 및 제 4 트랜지스터의 제어 접점은 서로 연결되어 제 1 제어 펄스에 의해 제어되고, 제 2 및 제 3 트랜지스터의 제어 접점은 서로 연결되어 제 2 제어 펄스에 의해 제어된다.
본 발명의 발전적 실시예에서는, 제어 회로가 NOR 게이트를 포함하는데, NOR 게이트의 출력은 제 1 및 제 4 트랜지스터의 제어 접점에 연결되며, 상기 제어 회로는 또한 NAND 게이트를 포함하는데, NAND 게이트의 출력은 제 2 및 제 3 트랜지스터의 제어 접점에 연결되며, NOR 게이트의 하나의 입력과 NAND 게이트의 하나의 입력에는 각각 버퍼 출력 신호가 공급되며, 각 나머지 입력에는 각각 상기 출력 신호와는 반전되는 지연된 버퍼 출력 신호가 공급된다. 이 경우에 제어 회로를 생산하는데 요구되는 회로가 매우 간단하다는 장점이 있다.
바람직하게는 버퍼가 인버터로 형성되는데 이는 최대한 간단한 회로로 최적 스위칭 특성을 보장한다.
인버터의 바람직한 일 실시예는, 제 1 도전형의 제 5 트랜지스터와 제 2 도전형의 제 6 트랜지스터를 포함하며, 이들 트랜지스터들의 상호 연결된 제어 접점들은 인버터의 입력을 형성하며, 상기 트랜지스터들의 피제어(controlled) 경로들은 공급 접점들 사이에서 서로 직렬로 연결되며, 두 개의 피제어 경로 사이의 탭은 인버터의 출력을 형성한다.
본 발명은 도면에 예시된 예시적 실시예들을 사용하여 좀 더 상세하게 설명하기로 한다.
도 1에 도시된 예시적 실시예는, 가제어(controllable) 스위치로 동작하는 p-채널 타입의 MOS 전계 효과 트랜지스터(1)와 역시 스위치로 동작하는 n-채널 타입의 MOS 전계 효과 트랜지스터(2)를 구비하고 있는데, 이들 각 트랜지스터는 각각 버퍼 회로의 공급 접점(P 또는 N)과 공급 전위(V 또는 M) 사이에 연결되어 있다. 버퍼 회로는 인버터로 형성되는데, 이 인버터는 p-채널 타입의 MOS 전계 효과 트랜지스터(9)와 n-채널 타입의 MOS 전계 효과 트랜지스터(10)를 가지고 있다. 이 배치에서는 두 개의 트랜지스터(9, 10)의 드레인 접점들이 서로 연결되어 펄스 정형기 회로의 출력(A)을 형성한다. 펄스 정형기 회로의 입력(E)은 두 개의 트랜지스터(9, 10)의 상호 연결된 게이트 접점들로 형성된다.
마지막으로, 인버터의 공급 접점들(P, N)은 트랜지스터들(9, 10)의 소스 접점들로 형성되는데, 트랜지스터(9)의 소스 접점은 트랜지스터(1)의 가제어 경로를 통해 공급 전위(V) 까지 배선되어 있으며, 트랜지스터(10)의 소스 접점은 트랜지스터(2)의 가제어 경로를 통해 공급 전위(M) 까지 배선되어 있다. 더 명확히 말하자면, 이 때문에 트랜지스터(9)의 소스 접점과 트랜지스터(1)의 드레인 접점이, 그리고 트랜지스터(10)의 소스 접점과 트랜지스터(2)의 드레인 접점이 서로 연결되어 있으며, 트랜지스터(1)의 소스 접점은 공급 전위(V)에 연결되어 있고, 트랜지스터(2)의 소스 접점은 공급 전위(M)에 연결되어 있다.
게다가, p-채널 타입의 MOS 전계 효과 트랜지스터(3)의 피제어 경로와 n-채널 타입의 MOS 전계 효과 트랜지스터(4)의 피제어 경로는 각 드레인 접점들이 출력(A)에 그리고 각 소스 접점들이 각각 공급 전위(V)와 공급 전위(M)에 연결되는 방식으로 각각 출력(A)과 공급 전위(V) 사이, 그리고 출력(A)과 공급 전위(M) 사이에 연결되어 있다. 이 경우에, 트랜지스터들(1, 4)의 게이트 접점들이 서로 연결되고, 트랜지스터들(2, 3)의 게이트 접점들이 서로 연결되어 있다. 트랜지스터들(1, 4)의 상호 연결된 게이트 접점들은 NOR 게이트(5)의 출력에 의해 제어되는데, 이 게이트(5)의 입력 중의 하나는 출력(A)에 직접 연결되어 있고 다른 하나는 인버팅 지연 소자(6)를 통해 출력(A)에 연결되어 있다. 트랜지스터들(2, 3)의 게이트 접점들은 NAND 게이트(7)의 출력에 연결되어 있는데, 이 게이트(7)의 입력 중의 하나는 출력(A)에 직접 연결되어 있고 다른 하나는 인버팅 지연 소자(8)를 통해 출력(A)에 연결되어 있다.
도 1에 도시된 회로가 동작하는 방식은 도 2에 도시되어 있다. 구형파 신호가 입력(E)에 인가되면, 출력(A)은 본질적으로 구형파 신호와 반대인 신호를 생산한다. 미가공된 출력 신호(A)와 시간적으로 지연, 반전된 출력 신호(A)의 논리적 결합 때문에 NOR 게이트(5)의 출력(B)은 출력 신호(A)의 각 하강 에지 이후와 입력 신호(E)의 각 상승 에지 이후에 각각 펄스폭이 Δt1 인 펄스를 생산한다. 이와 유사하게, NAND 게이트(7)의 출력(C)은 출력 신호(A)의 각 상승 에지 이후와 입력 신호(E)의 각 하강 에지 이후에 각각 펄스폭이 Δt2 인 펄스를 생산한다. 출력(B)에서의 신호가 양의 펄스를 생산하는 반면, 출력(C)에서의 신호는 음의 펄스를 생산한다. 각 펄스를 사용하여, 트랜지스터들(1, 4)과 트랜지스터들(2, 3)은 각각 특정 데드 타임 동안 출력(A)을 수동적으로 제어하며, 상기 출력(A)은 각 최후 상태로 남게 된다. 따라서 스위칭 에지 이후에 발생하는 글리치가 무시된다.
도 3에 도시된 예시적 실시예는 도 1의 실시예와 비교하여 아래와 같은 점들이 수정되었다. 두 개의 지연 소자들(6, 8) 대신에 단지 하나의 지연 소자(11)만이 사용되며, NOR 게이트(5)와 NAND 게이트(7)의 입력들은 서로 병렬로 연결되어 있으며 각각 인버팅 지연 소자(11)의 입력과 출력에 연결된다.
도 3에 도시된 회로가 동작하는 방식은 본질적으로 도 1에 도시된 회로의 그것과 일치하지만, 도 3의 예시적 실시예에서의 데드 타임 Δt 는 단지 지연 소자(11)에 의해서만 결정되며 따라서 두 게이트들 모두에 대해서 본질적으로 동일하다. 도 4는 입력(E)에서의 신호와 출력(A)에서의 이 신호의 반전 신호를 도시하고 있다. 이 경우에, NOR 게이트(5)의 출력(B)은 출력(A) 신호의 각 하강 에지와 입력(E) 신호의 각 상승 에지로 Δt 의 펄스폭을 가진 펄스를 생산한다. NAND 게이트(7)의 출력(C)은 출력(A) 신호의 각 상승 에지와 입력(E) 신호의 각 하강 에지로 Δt 의 펄스폭을 가진 음의 펄스를 생산한다. 출력(B) 또는 출력(C)에서 펄스가 생산되는 범위내에서는, 입력(E) 신호의 변화가 무시된다.
본 발명에 따라 디지털 신호에서 글리치를 제거하는 회로가 형성된다.
단지 하나의 버퍼만이 존재하기 때문에, 본 발명에 따른 펄스 정형기 회로는 신호 경로에 직접 통합될 수 있어서 단지 최소한의 부가적 지연만을 발생시키는 장점이 있다.
또한 이 경우에 제어 회로를 생산하는데 요구되는 회로가 매우 간단하다는 장점이 있다. 즉, 버퍼가 인버터로 형성되는데 이는 최대한 간단한 회로로 최적 스위칭 특성을 보장한다.
도 1은 본 발명에 따른 펄스 정형기 회로의 제 1 실시예에 관한 도.
도 2는 도 1에 도시된 회로가 동작하는 방식을 도시한 타이밍 도.
도 3은 본 발명에 따른 펄스 정형기 회로의 제 2 실시예에 관한 도.
도 4는 도 3에 도시된 회로가 동작하는 방식을 도시한 타이밍 도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 제 1 트랜지스터 2 : 제 2 트랜지스터
3 : 제 3 트랜지스터 4 : 제 4 트랜지스터
5 : NOR 게이트 6, 8 : 인버팅 지연 소자
7 : NAND 게이트 9 : 제 5 트랜지스터
10 : 제 6 트랜지스터

Claims (7)

  1. (a) 입력(E), 출력(A), 및 두 개의 공급 접점들을 가지는 버퍼;
    (b) 하나의 상기 공급 접점(P)과 제 1 공급 전위 사이(V)에 연결된 제어가능한 제 1 스위치(1);
    (c) 다른 상기 공급 접점(N)과 제 2 공급 전위 사이(M)에 연결된 제어가능한 제 2 스위치(2);
    (d) 상기 버퍼(9, 10)의 출력과 상기 제 1 공급 전위 사이(V)에 연결된 제어가능한 제 3 스위치(3);
    (e) 상기 버퍼(9, 10)의 출력과 상기 제 2 공급 전위(M) 사이에 연결된 제어가능한 제 4 스위치(4); 그리고
    (f) 상기 버퍼(9, 10)의 출력에 연결되어, 상기 버퍼(9, 10)의 출력 신호에 제 1 에지가 발생할 때 상기 제 1 스위치(1)를 온 상태에서 오프 상태로 변경시키고 상기 제 4 스위치(4)를 오프 상태에서 온 상태로 변경시키는, 특정 펄스폭(Δt1)을 가진 제 1 제어 펄스를 생산하며, 제 2 에지가 발생할 때 상기 제 2 스위치(2)를 온 상태에서 오프 상태로 변경시키고 상기 제 3 스위치(3)를 오프 상태에서 온 상태로 변경시키는, 특정 펄스폭(Δt2)을 가진 제 2 제어 펄스를 생산하는, 상기 스위치(1, 2, 3, 4)용 제어 장치를 포함하는 펄스 정형기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 스위치(1) 및 상기 제 3 스위치(3)는 각각 제 1 도전형(conduction type)의 제 1 트랜지스터(1) 및 제 3 트랜지스터(3)로 형성되며, 상기 제 2 스위치(2) 및 상기 제 4 스위치(4)는 각각 제 2 도전형의 제 2 트랜지스터(2) 및 제 4 트랜지스터(4)로 형성되며, 상기 제 1 및 제 4 트랜지스터(1, 4)의 제어 접점들은 서로 연결되어 제 1 제어 펄스(B)에 의해 제어되고, 상기 제 2 및 제 3 트랜지스터(2, 3)의 제어 접점들은 서로 연결되어 제 2 제어 펄스(C)에 의해 제어되는 것을 특징으로 하는 펄스 정형기 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로는 출력이 제 1 및 제 4 트랜지스터(1, 4)의 제어 접점들에 연결된 NOR 게이트(5)와 출력이 제 2 및 제 3 트랜지스터(2, 3)의 제어 접점들에 연결된 NAND 게이트(7)를 포함하는데, 상기 NOR 게이트(5)의 하나의 입력과 상기 NAND 게이트(7)의 하나의 입력에는 각각 상기 버퍼(9, 10)로부터 출력 신호가 공급되며, 각 나머지 입력에는 각각 상기 버퍼(9, 10)로부터 시간적으로 지연되고 반전된 출력 신호가 공급되는 것을 특징으로 하는 펄스 정형기 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 버퍼(9, 10)는 인버터(9, 10)로 형성되는 것을 특징으로 하는 펄스 정형기 회로.
  5. 제 3 항에 있어서,
    상기 버퍼(9, 10)는 인버터(9, 10)로 형성되는 것을 특징으로 하는 펄스 정형기 회로.
  6. 제 4 항에 있어서,
    상기 인버터(9, 10)는 제 1 도전형의 제 5 트랜지스터(9)와 제 2 도전형의 제 6 트랜지스터(10)를 포함하는데, 상기 제 5 및 제 6 트랜지스터들의 제어 접점들은 서로 연결되어 상기 인버터(9, 10)의 입력을 형성하며, 상기 트랜지스터들의 피제어 경로들은 상기 공급 접점들(P, N) 사이에서 서로 직렬로 연결되며, 두 개의 상기 피제어 경로 사이의 탭은 상기 인버터(9, 10)의 출력을 형성하는 것을 특징으로 하는 펄스 정형기 회로.
  7. 제 5 항에 있어서,
    상기 인버터(9, 10)는 제 1 도전형의 제 5 트랜지스터(9)와 제 2 도전형의 제 6 트랜지스터(10)를 포함하는데, 상기 제 5 및 제 6 트랜지스터들의 제어 접점들은 서로 연결되어 상기 인버터(9, 10)의 입력을 형성하며, 상기 트랜지스터들의 피제어 경로들은 상기 공급 접점들(P, N) 사이에서 서로 직렬로 연결되며, 두 개의 상기 피제어 경로 사이의 탭은 상기 인버터(9, 10)의 출력을 형성하는 것을 특징으로 하는 펄스 정형기 회로.
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