KR20060066365A - 소비전류를 줄인 레벨쉬프팅 출력버퍼회로 - Google Patents

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Abstract

소비전류를 줄인 레벨쉬프팅 출력버퍼회로가 개시된다. 본 발명의 실시예에 따른 레벨쉬프팅 출력버퍼 회로는 제 1 출력부, 제 2 출력부 및 최종 출력부를 구비한다. 제 1 출력부는 입력신호를 턴 오프 지연시간을 가지는 제1출력신호로서 출력한다. 제2출력부는 상기 입력신호를 턴 오프 지연시간을 가지며 상기 제1출력신호와 다른 시간에 출력되는 제2출력신호를 출력한다. 최종 출력부는 상기 제1 및 제2출력신호에 응답하여 상기 입력 신호에 비하여 레벨 쉬프팅 된 최종출력신호를 출력한다. 본 발명에 따른 레벨쉬프팅 출력 버퍼 회로는 제 1 출력부 및 제 2 출력부 사이의 신호 지연 시간의 차이를 이용하여 최종 출력부에 전류 패스가 형성되지 못하도록 함으로써 전류소모를 줄일 수 있는 장점이 있다.
레벨쉬프터, 출력지연

Description

소비전류를 줄인 레벨쉬프팅 출력버퍼회로{Level shifting output buffer circuit capable of reducing current consumption}
도 1은 일반적인 레벨쉬프터를 도시한 회로도이다.
도 2는 도1의 레벨쉬프터에 최종출력부를 더 구비한 종래의 레벨쉬프팅 출력버퍼 회로를 도시한 블록도이다.
도3은 도2의 레벨쉬프팅 출력버퍼 회로의 동작을 설명하는 타이밍도이다.도
도 4는 본 발명의 실시예에 따른 레벨쉬프팅 출력버퍼 회로를 설명하는 회로도이다.
도 5는 도 4의 레벨 쉬프팅 출력 버퍼 회로의 동작을 설명하는 타이밍도이다.
본 발명은 낮은 구동전압을 높은 구동전압으로 바꿀 때 사용되는 레벨쉬프터회로에 관한 것으로, 특히 출력단간의 턴오프 전달지연시간의 차이를 이용하는 구조에 의하여 쇼트전류가 흐르는 것을 방지하여 전력소모를 줄이도록 한 레벨쉬프팅 출력버퍼 회로에 관한 것이다.
도1은 일반적인 레벨쉬프터(100)를 도시한 회로도로서, 도1에 도시된 바와 같이 레벨 쉬프터(100)는 인버터(INV), 제 1 내지 제 6 모스트랜지스터(Q1~Q6)를 구비한다.
인버터(INV)는 입력신호(A0)를 반전하여 하이 레벨의 신호 또는 로우 레벨의 신호를 출력한다. 제5모스트랜지스터(Q5)는 소스가 접지되고 입력신호(A0)에 따라 온/오프 된다. 제3모스트랜지스터(Q3)는 드레인이 제5모스트랜지스터(Q5)의 드레인에 접속되고, 입력신호(A0)에 따라 온/오프 된다.
제6모스트랜지스터(Q6)는 소스가 접지되고 드레인은 출력단자(OUTA)에 연결되며, 인버터(INV)의 출력신호에 따라 온/오프 된다. 제4모스트랜지스터(Q4)는 드레인이 제6모스트랜지스터(Q6)의 드레인에 접속되고, 인버터(INV)의 출력신호에 따라 온/오프된다.
제1모스트랜지스터(Q1)는 소스가 내부전원전압(VCH)에 접속되고, 드레인은 제3모스트랜지스터(Q3)의 소스에 접속되며, 게이트는 출력단자(OUTA)에 접속된다. 제 2 모스 트랜지스터(Q2)는 소스가 내부전원전압(VCH)에 접속되고, 드레인은 제4모스트랜지스터(Q4)의 소스에 접속되며, 게이트는 제5모스트랜지스터(Q5)의 드레인에 접속된다.
위와 같이 구성된 상기 레벨쉬프터(100)에서 일반적으로 내부전원전압(VCH) 및 접지전압(GND)과 직접 연결된 제1 모스트랜지스터 (Q1), 제2 모스트랜지스터 (Q2), 제5 모스트랜지스터 (Q5) 및 제6모스트랜지스터(Q6) 채널의 넓이는 접지전압(VSS)과 간접적으로 연결된 제3모스트랜지스터(Q3) 및 제4모스트랜지스터(Q4) 채널 넓이보다 넓다.
도 1의 일반적인 레벨쉬프터(100)의 동작을 도면을 참조하여 설명하면 다음과 같다. 먼저, 입력신호(A0)가 로우 신호이면 이는 인버터(INV)를 통해 하이 신호로 반전되어 제 6 모스트랜지스터(Q6)의 게이트에 인가된다. 따라서 제 6 모스트랜지스터(Q6)가 턴 온 되어 출력단자(OUTA)로는 로우 신호가 출력된다.
반대로, 입력신호(A0)가 하이 신호이면 제 5 모스트랜지스터(Q5)가 턴 온 되어 제 2 모스트랜지스터(Q2)의 게이트에 로우 신호가 인가된다. 그리고 입력신호(A0)는 인버터(INV)에 의해서 로우 신호로 반전되어 제 4 모스트랜지스터(Q4)의 게이트에 인가된다.
따라서, 제 2 모스트랜지스터(Q2)와 제 4 모스트랜지스터(Q4)가 턴 온 되고 출력으로는 하이 신호가 출력된다.
이와 같은 동작을 하는 레벨쉬프터(100)는 턴 온 입력신호에 대응하는 출력신호의 턴온 전달지연시간과 턴 오프 입력신호에 대응하는 출력신호의 턴 오프 전달지연시간이 다른 특성을 지닌다. 일반적으로 레벨쉬프터(100)의 턴 온 전달지연시간은 턴 오프 전달지연 시간에 비하여 매우 짧은 특성을 지닌다.
도2는 도1의 레벨쉬프터(100)에 최종출력부(230)를 더 구비한 종래의 레벨쉬프팅 출력버퍼 회로(200)로써, 도2에 도시된 바와 같이 입력신호(A0)와 내부전원전압(VCH)이 인가되는 레벨쉬프터(210)와 레벨쉬프터(210)의 출력신호(AOUT)를 반전시키는 인버터(220)와 상기 인버터(220)의 출력신호(PE0, NE0)에 응답하여 동작하는 최종 출력부(230)로 구성된다.
레벨쉬프터(210)는 도1에 도시된 레벨쉬프터(100)와 구성 및 동작이 동일하다. 최종출력부(230)는 소스가 외부전원전압(VDD)에 접속되고, 드레인은 출력단자(Y0)에 연결되고, 게이트는 인버터(220)의 출력신호(PE0)에 따라 온/오프 되는 피모스트랜지스터(PTR0)와 소소는 접지전압(GND)에 접속되고, 드레인은 출력단자(Y0)에 연결되고, 인버터(220)의 출력신호(NE0)에 따라 온/오프 되는 엔모스트랜지스터(NTR0)로 구성된다.
이와 같이 구성된 종래의 레벨쉬프팅 출력버퍼 회로(200)의 동작을 첨부한 도면을 참조하여 설명하면 다음과 같다.
도2의 레벨쉬프터(210)는 도1에 의한 일반적인 레벨쉬프터(100)와 같이 입력신호(A0)에 응답하여 턴 오프 전달지연시간을 갖는 출력신호(AOUT)를 출력한다. 인버터(220)는 출력신호(AOUT)에 응답하여 출력신호(AOUT)가 반전된 제1출력신호(PE0)와 제2출력신호(NE0)를 출력한다.
최종출력부(230)는 제1출력신호(PE0)와 제2출력신호(NE0)에 응답하여 동작한다. 최종출력부(230)의 피모스트랜지스터(PTR0)는 제1출력신호(PE0)에 응답하여 온/오프 된다.
예를 들어, 로우 레벨의 제1출력신호(PE0)가 피모스트랜지스터(PTR0)의 게이트에 인가되면, 피모스트랜지스터(PTR0)는 턴온되어 출력단자(Y0)로 외부전원전압(VDD)이 출력된다.
최종출력부(230)의 엔모스트랜지스터(NTR0)는 제2출력신호(NE0)에 응답하여 온/오프 된다. 예를 들어, 하이 레벨의 제2출력신호(NE0)가 엔모스트랜지스터 (NTR0)의 게이트에 인가되면, 엔모스트랜지스터(NTR0)는 턴 온 되어 출력단자(Y0)로 접지전압(GND)을 출력한다.
도3은 도2의 레벨쉬프팅 출력버퍼 회로의 동작을 설명하는 타이밍도이다.
레벨 쉬프터(210)의 출력 신호(AOUT)는 입력 신호(A0)가 약간 지연되어 출력되며, 인버터(220)의 출력 신호(PE0, NE0)는 레벨 쉬프터(210)의 출력 신호(AOUT)와 반대 레벨을 가진다.
그리고, 도 3에서는 인버터(220)의 출력 신호(PE0, NE0)가 하이 레벨을 가지므로 피모스 트랜지스터(PTR0)는 턴 오프 되고 엔모스 트랜지스터(NTR0)는 턴 온 된다. 도 3에는 턴 오프 된 피모스 트랜지스터(PTR0)가 로우 레벨로 표시되고 턴 온 된 엔모스 트랜지스터(NTR0)가 하이 레벨로 표시된다.
그런데, 도3에서 알 수 있듯이, 레벨쉬프팅 출력버퍼회로(200)는 (a), (b) 및 (c)와 같이 피모스트랜지스터(PTR0)와 엔모스트랜지스터(NTR0)가 동시에 턴 온 되는 스위칭 구간을 갖는다.
위 스위칭 구간 동안에는 외부전원전압(VDD)과 접지전압(GND)이 쇼트상태가 되어 전류 패스가 형성되고, 외부전원전압(VDD)과 접지전압(GND)사이에 쇼트전류가 흘러 전력소모가 많은 문제점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 레벨쉬프터의 턴 온 전달지연시간과 턴 오프 전달지연시간이 서로 다른 특성을 이용하여 출력부에 스위칭구간 동안 쇼트전류가 흐르지 못하게 함으로써 전력소모를 줄이는 레벨쉬프팅 출력버퍼회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 레벨쉬프팅 출력버퍼 회로는 제 1 출력부, 제 2 출력부 및 최종 출력부를 구비한다.
제 1 출력부는 입력신호를 턴 오프 지연시간을 가지는 제1출력신호로서 출력한다. 제2출력부는 상기 입력신호를 턴 오프 지연시간을 가지며 상기 제1출력신호와 다른 시간에 출력되는 제2출력신호를 출력한다.
최종 출력부는 상기 제1 및 제2출력신호에 응답하여 상기 입력 신호에 비하여 레벨 쉬프팅 된 최종출력신호를 출력한다. 상기 제1출력부와 상기 제2출력부에 입력되는 신호는 같은 신호이다.
상기 제1출력부는 제 1 레벨 쉬프터, 제 1 및 제 2 인버터를 구비한다. 제 1 레벨 쉬프터는 상기 입력 신호를 턴 오프 지연시간을 갖는 신호로 변환하여 출력한다. 제 1 인버터는 상기 제1레벨 쉬프터의 출력을 반전시킨다. 제2인버터는 상기 제1인버터의 출력을 반전시킨다.
상기 제2출력부는 제 3 인버터, 제 2 레벨 쉬프터 및 제 4 인버터를 구비한다. 제 3 인버터는 상기 입력신호를 반전시킨다. 제 2 레벨 쉬프터는 상기 제3인버터의 출력을 턴 오프 지연시간을 갖는 신호로 변환하여 출력한다. 제 4 인버터는 상기 제2레벨쉬프터의 출력을 반전하여 출력한다.
상기 제 1 및 제 2 인버터의 전달 지연 시간과 상기 제 3 및 제 4 인버터의 전달 지연 시간이 서로 다르다. 상기 최종 출력부는 제 1 출력 트랜지스터 및 제 2 출력 트랜지스터를 구비한다.
제 1 출력 트랜지스터는 외부 전원전압과 출력단자 사이에 연결되며 상기 제 1 출력신호에 응답하여 턴 온 또는 턴 오프 된다. 제 2 출력 트랜지스터는 접지 전압과 상기 출력단자 사이에 연결되며 상기 제 2 출력신호에 응답하여 턴 온 또는 턴 오프 된다.
상기 제 1 출력 트랜지스터는 피모스 트랜지스터이고, 상기 제 2 출력 트랜지스터는 엔모스 트랜지스터 이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다
도 4는 본 발명의 실시예에 따른 레벨쉬프팅 출력버퍼 회로를 설명하는 회로도이다.
도 5는 도 4의 레벨 쉬프팅 출력 버퍼 회로의 동작을 설명하는 타이밍도이다.
도 4를 참조하면, 제1출력부(410)는 입력신호(A1)를 턴 오프 전달지연시간을 갖는 제1출력신호(PE1)로서 출력한다. 제2출력부(420)는 입력신호(A1)를 턴 오프 전달지연시간을 가지며, 제1출력신호(PE1)와 다른 시간에 출력되는 제2출력신호 (NE1)를 출력한다.
최종출력부(430)는 제1출력신호(PE1)와 제2출력신호(NE1)에 응답하여 최종출력단자(Y1)에 출력신호를 출력한다.
제 1 출력부(410)는 제 1 레벨 쉬프터(411), 제 1및 제2 인버터(412, 413)를 구비한다. 제1출력부(410)의 동작을 설명하면 다음과 같다. 제1레벨쉬프터(411)는 입력신호(A1)를 턴 오프 전달지연시간을 갖는 신호로 변환하여 출력한다.
제1인버터(412)는 제1레벨쉬프터(411)의 출력을 입력으로 받아 반전하여 출력한다. 제2인버터(413)는 제2인버터(412)의 출력신호를 입력으로 받아 반전하여 제1출력신호(PE1)를 출력한다.
제 2 출력부(420)는 제 2 레벨 쉬프터(422), 제 3및 제4 인버터(421, 423)를 구비한다. 제2출력부(420)의 동작을 설명하면 다음과 같다. 제3인버터(421)는 입력신호(A1)를 반전하여 출력한다.
제2레벨쉬프터(422)는 제3인버터(421)의 출력신호를 입력으로 받아 턴 오프 전달지연시간을 갖는 신호로 변환하여 출력한다. 제4인버터(423)는 제2레벨쉬프터(422)의 출력신호를 입력으로 받아 반전하여 제2출력신호(NE1)를 출력한다.
최종 출력부(430)는 외부 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제 1및 제 2 출력 트랜지스터(PTR1, NTR1)를 구비한다. 제 1 출력 트랜지스터(PTR1)는 피모스 트랜지스터이고 제 2 출력 트랜지스터(NTR1)는 엔모스 트랜지스터이다.
최종출력부(430)의 동작을 설명하면 다음과 같다. 제1 출력트랜지스터(PTR1) 는 제2인버터(413)에서 출력되는 제1출력신호(PE1)에 응답하여 온/오프된다.
즉, 제1출력신호(PE1)가 로우 레벨일 때 제1출력트랜지스터(PTR1)는 턴온 되어 출력단자(Y1)로 외부 전원전압(VDD)이 출력된다. 제1출력신호(PE1)가 하이 레벨 일 때 제1출력 트랜지스터(PTR1)는 턴 오프 되어 출력단자(Y1)에 외부 전원전압(VDD)이 출력되지 않는다.
제2 출력트랜지스터(NTR1)는 제4인버터(423)에서 출력되는 제2출력신호(NE1)에 응답하여 온/오프 된다. 제2출력신호(PE1)가 하이 레벨 일 때 제2 출력트랜지스터(NTR1)는 턴 온 되어 출력단자(Y1)에 접지전압(GND)이 출력된다.
제2출력신호(NE1)가 로우 레벨일 때 제2 출력트랜지스터(NTR1)는 턴 오프 되어 출력단자(Y1)에 접지 전압(GND)이(GND)이 출력되지 않는다.
제 1출력 신호(PE1)와 제 2 출력 신호(NE1)는 동일한 레벨을 가지므로 제 1 출력 트랜지스터(PTR1)및 제 2 출력 트랜지스터(NTR1) 중 하나만 턴 온 된다. 그리고, 출력단자(Y1)를 통하여 출력되는 신호는 외부 전원 전압(VDD) 레벨과 접지 전압(GND) 레벨 사이의 스윙 폭을 가지므로 입력 신호(A1)에 비하여 레벨이 쉬프팅 된다.
제 1 출력부(410)의 인버터들(412, 413)의 신호지연시간과 제 2 출력부(420)의 인버터들(421, 423)의 신호지연시간이 서로 다르다. 따라서, 도 5에서 알 수 있듯이, 제 1 출력 신호(PE1)와 제 2 출력 신호(NE1)의 발생시점 및 활성화 구간이 차이가 난다.
좀 더 설명하면, 입력 신호(A1)가 동시에 제 1 레벨쉬프터(411)및 제 3 인버 터(421)로 인가된다. 제 1 레벨 쉬프터()의 출력(B1)과 제 3 인버터(421)의 출력(C1)의 파형은 도 5에 도시된 것처럼 상이하다.
그리고, 제 1 레벨쉬프터(411)의 출력(B1)이 두개의 인버터들(412, 413)을 통과하여 제1 출력 신호(PE1)로서 출력된 파형과 제 3 인버터(421)의 출력(C1)이 제 2 레벨 쉬프터(422)및 제 4 인버커(423)를 통하여 제 2 출력 신호(NE1)로서 출력된 파형은 레벨은 동일하지만 시간적 차이를 가진다.
도 5를 참조하면, 제1 출력 트랜지스터(PTR1)와 제2 출력트랜지스터(NTR1)는 제1 출력 신호(PE1) 및 제2 출력 신호(NE1)의 발생 시점의 차이, 즉 (d), (e) 및 (f)의 구간에 의해서 동시에 턴 온 되지 않는다.
따라서, 제1 출력 트랜지스터(PTR1)와 제2 출력 트랜지스터(NTR1) 사이에 전류 패스가 형성되지 아니하고 외부전원전압(VDD)과 접지전압(GND)사이에 쇼트전류가 흐르지 않아 소비되는 전력을 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 레벨쉬프팅 출력 버퍼 회로는 제 1 출력부 및 제 2 출력부 사이의 신호 지연 시간의 차이를 이용하여 최종 출력부에 전류 패스가 형성되지 못하도록 함으로써 전류소모를 줄일 수 있는 장점이 있다.

Claims (7)

  1. 입력신호를 턴 오프 지연시간을 가지는 제1출력신호로서 출력하는 제1출력부;
    상기 입력신호를 턴 오프 지연시간을 가지며 상기 제1출력신호와 다른 시간에 출력되는 제2출력신호를 출력하는 제2출력부; 및
    상기 제1 및 제2출력신호에 응답하여 상기 입력 신호에 비하여 레벨 쉬프팅 된 최종출력신호를 출력하는 최종출력부를 구비하는 것을 특징으로 하는 레벨쉬프팅 출력버퍼 회로
  2. 제1항에 있어서,
    상기 제1출력부와 상기 제2출력부에 입력되는 신호는 같은 신호인 것을 특징으로 하는 레벨쉬프팅 출력버퍼 회로
  3. 제1항에 있어서, 상기 제1출력부는
    상기 입력 신호를 턴오프 지연시간을 갖는 신호로 변화하여 출력하는 제1레벨쉬프터;
    상기 제1레벨 쉬프터의 출력을 반전시키는 제1인버터; 및
    상기 제1인버터의 출력을 반전시키는 제2인버터를 구비하는 것을 특징으로 하는 레벨쉬프팅 출력버퍼 회로
  4. 제 3항에 있어서, 상기 제2출력부는
    상기 입력신호를 반전시키는 제3인버터;
    상기 제3인버터의 출력을 턴 오프 지연시간을 갖는 신호로 변화하여 출력하는 제2레벨쉬프터;
    상기 제2레벨쉬프터의 출력을 반전하여 출력하는 제4인버터를 구비하는 것을 특징으로 하는 레벨 쉬프팅 출력버퍼 회로.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2 인버터의 전달 지연 시간과 상기 제 3 및 제 4 인버터의 전달 지연 시간이 서로 다른 것을 특징으로 하는 레벨 쉬프팅 출력버퍼 회로.
  6. 상기 제1항에 있어서,
    상기 최종 출력부는,
    외부 전원전압과 출력단자 사이에 연결되며 상기 제 1 출력신호에 응답하여 턴 온 또는 턴 오프 되는 제 1 출력 트랜지스터 ; 및
    접지 전압과 상기 출력단자 사이에 연결되며 상기 제 2 출력신호에 응답하여 턴 온 또는 턴 오프 되는 제 2 출력 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프팅 출력버퍼 회로.
  7. 제 6항에 있어서, 상기 제 1 출력 트랜지스터는,
    피모스 트랜지스터이고, 상기 제 2 출력 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 레벨 쉬프팅 출력버퍼 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880501B2 (en) 2008-06-24 2011-02-01 Samsung Electronics Co., Ltd. Integrated circuit devices having level shifting circuits therein

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