JPH09197369A - 電位変換回路及びlcdドライバ - Google Patents

電位変換回路及びlcdドライバ

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JPH09197369A
JPH09197369A JP8004245A JP424596A JPH09197369A JP H09197369 A JPH09197369 A JP H09197369A JP 8004245 A JP8004245 A JP 8004245A JP 424596 A JP424596 A JP 424596A JP H09197369 A JPH09197369 A JP H09197369A
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JP
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circuit
level shifter
output
cut
signal
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Application number
JP8004245A
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English (en)
Inventor
Takeshi Nakashiro
剛 中城
Nobuyuki Kono
信之 河野
Original Assignee
Toshiba Microelectron Corp
東芝マイクロエレクトロニクス株式会社
Toshiba Corp
株式会社東芝
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Filing date
Publication date
Application filed by Toshiba Microelectron Corp, 東芝マイクロエレクトロニクス株式会社, Toshiba Corp, 株式会社東芝 filed Critical Toshiba Microelectron Corp
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Abstract

(57)【要約】 【課題】 レベルシフタ回路の出力側に接続されたイン
バータ回路に発生する貫通電流を防止した電位変換回路
を提供することである。 【解決手段】 入力データをラッチするラッチ回路と、
該ラッチ回路の出力をレベルシフトするレベルシフタ回
路と、該レベルシフタ回路の出力を整形するインバータ
回路とを備えた電位変換回路において、カット制御信号
によりオフして前記インバータ回路の直流経路を遮断す
るカット用トランジスタと、前記ラッチ回路による前記
入力データのラッチ時に前記カット制御信号を出力する
タイミング生成回路とを設けたものである。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、信号の振幅電位を
変換する電位変換回路、及びこの電位変換回路を備えた
LCDドライバに関する。
【0002】
【従来の技術】従来、この種の分野の技術としては例え
ば図7に示すようなものがあった。
【0003】図7は、従来の電位変換回路を備えたLC
Dドライバ(第1の従来例)の概略構成を示すブロック
図である。
【0004】同図において、このLCDドライバでは、
不図示のLCD(液晶表示部)の出力本数分、並列に接
続された電位変換回路200の入、出力側に、液晶の表
示または非表示を選択するための表示データを記憶する
RAM/レジスタ回路250と、LCD表示部の駆動を
制御するLCD制御回路300とがそれぞれ接続されて
いる。
【0005】電位変換回路200は、RAM/レジスタ
回路250からのデータINをラッチして出力データS
210を出力するラッチ回路210と、その出力データ
S210を電位変換するレベルシフタ回路220と、該
レベルシフタ回路220の出力S220を整形するため
のインバータ回路230とで構成されている。
【0006】レベルシフタ回路220は、図7に示すよ
うにVCC電源とVSS電源との間にPチャネルMOS
トランジスタ(以下、P−MOSという)とNチャネル
MOSトランジスタ(以下、N−MOSという)を2個
ずつ接続して構成され、P−MOSのオン抵抗の方がN
−MOSのオン抵抗よりも高く設定されている。
【0007】また、インバータ回路230は、VCC電
源とVSS電源との間にP−MOS231とN−MOS
232とが直列接続され、その各ゲートが前記レベルシ
フタ回路220の出力ノードに共通接続されている。そ
して、P−MOS231及びN−MOS232の各ドレ
インの接続点N100から本電位変換回路200の出力
データOUTが出力されるようになっている。
【0008】ここで、上記ラッチ回路210は、低電圧
系(VDD電源〜VSS電源)にて動作し、上記レベル
シフタ回路220及びインバータ回路230は高電圧系
(VCC電源〜VSS電源)にて動作する。電位条件は
VCC>VDD>VSSとなる。また、上記ラッチ回路
210へ供給するラッチ信号φ,φバーは、信号φを入
力するインバータ241と、インバータ242でそれぞ
れ生成する。
【0009】本LCDドライバによれば、図8のタイミ
ングチャートに示すように、ラッチ回路210が信号φ
の立上がりに同期してRAM/レジスタ回路250から
の入力データIN(“L”レベル)を取り込み、その出
力S210が“H”レベルとなると(図8の時刻t
1)、この低電圧系(VDD)出力S210は、レベル
シフタ回路220で高電圧系(VCC)の信号(出力S
220)に変換される。そして、その高電圧系の信号S
220がインバータ回路230を介して反転されて出力
OUTとしてLCD制御回路300へ供給される。
【0010】また、レベルシフタ回路を備えたLCDド
ライバとしては図9に示すようなものもあった。
【0011】図9は、従来のLCDドライバ(第2の従
来例)の構成を示す回路図である。
【0012】このLCDドライバは、表示データDIと
液晶駆動電圧交流化信号FRとにより不図示のLCD表
示部の表示動作を制御するものであり、初段のレベルシ
フタ回路410,420と、NANDゲート及びNOR
ゲートからなる中段の論理回路430と、LCD駆動信
号を出力する出力トランジスタ441〜444からなる
出力段440とで構成されている。
【0013】レベルシフタ回路410,420は、低電
圧系(VDD〜VSS)の信号である表示データDI及
び交流化信号FRをそれぞれ高電圧系(VCC〜VS
S)の信号に変換するもので、その出力側の各回路は高
電圧系で動作するようになっている。しかし、このよう
なLCDドライバは、回路を構成する素子の特性差など
によって出力トランジスタ441〜444のオン/オフ
の切り替えが同時に行われた場合に、電圧レベルに格差
のある印加電圧V0〜V3間に閉ループが形成され、貫
通電流が流れる恐れがあった。
【0014】そこで、これを解決すべく特開平5−26
5407号公報には図10に示すようなLCDドライバ
が開示されている。
【0015】図10は、上記公報に開示されたLCDド
ライバ(第3の従来例)の構成を示す回路図である。
【0016】このLCDドライバは、低電圧系(VDD
〜VSS電源)の信号である表示データDIを高電圧系
(VCC〜VSS電源)の信号S511,S512に電
位変換する第1のレベルシフタ回路510と、液晶駆動
電圧交流化信号FRを電位変換する第2のレベルシフタ
回路520と、前記第1及び第2のレベルシフタ回路5
10,520の出力側に接続された論理回路部530
と、該論理回路部530の出力側に接続されLCD駆動
信号OUTを出力する出力段540とで構成されてい
る。
【0017】論理回路部530は、第1のレベルシフタ
回路510の出力信号S511,S512をそれぞれ反
転するインバータ531,532を有するほか、インバ
ータ533,534、NANDゲート535,536、
及びNORゲート537,538から構成され、NAN
Dゲート535,536及びNORゲート537,53
8の出力が出力段540を制御する制御信号となる。
【0018】そして、出力段540は、印加電圧V0,
V1,V2,V3とLCD駆動信号OUT出力用の出力
端子545との間に、それぞれ4個の出力トランジスタ
541〜544が接続され、これら出力トランジスタ5
41〜544の動作は、論理回路部530の各出力によ
りそれぞれ制御される。
【0019】次に動作を説明する。
【0020】表示データDIがレベルシフタ回路510
に入力されると、レベルシフタ回路510は、表示デー
タDIの電圧レベルを変換し、同極性の信号S511と
逆極性の信号S512を出力する。論理回路部530の
インバータ531は、信号S511を反転させ、インバ
ータ532は、信号S512を反転させる。
【0021】ここで、レベルシフタ510では、P−M
OSのオン抵抗を大きく、N−MOSのオン抵抗を小さ
く設定しており、従って、表示データDIの立ち下がり
に対して信号S511は速やかに立ち下がり、該データ
DIの立上がりに対しては遅れた立上がりとなる。同様
にして、表示データDIの立上がりに対して信号S51
2は速やかに立ち下がり、該データDIの立ち下がりに
対しては遅れた立上がりとなる。
【0022】このような信号S511,S512が、そ
れぞれ論理回路部530のインバータ531及び532
の入力となるため、その出力はタイミングのずれた信号
となる。その結果、論理回路部530が出力段540の
複数の出力トランジスタ541〜544のうちの1つを
オンさせる信号を出力するとき、まず既にオンしている
トランジスタをオフさせ、続いて目的のトランジスタを
オンさせる。これによって、出力段540内の複数のト
ランジスタ541〜544が同時にオンすることがなく
なり、貫通電流を防いでいる。
【0023】
【発明が解決しようとする課題】しかしながら、上記従
来のLCDドライバでは、次のような問題点があった。
【0024】(1)図7に示した第1の従来例の電位変
換回路では、ラッチ回路210がデータINをラッチし
てその出力信号S210が変化する時に、レベルシフタ
回路220の出力S220がなまるため、インバータ回
路230において貫通電流が発生する。具体的に説明す
ると、レベルシフタ回路220の出力S220がVCC
→VSSに変化する際は(図8の時刻t2)、N−MO
Sのオン抵抗が小さく設定されているため駆動電流が大
きくなり、電位変化は早く行われ、このときインバータ
回路220では一瞬貫通電流が発生するが、電流量とし
ては瞬時電流なので問題はない。ところが、VSS→V
CCに変化するときには(図8の時刻t1)、レベルシ
フタ回路220の出力S220に大きななまりが発生す
る(図8のP1)。これは、レベルシフタ回路220の
P−MOSのオン抵抗を大に設定することで、VCC側
の電流供給能力が小さくなるためである。前記P−MO
Sのオン抵抗は、低電圧の信号を高電圧の信号に増幅す
るためには小さくすることができない。
【0025】インバータ回路230で貫通電流が発生す
る条件は、P−MOS231とN−MOS232が同時
にオンするタイミング、つまり入力電位となるレベルシ
フタ回路回路220の出力がVSS+ΔVthNからV
CC−ΔVthPまでの電圧範囲である(図8参照)。
この電位条件の期間が長いほどその分多くの貫通電流が
発生し、電流消費になる。
【0026】上述したように、LCDドライバでは、上
記電位変換回路200がLCD出力本数分使用されて、
電位変換回路の数が多く、また変換電位が高く(高電位
使用)なるほど貫通電流が増加するため全体の消費電流
が多くなり、低消費電力化の大きな妨げとなっていた。
【0027】(2)第1の従来例を改善した第2の従来
例(図10)でも、表示データDIの電位変化時にレベ
ルシフタ回路510の出力波形(S511,S512)
がなまるため、インバータ回路531,532を構成す
るP−MOSとN−MOSが同時にオン状態となり、電
源間に貫通電流が発生する。そのため、LCDドライバ
全体の消費電流が多くなり、低消費電力化の大きな妨げ
となっていた。
【0028】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、レベルシフタ
回路の出力側に接続されたインバータ回路に発生する貫
通電流を防止した電位変換回路を提供することである。
またその他の目的は、この電位変換回路を備え、全体の
低消費電力化を可能としたLCDドライバを提供するこ
とである。
【0029】
【課題を解決するための手段】上記目的を達成するため
に、第1の発明である電位変換回路の特徴は、入力デー
タのレベルシフトを行うレベルシフタ回路と、該レベル
シフタ回路の出力を整形するインバータ回路とを備えた
電位変換回路において、カット制御信号によりオフして
前記インバータ回路の直流経路を遮断するカット用トラ
ンジスタと、前記入力データの電位変化時に前記カット
制御信号を出力するタイミング生成回路とを設けたこと
にある。
【0030】この第1の発明によれば、カット用トラン
ジスタは、入力データの電位変化時にタイミング生成回
路からカット制御信号を受け、インバータ回路の直流経
路を遮断する。これにより、入力データの電位変化時に
おいてレベルシフタ回路の出力波形のなまりに起因する
インバータ回路の直流パスをカットすることができる。
【0031】第2の発明である電位変換回路の特徴は、
入力データをラッチするラッチ回路と、該ラッチ回路の
出力をレベルシフトするレベルシフタ回路と、該レベル
シフタ回路の出力を整形するインバータ回路とを備えた
電位変換回路において、カット制御信号によりオフして
前記インバータ回路の直流経路を遮断するカット用トラ
ンジスタと、前記ラッチ回路による前記入力データのラ
ッチ時に前記カット制御信号を出力するタイミング生成
回路とを設けたことにある。
【0032】この第2の発明によれば、カット用トラン
ジスタは、入力データのラッチ時にタイミング生成回路
からカット制御信号を受け、インバータ回路の直流経路
を遮断する。これにより、入力データのラッチ時におい
てレベルシフタ回路の出力波形のなまりに起因するイン
バータ回路の直流パスをカットすることができる。
【0033】第3の発明である電位変換回路の特徴は、
上記第2の発明において、前記タイミング生成回路は、
前記レベルシフタ回路と同一構成のレベルシフタ回路を
有し、前記ラッチ回路のラッチ信号を該レベルシフタ回
路に取り込んで前記カット制御信号を生成したことにあ
る。
【0034】この第3の発明によれば、簡易且つ的確に
カット制御信号を生成することができる。
【0035】第4の発明であるLCDドライバの特徴
は、表示データのレベルシフトを行うレベルシフタ回路
と、該レベルシフタ回路の出力を整形するインバータ回
路とを備えた電位変換回路を複数個並列接続したLCD
ドライバにおいて、カット制御信号によりオフして前記
インバータ回路の直流経路を遮断するカット用トランジ
スタを前記各電位変換回路にそれぞれ設けると共に、前
記表示データの電位変化時に前記カット制御信号を前記
各電位変換回路のカット用トランジスタへ出力するタイ
ミング生成回路を設けたことにある。
【0036】この第4の発明によれば、表示データの電
位変化時に各電位変換回路において、レベルシフタ回路
の出力波形のなまりに起因するインバータ回路の直流パ
スをカットすることができるため、電位変換回路の数が
多いほど、また変換電位が高くなるほど低消費電力効果
が大きくなる。
【0037】第5の発明であるLCDドライバの特徴
は、表示データをラッチするラッチ回路と、該ラッチ回
路の出力をレベルシフトするレベルシフタ回路と、該レ
ベルシフタ回路の出力を整形するインバータ回路とを備
えた電位変換回路を複数個並列接続したLCDドライバ
において、カット制御信号によりオフして前記インバー
タ回路の直流経路を遮断するカット用トランジスタを前
記各電位変換回路にそれぞれ設けると共に、前記ラッチ
回路による前記表示データのラッチ時に前記カット制御
信号を前記各電位変換回路のカット用トランジスタへ出
力するタイミング生成回路を設けたことにある。
【0038】この第5の発明によれば、各電位変換回路
において、表示データのラッチ時にレベルシフタ回路の
出力波形のなまりに起因するインバータ回路の直流パス
をカットすることができるため、電位変換回路の数が多
いほど、また変換電位が高くなるほど低消費電力効果が
大きくなる。
【0039】第6の発明であるLCDドライバの特徴
は、上記第5の発明において、前記タイミング生成回路
は、前記レベルシフタ回路と同一構成のレベルシフタ回
路を有し、前記ラッチ回路のラッチ信号を該レベルシフ
タ回路に取り込んで前記カット制御信号を生成したこと
にある。
【0040】この第6の発明によれば、簡易且つ的確に
カット制御信号を生成することができる。
【0041】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図1は、本発明の第1実施形態に係
る電位変換回路を備えたLCDドライバの概略構成を示
すブロック図である。
【0042】同図において、このLCDドライバでは、
LCD(液晶表示部:不図示)の出力本数分の電位変換
回路1が並列に接続され、該電位変換回路1の入力側及
び出力側には、表示データを記憶するRAM/レジスタ
回路2と、LCD表示部の駆動を制御するLCD制御回
路3がそれぞれ接続されている。
【0043】電位変換回路1は、RAM/レジスタ回路
2からのデータINをラッチするラッチ回路10と、そ
の出力を電位変換するレベルシフタ回路20と、該レベ
ルシフタ回路20の出力を整形するインバータ回路30
とで構成されている。ラッチ回路10は、RAM/レジ
スタ回路2からのデータINを入力する入力用クロック
ドインバータ11と、逆並列されたインバータ12及び
クロックドインバータ13と、出力用のインバータ14
とで構成され、該インバータ14から出力データS10
をレベルシフタ回路20へ出力するようになっている。
【0044】レベルシフタ回路20は、P−MOS2
1,22とN−MOS23,24とインバータ25とで
構成されている。具体的には、P−MOS21とN−M
OS23が、さらにP−MOS22とN−MOS24が
それぞれVCC電源とVSS電源との間に直列接続さ
れ、P−MOS21と22の各ゲートがN−MOS24
と23のドレインにそれぞれ接続され、N−MOS2
3,24のゲート間にはインバータ25が接続されてい
る。そして、前記ラッチ回路10からのデータがN−M
OS23のゲートに入力され、P−MOS22とN−M
OS24の各ドレインの接続点を出力ノードとして出力
データS20をインバータ回路30へ出力するようにな
っている。なお、P−MOS21,22のオン抵抗は大
きくN−MOS23,24のオン抵抗は小さく設定され
ている。
【0045】また、インバータ回路30は、P−MOS
31とN−MOS32とが直列接続され、その各ゲート
が前記レベルシフタ回路20の出力ノードに共通接続さ
れている。さらに、前記P−MOS31のソースとVC
C電源との間に本発明の特徴を成す直流パスカット用ト
ランジスタ(以下、単にカット用トランジスタという)
であるP−MOS33が接続され、そのゲートには後述
するタイミング発生回路50で生成されるカット信号C
UTが入力される。そして、N−MOS32のソースが
VSS電源に接続され、P−MOS31及びN−MOS
32の各ドレインの接続点N1から本電位変換回路1の
出力データOUTがLCD制御回路3へ出力されるよう
になっている。
【0046】ここで、上記ラッチ回路10は、低電圧系
(VDD電源〜VSS電源)にて動作し、上記レベルシ
フタ回路20及びインバータ回路30は高電圧系(VC
C電源〜VSS電源)にて動作する。電位条件はVCC
>VDD>VSSとなる。
【0047】次に、タイミング発生回路50の構成を説
明する。
【0048】タイミング発生回路50は、上記カット用
トランジスタ33の制御信号であるカット信号CUT
と、上記ラッチ回路10のクロックドインバータ11,
13へ供給するラッチ信号φ,φバーとを信号φから生
成する回路であり、上記レベルシフタ回路20と回路構
成及びトランジスタの乗数設定を同一とする2つのレベ
ルシフタ回路60,70と、その出力側に接続されたN
OR回路80とを備えている。
【0049】具体的には、レベルシフタ回路60は、P
−MOS61,62とN−MOS63,64とインバー
タ65とで構成されて信号φを入力とし、同様にレベル
シフタ回路70は、P−MOS71,72とN−MOS
73,74とインバータ75とで構成され、インバータ
91による信号φの反転信号を入力としている。NOR
回路80は、P−MOS81,82とN−MOS83,
84とで構成され、P−MOS81,82はVCC電源
と出力ノードN2との間に直列接続され、N−MOS8
3,84は前記出力ノードN2とVSS電源との間に並
列接続されている。そして、P−MOS81とN−MO
S83の各ゲートには前記レベルシフタ回路60の出力
S60が、P−MOS82とN−MOS84の各ゲート
には前記レベルシフタ回路70の出力S70がそれぞれ
入力され、前記出力ノードN2よりカット信号CUTが
出力されるようになっている。なお、P−MOS81,
82のオン抵抗は小さくN−MOS83,84のオン抵
抗は大きく設定されている。
【0050】また、タイミング発生回路50にはインバ
ータ92,93が設けられ、信号φを入力するインバー
タ92が、上記ラッチ回路10のクロックドインバータ
13へ供給するラッチ信号φバーを生成し、インバータ
92の出力側に接続されたインバータ93がクロックド
インバータ11へ供給するラッチ信号φを生成する。
【0051】次に、以上のように構成されるLCDドラ
イバの動作(A),(B)を説明する。なお、図2はタ
イミング発生回路50の動作を示すタイミングチャー
ト、及び図3は電位変換回路1の動作を示すタイミング
チャートである。
【0052】(A)タイミング発生回路50の動作 タイミング発生回路50は、ラッチ信号φを2つレベル
シフタ回路60,70に各々位相を反転させ入力する。
レベルシフタ回路60,70は、上述したようにP−M
OSのオン抵抗は大きく、N−MOSのオン抵抗は小さ
く設定されているため、図2のタイミングチャートに示
すようにレベルシフタ回路60,70の出力S60,S
70は立上がりが遅く、立ち下がりが速くなる。
【0053】レベルシフタ回路60,70の出力S6
0,S70をNOR回路80に入力すると、NOR回路
80を構成する各々のトランジスタのオン/オフ動作は
次のようになる。すなわち、時刻T1では、P−MOS
81及び82がオンし、N−MOS83及び84がオフ
して、カット信号CUTはVSS→VCCとなる。続く
時刻T2では、P−MOS81及びN−MOS84はオ
フし、P−MOS82及びN−MOS83はオンして、
カット信号CUTはVCC→VSSとなる。その後の時
刻T3以降は、上記動作を同様に繰り返す。
【0054】ここで、上述したようにカット信号CUT
は、立上がりが速く立ち下がりが遅い波形となり、この
カット信号CUTをインバータ回路30のカット用トラ
ンジスタ33のゲートに供給するので、カット用トラン
ジスタ33のオフする領域は、図2に示すように出力電
位がVCCからVCC−ΔVthPまでの範囲となる。
【0055】(B)電位変換回路1の動作 ラッチ信号φの立上がりに同期して、RAM/レジスタ
回路2からのデータINがラッチ回路10に取り込まれ
て、新たにデータがラッチ回路10から出力される。レ
ベルシフタ回路20では、この入力データINの変化に
呼応してVDDレベルからVCCレベルへ電位変換が行
われる。
【0056】レベルシフタ回路20の動作は、上記タイ
ミング発生回路50内のレベルシフタ回路60,70と
同様であり、回路構成及びトランジスタの乗数設定を同
一とするので、出力電位の立上がり/立ち下がりに要す
る時間も同じである。
【0057】図3の期間では、ラッチ回路10の出力
S10のVSS→VDDの変化に伴い、レベルシフタ回
路20の出力S20がVSS→VCCに変化する。この
電位変化に対し、インバータ回路30のP−MOS31
がオン→オフ、N−MOS32がオフ→オンへ移行す
る。この時、信号CUTの電位がVCCからVCC−Δ
VthPの範囲にあるときは、カット用トランジスタ3
3はオフし、インバータ回路30の直流パスをカットし
ているので、P−MOS31のオン/オフ状態は無視で
き、インバータ回路30の出力OUTはN−MOS32
の動作状態にて決定される。この期間では、レベルシフ
タ回路20の出力電位がVthN以上になってから、N
−MOS32はオンしてインバータ回路30の出力OU
TはVSSとなる。
【0058】期間において信号CUTがVCC−ΔV
thP以下になると、カット用トランジスタ33がオン
となるが、この時、P−MOS31は、既にレベルシフ
タ回路20の出力20がVCC−ΔVthP以上となっ
ており、オフ状態となっている。そのため、直流パスが
発生せずP−MOS31のソース電位を供給するだけと
なる。
【0059】その後の期間では、入力データINがV
DD→VSSと変化するので、レベルシフタ回路20の
出力S20がVCC→VSSと変化する。そして、P−
MOS31がオフ→オン、N−MOS32がオン→オフ
によりインバータ回路30の出力OUTがVCCとな
る。この電位変化は素早く行われるので、信号CUTが
VCCからVCC−ΔVthP以上になる前にレベルシ
フタ回路20の出力がVSSとなる。信号CUTの電位
がVCC−ΔVthP以上となると、カット用トランジ
スタ33がオフとなり、インバータ回路30の直流パス
をカットし、且つN−MOS32はオフしているので、
インバータ回路30の出力OUTは寄生容量40が前の
状態を保つ。
【0060】さらに、期間では、信号CUTの電位が
VCC−ΔVthP以下となるので、カット用トランジ
スタ33がオンし、また、P−MOS31がオンである
ので、出力OUTにVCC電位が供給される。
【0061】以上の動作が並列に複数接続された電位変
換回路1でそれぞれ行われる。また、上記信号CUT
は、ラッチ信号φの電位変化から作成するので、本発明
をDC動作で使用しても、電位変換回路1の出力OUT
が常時ハイインピーダンスになることはない。
【0062】図4は、本実施形態の効果を示す波形図で
あり、従来回路と消費電流量を比較したものである。
【0063】同図から明らかなように、従来の電位変換
回路(図7)では、特にレベルシフタ回路の出力が立ち
上がるときの波形のなまりから、インバータ回路を構成
するP−MOS及びN−MOSが同時にオンする時間が
長くなる。その結果、貫通電流の発生量が多く、全体の
消費電流の増加に影響していた。これに対して、本実施
形態の電位変換回路では、前記貫通電流が発生するレベ
ルシフタ回路の出力の立上がり時に、カット用トランジ
スタ33がタイミング生成回路50からのカット信号C
UTを受け、インバータ回路30の直流経路を遮断す
る。これにより、インバータ回路で発生する貫通電流を
防ぎ、全体の消費電流の低減を行うことができる。この
低消費電力効果は、電位変換回路1の数が多いほど、ま
た変換電位が高くなるほど大きくなる。
【0064】図5は、本発明の第2実施形態に係るLC
Dドライバの構成を示す回路図である。
【0065】本実施形態は、図10で示した上記従来公
報のLCDドライバに本発明を適用したものである。
【0066】このLCDドライバは、低電圧系(VDD
〜VSS電源)の信号である表示データDIを高電圧系
(VCC〜VSS電源)の信号S111,S112に電
位変換する第1のレベルシフタ回路110と、液晶駆動
電圧交流化信号FRを電位変換する第2のレベルシフタ
回路120と、前記第1及び第2のレベルシフタ回路1
10,120の出力側に接続された論理回路部130
と、該論理回路部130の出力側に接続されLCD駆動
信号OUTを出力する出力段140と、前記論理回路部
130にカット信号CUTを供給するタイミング発生回
路150とで構成されている。ここで、タイミング発生
回路150は、上記図1のタイミング発生回路50と同
様の構成を成しているものとする。
【0067】本実施形態のLCDドライバでは、前記第
1及び第2のレベルシフタ回路110,120、論理回
路部130及び出力段140で構成された単位回路が複
数並列に存在し、タイミング発生回路150がその各単
位回路の論理回路部130に対して共通してCUT信号
を供給し、図示しないLCD表示部を駆動するようにな
っているものとする。
【0068】第1のレベルシフタ回路110は、P−M
OS111,112とN−MOS113,114とが、
上記図1のレベルシフタ回路20のトランジスタと同様
に接続され、さらに低電圧系で動作する表示データDI
入力用のインバータ115,116を備えて構成されて
いる。そして、P−MOS111とN−MOS113と
の接続点、及びP−MOS113とN−MOS114と
の接続点からそれぞれ信号S111と信号S112とが
出力されるようになっている。
【0069】また、第2のレベルシフタ回路120は、
P−MOS121,122とN−MOS123,124
が上記第1のレベルシフタ回路110のトランジスタと
同様に接続され、さらに低電圧系で動作する交流化信号
FR入力用のインバータ125,126を備えるほか、
P−MOS121とN−MOS123との接続点に高電
圧系のインバータ127,128が縦続接続され、P−
MOS122とN−MOS124との接続点に高電圧系
のインバータ129が接続されている。
【0070】論理回路部130は、P−MOS131
A、N−MOS131B及びカット用トランジスタ13
1Cからなる第1のインバータ回路131と、P−MO
S132A、N−MOS132B及びカット用トランジ
スタ132Cからなる第2のインバータ回路132を有
し、これら第1及び第2のインバータ回路131,13
2内の各トランジスタは、上記図1のインバータ回路3
0のトランジスタと同様に接続されている。そして、カ
ット用トランジスタ131C,132Cのゲートには、
タイミング発生回路150からのカット信号CUTが供
給され、第1及び第2のインバータ回路131,132
の各出力ノードN11,N12からそれぞれ信号S13
1,S132が出力されるようになっている。
【0071】さらに論理回路部130は、前記信号S1
31,S132をそれぞれ入力とするインバータ13
3,134と、該インバータ133,134の出力と前
記第2のレベルシフタ回路120内のインバータ128
の出力とをそれぞれ入力とするNANDゲート135,
136と、前記出力信号S132,S131と前記第2
のレベルシフタ回路120内のインバータ129の出力
とをそれぞれ入力とするNORゲート137,138と
で構成されている。
【0072】そして、出力段140は、印加電圧V0,
V1,V2,V3とLCD駆動信号OUT出力用の出力
端子145との間に、それぞれP−MOS141,14
2及びN−MOS143,144からなる4個の出力ト
ランジスタが接続され、P−MOS141,142及び
N−MOS143,144の動作は、前記NANDゲー
ト135,136及び前記NORゲート137,138
の各出力によりそれぞれ制御される。
【0073】次に動作を説明する。
【0074】表示データDIがレベルシフタ回路110
に入力されると、レベルシフタ回路110は、表示デー
タDIの電圧レベルを変換し、同極性の信号S111と
逆極性の信号S112を出力する。論理回路部130の
インバータ回路131は、信号S111を反転させて信
号131を出力し、インバータ回路132は、信号S1
12を反転させて信号132を出力する。
【0075】その際、図6の波形図に示すように、DI
信号の電位変化時にレベルシフタ回路110の出力波形
(S111,S112)がなまるため、インバータ回路
131を構成するP−MOS131AとN−MOS13
1Bが同時にオン状態となる。同様に、インバータ回路
132を構成するP−MOS131AとN−MOS13
1Bとが同時にオン状態となる。このとき、本実施形態
では、カット信号CUTがVSS→VCCとなってカッ
ト用トランジスタ131C及び132Cがオフし、イン
バータ回路131,132で発生すべき貫通電流を遮断
する。
【0076】また、カット用トランジスタ131C,1
32Cのカット信号CUTは、レベルシフタ回路110
の出力波形が確定した後にオンする。従って、カット用
トランジスタ131Cがオンしてもインバータ回路13
1の入力は電位が確定しているので、P−MOS131
AとN−MOS131Bの一方がオンし、他方がオフす
る結果、インバータ回路131に貫通電流は流れない。
同様に、カット用トランジスタ132Cがオンしても、
P−MOS132AとN−MOS132Bの一方がオン
し、他方がオフするため、インバータ回路132にも貫
通電流は流れない。
【0077】インバータ回路131,132の出力信号
S131,S132は、さらにインバータ133と13
4によって反転されてそれぞれNANDゲート135,
136の一方の入力となる。
【0078】一方、レベルシフタ回路120は、交流化
信号FRの電圧レベルを変換し、同極性の信号S12
1,S122を出力する。このうち信号S121はNA
NDゲート135,136の他方の入力となり、信号S
122はNORゲート137,138の他方の入力とな
る。
【0079】ここで、レベルシフタ110では、P−M
OS111,112のオン抵抗を大きく、N−MOS1
13,114のオン抵抗を小さく設定しており、従っ
て、表示データDIの立ち下がりに対して信号S111
は速やかに立ち下がり、該データDIの立上がりに対し
ては遅れた立上がりとなる。同様にして、表示データD
Iの立上がりに対して信号S112は速やかに立ち下が
り、該データDIの立ち下がりに対しては遅れた立上が
りとなる。
【0080】このような特性を有する信号S111,S
112が、それぞれ論理回路部120のインバータ回路
131及び132の入力となるため、その出力S13
1,S132はタイミングのずれた信号となる。その結
果、論理回路部130が出力段140の複数の出力トラ
ンジスタ141〜144のうちの1つをオンさせる信号
を出力するとき、まず既にオンしているトランジスタを
オフさせ、続いて目的のトランジスタをオンさせる。こ
れによって、出力段140内の複数のトランジスタが同
時にオンすることがなくなり、貫通電流が流れない。
【0081】本実施形態では、電源V0〜V3間の貫通
電流対策に加えて、レベルシフタ回路110の出力を入
力とするインバータ回路131,132の貫通電流対策
を行うことができ、上記図10の回路よりも一層、低消
費電流化を図ることが可能となる。
【0082】
【発明の効果】以上詳細に説明したように、第1の発明
である電位変換回路によれば、カット制御信号によりオ
フしてインバータ回路の直流経路を遮断するカット用ト
ランジスタと、入力データの電位変化時に前記カット制
御信号を出力するタイミング生成回路とを設けたので、
入力データの電位変化時においてレベルシフタ回路の出
力のなまりに起因するインバータ回路の直流パスをカッ
トすることが可能となる。
【0083】第2の発明である電位変換回路によれば、
カット制御信号によりオフしてインバータ回路の直流経
路を遮断するカット用トランジスタと、ラッチ回路によ
る入力データのラッチ時に前記カット制御信号を出力す
るタイミング生成回路とを設けたので、入力データのラ
ッチ時においてレベルシフタ回路の出力のなまりに起因
するインバータ回路の直流パスをカットすることが可能
となる。
【0084】第3の発明である電位変換回路によれば、
上記第2の発明において、タイミング生成回路は、レベ
ルシフタ回路と同一構成のレベルシフタ回路を有し、ラ
ッチ回路のラッチ信号を該レベルシフタ回路に取り込ん
でカット制御信号を生成したので、簡易且つ的確にカッ
ト制御信号を生成することが可能となる。
【0085】第4の発明であるLCDドライバによれ
ば、カット制御信号によりオフしてインバータ回路の直
流経路を遮断するカット用トランジスタを各電位変換回
路にそれぞれ設けると共に、表示データの電位変化時に
前記カット制御信号を前記各電位変換回路のカット用ト
ランジスタへ出力するタイミング生成回路を設けたの
で、電位変換回路の数が多いほど、また変換電位が高く
なるほど、全体の消費電力を低く抑えることが可能とな
る。
【0086】第5の発明であるLCDドライバによれ
ば、カット制御信号によりオフしてインバータ回路の直
流経路を遮断するカット用トランジスタを各電位変換回
路にそれぞれ設けると共に、ラッチ回路による前記表示
データのラッチ時に前記カット制御信号を前記各電位変
換回路のカット用トランジスタへ出力するタイミング生
成回路を設けたので、電位変換回路の数が多いほど、ま
た変換電位が高くなるほど、全体の消費電力を低く抑え
ることが可能となる。
【0087】第6の発明であるLCDドライバによれ
ば、上記第5の発明において、前記タイミング生成回路
は、前記レベルシフタ回路と同一構成のレベルシフタ回
路を有し、前記ラッチ回路のラッチ信号を該レベルシフ
タ回路に取り込んで前記カット制御信号を生成したの
で、簡易且つ的確にカット制御信号を生成することが可
能となる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る電位変換回路を備
えたLCDドライバの概略構成を示すブロック図であ
る。
【図2】タイミング発生回路50の動作を示すタイミン
グチャートである。
【図3】電位変換回路1の動作を示すタイミングチャー
トである。
【図4】第1実施形態の効果を示す波形図である。
【図5】本発明の第2実施形態に係るLCDドライバの
構成を示す回路図である。
【図6】第2実施形態の特徴動作を示すタイミングチャ
ートである。
【図7】従来の電位変換回路を備えたLCDドライバ
(第1の従来例)の構成を示すブロック図である。
【図8】図7の電位変換回路の動作を示すタイミングチ
ャートである。
【図9】従来のLCDドライバ(第2の従来例)の構成
を示す回路図である。
【図10】従来のLCDドライバ(第3の従来例)の構
成を示す回路図である。
【符号の説明】
1 電位変換回路 2 RAM/レジスタ回路 3 LCD制御回路 10 ラッチ回路 20 レベルシフタ回路 30 インバータ回路 33 カット用トランジスタ 50 タイミング発生回路 110 第1のレベルシフタ回路 120 第2のレベルシフタ回路 130 論理回路部 131 第1のインバータ回路 131C,132C カット用トランジスタ 132 第2のインバータ回路 140 出力段 150 タイミング発生回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 入力データのレベルシフトを行うレベル
    シフタ回路と、該レベルシフタ回路の出力を整形する波
    形整形回路とを備えた電位変換回路において、 カット制御信号によりオフして前記インバータ回路の直
    流経路を遮断するカット用トランジスタと、 前記入力データの電位変化時に前記カット制御信号を出
    力するタイミング生成回路とを設けたことを特徴とする
    電位変換回路。
  2. 【請求項2】 表示データをラッチするラッチ回路と、
    該ラッチ回路の出力をレベルシフトするレベルシフタ回
    路と、該レベルシフタ回路の出力を整形する波形整形回
    路とを備えた電位変換回路を複数個並列接続したLCD
    ドライバにおいて、 カット制御信号によりオフして前記波形整形回路の直流
    経路を遮断するカット用トランジスタを前記各電位変換
    回路にそれぞれ設けると共に、 前記ラッチ回路による前記表示データのラッチ時に前記
    カット制御信号を前記各電位変換回路のカット用トラン
    ジスタへ出力するタイミング生成回路を設けたことを特
    徴とするLCDドライバ。
  3. 【請求項3】 前記タイミング生成回路は、前記レベル
    シフタ回路と同一構成のレベルシフタ回路を有し、前記
    ラッチ回路のラッチ信号を該レベルシフタ回路に取り込
    んで前記カット制御信号を生成したことを特徴とする請
    求項2記載のLCDドライバ。
JP8004245A 1996-01-12 1996-01-12 電位変換回路及びlcdドライバ Withdrawn JPH09197369A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6836269B2 (en) 2000-02-28 2004-12-28 Sharp Kabushiki Kaisha Precharge circuit and image display device using the same
JP2006308711A (ja) * 2005-04-27 2006-11-09 Sony Corp 表示装置および表示装置の駆動方法

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