KR100585113B1 - 레벨 다운 회로를 포함하는 인터페이스 회로 - Google Patents

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Abstract

레벨 다운 회로를 포함하는 인터페이스 회로가 개시된다. 본 발명의 인터페이스 회로는 제1 전원에 의해 구동되는 제1 전원 회로와 제2 전원에 의해 구동되는 제2 전원 회로 사이에, 제1 전원 전압 레벨의 제1 전원 회로의 출력을 제2 전원 전압 레벨로 변환시키는 레벨 다운 회로를 포함한다. 레벨 다운 회로는 제1 전원에 의해 구동되고 제1 전원 회로의 출력를 입력하는 제1 회로부와, 제2 전원에 의해 구동되고 제1 회로부의 출력을 입력하는 제2 회로부와, 제2 전원에 의해 구동되고 제1 전원 회로의 출력를 입력하는 제3 회로부와, 그리고 제2 전원에 의해 구동되고 제3 회로부의 출력을 입력하고 그 출력이 제2 회로부의 출력과 연결되는 제4 회로부를 포함한다. 따라서, 본 발명의 인터페이스 회로는 서로 다른 전압으로 동작되는 2개 회로부 사이에 레벨 다운 회로를 두어 스큐없이 밸런스된 출력 신호를 전송한다.
인터페이스 회로, 레벨 다운 회로, 신호 스큐

Description

레벨 다운 회로를 포함하는 인터페이스 회로{Interface circuit including level down shifter}
도 1은 외부 전원에 동작하는 회로와 내부 전원에 동작하는 회로 사이의 신호 전달을 설명하는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 레벨 다운 회로를 포함하는 인터페이스 회로를 설명하는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 레벨 다운 회로를 포함하는 인터페이스 회로를 설명하는 도면이다.
도 4 및 도 5는 도 3의 레벨 다운 회로의 동작을 설명하는 도면이다.
도 6은 본 발명의 제3 실시예에 따른 레벨 다운 회로를 포함하는 인터페이스 회로를 설명하는 도면이다.
도 7 및 도 8은 도 6의 레벨 다운 회로의 동작을 설명하는 도면이다.
도 9는 본 발명의 레벨 다운 회로의 동작 타이밍도를 보여주는 도면이다.
본 발명은 반도체 집적 회로에 관한 것으로, 특히 레벨 다운 회로를 포함하 는 인터페이스 회로에 관한 것이다.
모바일(mobile) 제품에 사용되는 반도체 디바이스들에게 저전력 소모 특성이 강력히 요구되고 있다. 일반적으로, 반도체 디바이스들(ICs)은 외부 전원을 받아 칩의 동작 전원으로 사용하거나, 외부 전원을 전압 강하시켜 내부 전원들로 변환하여 칩 내부의 동작 전원으로 사용한다. 예컨대, IC들은 반도체 3.3V의 외부 전원을 받아 1.8V 내지 2.2V 정도의 내부 전원을 발생시킨다. 3.3V 동작 회로와 예컨대, 1.8V 동작 회로 사이에는 전압 차이를 조종(handle)하여 신호 전달하는 인터페이스(interface) 회로가 필요하다. 인터페이스 회로는 주로 외부와 인터페이싱되는 입력 버퍼 회로나 출력 버퍼 회로에 사용된다.
도 1은 3.3V의 외부 전원에 동작하는 제1 회로(110)와 1.8V의 내부 전원에 동작하는 제2 회로(120) 사이의 신호 전달을 설명하는 도면이다. 이를 참조하면, 0V에서 3.3V로 풀 스윙하는 입력 신호(IN)가 제1 회로(110)로 입력된다. 설명의 편의를 위하여, 제1 회로(110)와 제2 회로(120)는 단순히 입력 신호를 반전시켜 출력하는 인버터 동작하는 것으로 가정하자. 제1 회로(110)는 입력 신호(IN)를 반전시켜 제1 노드(NA)로 출력하고, 제2 회로(120)는 제1 노드(NA) 신호를 반전시켜 제2 노드(NB)로 출력한다.
여기에서, 제1 노드(NA)의 신호 파형과 제2 노드(NB)의 신호 파형을 살펴보면, 제1 노드(NA)의 로직 하이레벨에서 로직 로우레벨로의 천이는 3.3V에서 0V로, 그리고, 로직 로우레벨에서 로직 하이레벨로의 천이는 0V에서 3.3V로 스윙하여, 제1 노드(NA)의 천이 중간점은 약 1.65V 정도이다. 제2 회로(120)의 동작 전원이 1.8V인 관계로 제2 회로(120)의 트리거 포인트(T1)는 제1 회로(110)의 트리거 중간점 1.65V 보다 낮아진다.
3.3V의 로직 하이레벨에서 0V의 로직 로우레벨로 천이하는 제1 노드(NA)에 응답하여 제2 노드(NB)는 0V의 로직 로우레벨에서 1.8V의 로직 하이레벨로 천이하는 데, 제2 회로(120)의 트리거 포인트가 낮기 때문에 제2 노드(NB)의 천이 시간이 길어진다. 그리고 0V의 로직 로우레벨에서 3.3V의 로직 하이레벨로 천이하는 제1 노드(NA)에 응답하여 제2 노드(NB)는 1.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 천이하는 데, 제2 노드(NB)의 천이 시간은 짧아진다. 이에 따라. 제2 노드(NB)의 로직 로우레벨에서 로직 하이레벨로의 천이 중간점과 로직 하이레벨에서 로직 로우레벨로의 천이 중간점 사이에 천이 구간 차이(△)가 생겨 스큐가 발생한다. 더욱이, 스큐 발생은 외부 전원의 변동 폭이 클수록 더욱 커지는 경향이 있다. 그리고, 이러한 스큐 발생은 제2 노드(NB) 신호의 듀티 변화를 초래한다.
게다가, 신호의 듀티 변화는 신호의 셋업/홀드 시간 마진을 크게 하여 유효 윈도우(valid window)를 줄이는 요인이 된다. 유효 윈도우의 축소는 칩 동작상 성능을 축퇴시키게 된다.
그러므로, 로직 하이레벨로의 또는 로직 로우레벨로의 천이 시간이 밸런스된 출력 신호를 제공하는 인터페이스 회로의 필요성이 존재한다.
본 발명의 목적은 밸런스된 출력 신호를 제공하기 위하여 레벨 다운 회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 레벨 다운 회로를 포함하는 인터페이스 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 레벨 다운 회로는 제1 전원에 의해 구동되고, 접지 전압 레벨과 제1 전원 전압 레벨로 풀 스윙하는 입력 신호를 입력하는 제1 회로부; 제2 전원에 의해 구동되고, 제1 회로부의 출력을 입력하여 출력 신호를 발생하는 제2 회로부; 제2 전원에 의해 구동되고, 입력 신호를 입력하는 제3 회로부; 및 제2 전원에 의해 구동되고, 제3 회로부의 출력을 입력하고 그 출력이 제2 회로부의 출력과 연결되어 출력 신호를 발생하는 제4 회로부를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 레벨 다운 회로는 제1 전원에 의해 구동되고 접지 전압 레벨과 제1 전원 전압 레벨로 풀 스윙하는 입력 신호를 입력하는 인버터; 제2 전원에 그 소스가 연결되고 그 게이트에 제2 피모스 트랜지스터의 드레인이 연결되는 제1 피모스 트랜지스터; 제2 전원에 그 소스가 연결되고 그 게이트에 제1 피모스 트랜지스터의 드레인이 연결되는 제2 피모스 트랜지스터; 제1 피모스 트랜지스터의 드레인에 그 드레인이 연결되고 입력 신호가 그 게이트에 연결되고 접지 전압에 그 소스가 연결되는 제1 엔모스 트랜지스터; 및 제2 피모스 트랜지스터의 드레인에 그 드레인이 연결되고 인버터의 출력이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 레벨 다운 회로는 제2 전원으로 구동되고 접지 전압 레벨과 제1 전원 전압 레벨로 풀 스윙하는 입력 신호를 입력하는 제1 인버터; 제1 전원으로 구동되고 입력 신호를 입력하는 제2 인버터; 제2 전원에 그 소스가 연결되고 제1 인버터의 출력에 그 게이트가 연결되는 피모스 트랜지스터; 및 접지 전압에 그 소스가 연결되고 제2 인버터의 출력에 그 게이트에 연결되고 피모스 트랜지스터의 드레인에 그 드레인에 연결되는 엔모스 트랜지스터를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 인터페이스 회로는 제1 전원에 의해 구동되고, 접지 전압 레벨에서 제1 전원의 전압 레벨로 풀 스윙하는 입력 신호를 수신하는 제1 전원 회로; 제1 전원 전압 레벨의 제1 전원 회로의 출력을 제2 전원 전압 레벨로 변환시키는 레벨 다운 회로; 및 제2 전원에 의해 구동되고, 레벨 다운 회로의 출력을 수신하여 접지 전압에서 제2 전원의 전압 레벨로 풀 스윙하는 밸런스된 출력 신호를 출력하는 제2 전원 회로를 포함한다.
따라서, 본 발명의 레벨 다운 회로를 포함하는 인터페이스 회로는 서로 다른 전압으로 동작되는 2개 회로부 사이에 레벨 다운 회로를 두어 스큐없이 밸런스된 출력 신호를 전송한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 레벨 다운 회로를 포함하는 인터페이스 회로를 설명하는 도면이다. 이를 참조하면, 인터페이스 회로(200)는 외부 전원 회로부(210), 레벨 다운 회로(220), 그리고 내부 전원 회로부(230)를 포함한다. 외부 전원 회로부(210)는 외부 전원(E)에 의해 구동되고 입력 신호(IN)를 수신하여 그 출력을 제1 노드(NA)로 내보낸다. 레벨 다운 회로(220)는 제1 경로 회로(221)와 제2 경로 회로(225)를 포함한다. 제1 경로 회로(221)는 제1 노드(NA)와 제4 노드(ND) 사이에 직렬 연결되는 제1 회로부(222)와 제2 회로부(224)를 포함하고, 제2 경로 회로부(225)는 제1 노드(NA)와 제4 노드 사이에 직렬 연결되는 제3 회로부(226)와 제4 회로부(228)를 포함한다. 내부 전원 회로부(230)는 내부 전원(I)에 의해 구동되고 제4 노드(ND) 신호를 수신하여 출력 신호(OUT)로 내보낸다.
제1 경로 회로(221)의 제1 회로부(222)는 외부 전원(E)에 의해 구동되고 제2 회로부(224)는 내부 전원(I)에 의해 구동된다. 제2 경로 회로(225)의 제3 및 제4 회로부들(226, 228)은 내부 전원(I)에 의해 구동된다.
인터페이스 회로(200)의 동작 설명을 위하여, 외부 전원 회로부(210), 제1 내지 제4 회로부(222, 224, 226, 228) 그리고 내부 전원 회로부(230)는 인버터처럼 동작한다고 가정한다. 외부 전원(E)의 전압 레벨은 2.8V 정도로 설정하고, 내부 전원(I)의 전압 레벨은 1.8V 정도로 설정한다. 각 노드들(IN, NA, NB, NC, ND 및 OUT)에 표시된 굵은 선의 신호 파형들은 입력 신호(IN)의 로직 로우레벨에서 로직 하이레벨로의 천이에 응답하여 나타나는 신호 파형들이고, 가는 선의 신호 파형들은 입력 신호(IN)의 로직 하이레벨에서 로직 로우레벨로의 천이에 응답하여 나타나는 신호 파형들이다.
먼저, 굵은 선의 신호 파형들을 살펴보면, 입력 신호(IN)는 0V의 로직 로우레벨에서 2.8V의 로직 하이레벨로 천이한다. 외부 전원 회로부(210)의 트리거 포인트는 외부 전원(E) 2.8V의 중간 1.4V 정도에 있고, 노드 NA는 2.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 천이한다.
제1 경로 회로부(221)의 제1 회로부(222)의 트리거 포인터는 외부 전원(E) 2.8V의 중간 1.4V 정도에 있고, 노드 NB는 0의 로직 로우레벨에서 2.8V의 로직 하이레벨로 천이한다. 제2 회로부(224)의 트리거 포인트는 내부 전원(I) 1.8V의 중간 0.9V 정도에 있고, 제2 회로부(224)는 노드 NB의 천이 중간점 1.4V 보다 낮은 전압 레벨 0.9V 정도에서 트리거되어, 노드 ND는 1.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 빠르게 천이한다.
제2 경로 회로부(225)의 제3 회로부(226)의 트리거 포인터는 내부 전원(I) 1.8V의 중간 0.9V 정도에 있어서, 제3 회로부(226)는 노드 NA의 천이 중간점 1.4V 보다 낮은 전압 레벨 0.9V 정도에서 트리거되어, 노드 NC는 0V의 로직 로우레벨에서 1.8V의 로직 하이레벨로 느리게 천이한다. 제4 회로부(228)의 트리거 포인터는 내부 전원(I) 1.8V의 중간 0.9V 정도이고, 제4 회로부(228)는 노드 NC의 천이 중간점 0.9V에서 트리거되어, 노드 ND는 1.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 느리게 천이한다.
여기에서, 노드 ND를 살펴보면, 제1 경로 회로부(221)를 통해 급하게 1.8V에서 0V로 천이하는 동시에, 제2 경로 회로부(225)를 통해 천천히 1.8V에서 0V로 천이한다. 이에 따라, 노드 ND는 1.8V에서 0V로 천이되는 과정이 인터포레이션(interpolation) 되어 내부 전원 회로(230)로 입력된다. 내부 전원 회로(230)는 인터레이션된 노드 ND에 응답하여 0V의 로직 로우레벨에서 1.8V의 로직 하이레벨로 천이되는 출력 신호(OUT)를 발생한다.
다음으로, 가는 선의 신호 파형들을 살펴보면, 입력 신호(IN)는 2.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 천이한다. 외부 전원 회로부(210)의 트리거 포인트는 외부 전원(E) 2.8V의 중간 1.4V 정도에 있고, 노드 NA는 0V의 로직 로우레벨에서 2.8V의 로직 하이레벨로 천이한다.
제1 경로 회로부(221)의 제1 회로부(222)의 트리거 포인터는 외부 전원(E) 2.8V의 중간 1.4V 정도에 있고, 노드 NB는 2.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 천이한다. 제2 회로부(224)의 트리거 포인트는 내부 전원(I) 1.8V의 중간 0.9V 정도에 있고, 제2 회로부(224)는 노드 NB의 천이 중간점 1.4V 보다 낮은 전압 레벨 0.9V 정도에서 트리거되어, 노드 ND는 0V의 로직 로우레벨에서 1.8V의 로직 하이레벨로 느리게 천이한다.
제2 경로 회로부(225)의 제3 회로부(226)의 트리거 포인터는 내부 전원(I) 1.8V의 중간 0.9V 정도에 있어서, 제3 회로부(226)는 노드 NA의 천이 중간점 1.4V 보다 낮은 전압 레벨 0.9V 정도에서 트리거되어, 노드 NC는 1.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 빠르게 천이한다. 제4 회로부(228)의 트리거 포인터는 내부 전원(I) 1.8V의 중간 0.9V 정도이고, 제4 회로부(228)는 노드 NC의 천이 중간점 0.9V에서 트리거되어, 노드 ND는 0V의 로직 로우레벨에서 1.8V의 로직 로우레벨로 빠르게 천이한다.
여기에서, 노드 ND를 살펴보면, 제1 경로 회로부(221)를 통해 느리게 0V에서 1.8V로 천이하는 동시에, 제2 경로 회로부(225)를 통해 빠르게 0V에서 1.8V로 천이한다. 이에 따라, 노드 ND는 0V에서 1.8V로 천이되는 과정이 인터포레이션(interpolation) 되어 내부 전원 회로(230)로 입력된다. 내부 전원 회로(230)는 인터레이션된 노드 ND에 응답하여 1.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 천이되는 출력 신호(OUT)를 발생한다.
그러므로, 본 실시예의 인터페이스 회로(200)의 입력 신호(IN)와 출력 신호(OUT)의 파형을 살펴보면, 0V의 로직 로우레벨에서 2.8V의 로직 하이레벨로, 그리고 2.8V의 로직 하이레벨에서 0V의 로직 로우레벨로 천이하는 입력 신호(IN)에 응답하여 출력 신호(OUT)는 1.8V의 로직 하이레벨에서 0V의 로직 로우레벨로, 그리고 0V의 로직 로우레벨에서 1.8V의 로직 하이레벨로 천이한다. 출력 신호(OUT)의 로직 로우레벨로의 천이 구간과 로직 하이레벨로의 천이 구간은 동일하게 나타나고, 천이 중간점도 서로 만나게 된다. 이에 따라 출력 신호(OUT)에는 종래의 기술과는 달리 스큐가 발생하지 않는다.
도 3은 본 발명의 제2 실시예에 따른 레벨 다운 회로를 포함하는 인터페이스 회로를 설명하는 도면이다. 이를 참조하면, 인터페이스 회로(300)는 외부 전원 회로부(310), 레벨 다운 회로(320), 그리고 내부 전원 회로부(330)로 구성된다. 외부 전원 회로부(310)는 외부 전원(E)에 의해 구동되며 입력 신호(IN)를 수신하여 레벨 다운 회로(320)로 전달한다. 내부 전원 회로부(330)는 내부 전원(I)에 의해 구동되고 레벨 다운 회로의 출력(NH)을 수신하여 출력 신호(OUT)로 출력한다.
레벨 다운 회로(320)는 래치를 이용하여 노드 NE의 외부 전원(E) 전압 레벨을 내부 전원(I) 전압 레벨로 다운시킨다. 레벨 다운 회로(320)는 구체적으로 외부 전원 회로(310)의 출력 노드 NE에 그 입력이 연결되는 인버터(322), 내부 전원 전압(IVC)에 그 소스들이 연결되고 그 게이트들이 서로 교차 연결된 제1 및 제2 피모스 트랜지스터들(324, 325), 제1 피모스 트랜지스터(324)의 드레인과 그 드레인이 연결되고 그 게이트에 외부 전원 회로(310)의 출력 노드 NE가 연결되고 그 소스에 접지 전압(VSS)이 연결되는 제1 엔모스 트랜지스터(326), 그리고 제2 피모스 트랜지스터(325)의 드레인과 그 드레인이 연결되고 그 게이트에 인버터(322)의 출력이 연결되고 그 소스에 접지 전압(VSS)가 연결되는 제2 엔모스 트랜지스터(327)를 포함한다. 서로 연결된 제2 피모스 트랜지스터(325)와 제2 엔모스 트랜지스터(327)의 드레인들은 레벨 다운 회로(320)의 출력 노드 NH가 되고 내부 전원 회로부(330)의 입력으로 제공된다.
본 실시예의 인터페이스 회로(300)의 동작 설명은 레벨 다운 회로(320)로 입력되는 노드 NE 신호의 상승 에지 천이와 하강 에지 천이로 나누어 설명한다. 도 4의 상승 에지 천이를 살펴보면, 노드 NE의 로직 로우레벨에서 로직 하이레벨로의 상승 천이가 굵은 선으로 표시된다. 외부 전원(E)의 전압 레벨을 2.8V 정도로 가정했을 때 노드 NE는 0V에서 2.8V로 상승 천이한다. 레벨 다운 회로(320) 내 제1 엔 모스 트랜지스터(326)는 게이트-소스 전압(Vgs)이 문턱 전압(Vth) 이상이 되면 턴온되는 데, 노드 NE의 예컨대, 0.6V 정도의 점선으로 표시된 트리거 포인터에서 제1 엔모스 트랜지스터(326)가 턴온된다. 이에 따라, 노드 NG는 0V의 로직 로우레벨로 떨어지면서 제2 피모스 트랜지스터(325)를 턴온시킨다. 턴온된 제2 피모스 트랜지스터(325)에 의해 레벨 다운 회로(320)의 출력 노드 NH는 내부 전원 전압(IVC) 레벨인 예컨대, 1.8V 정도의 로직 하이레벨로 천이한다.
즉, 레벨 다운 회로(320)로 입력되는 노드 NE의 0V에서 2.8V로의 스윙 구간에서 제1 엔모스 트랜지스터(326)의 문턱 전압(Vth) 정도로만 상승하면, 레벨 다운 회로(320)의 출력 노드 NH는 0V에서 1.8V로 빠르게 천이됨을 알 수 있다.
도 5의 하강 에지 천이를 살펴보면, 노드 NE의 로직 하이레벨에서 로직 로우레벨로의 하강 천이가 굵은 선으로 표시된다. 노드 NE의 2.8V에서 0V로의 하강 천이에 대하여 인버터(321)의 피모스 트랜지스터(321)는 그 게이트-소스 전압(Vgs)이 문턱 전압(Vth) 이상 차이가 나면 턴온되는 데, 노드 NE의 2.8V에서 0V로의 스윙 구간 중 2.2V 정도의 트리거 포인터에서 턴온된다. 턴온된 피모스 트랜지스터(321)에 의해 출력 노드 NF는 0V에서 2.8V로 상승 천이한다. 레벨 다운 회로(320) 내 제2 엔모스 트랜지스터(328)는 게이트-소스 전압(Vgs)이 문턱전압(Vth) 이상이 되면 턴온되는 데, 노드 NF의 0V에서 2.8V로의 스윙 구간 중 예컨대, 0.6V 정도의 점선으로 표시된 트리거 포인터에서 제2 엔모스 트랜지스터(328)가 턴온된다. 턴온된 제2 엔모스 트랜지스터(328)에 의해 레벨 다운 회로(320)의 출력 노드 NH는 접지 전압(VSS) 레벨인 0V의 로직 로우레벨로 천이한다.
다시 말하여, 레벨 다운 회로(320)로 입력되는 노드 NE의 2.8V에서 0V에 대하여 인버터(322) 내 피모스 트랜지스터(321)의 문턱 전압(Vth) 정도로만 떨이지면, 그리고 인버터(322) 출력이 0V에서 2.8V로의 스윙 구간에서 제2 엔모스 트랜지스터(328)의 문턱 전압(Vth) 정도로만 상승하면, 레벨 다운 회로(320)의 출력 노드 NH는 1.8V에서 0V로 빠르게 천이됨을 알 수 있다.
도 6은 본 발명의 제3 실시예에 따른 레벨 다운 회로를 포함하는 인터페이스 회로를 설명하는 도면이다. 이를 참조하면, 인터페이스 회로(600)는 외부 전원 회로부(610), 레벨 다운 회로(620), 그리고 내부 전원 회로부(630)로 구성되고, 외부 전원(E) 레벨로 구동되는 입력 신호(IN)를 내부 전원(I) 레벨의 출력 신호(OUT)로 변환시킨다.
레벨 다운 회로(620)는 외부 전원 회로부(610)의 출력을 입력하고 내부 전원(I)으로 구동되는 제1 인버터(622), 외부 전원 회로부(610)의 출력을 입력하고 외부 전원(E)으로 구동되는 제2 인버터(626), 내부 전원 전압(IVC)에 그 소스가 연결되고 제1 인버터(622)의 출력에 그 게이트가 연결되는 피모스 트랜지스터(624), 접지 전압(VSS)이 그 소스에 연결되고 제2 인버터(626)의 출력이 그 게이트에 연결되고 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터(628)를 포함한다.
도 7은 외부 전원 회로부(610)의 출력 노드 NI의 상승 에지 천이에 대한 레벨 다운 회로(620)의 동작을 설명한다. 이를 참조하면, 노드 NI의 로직 로우레벨에서 로직 하이레벨로의 상승 천이가 굵은 선으로 표시된다. 외부 전원(E)의 전압 레 벨을 2.8V 정도로 가정했을 때 노드 NI는 0V에서 2.8V로 상승 천이한다. 레벨 다운 회로(620) 내 제1 인버터(622)의 엔모스 트랜지스터(623)는 게이트-소스 전압(Vgs)이 문턱 전압(Vth) 이상이 되면 턴온되는 데, 노드 NI의 예컨대, 0.6V 정도의 점선으로 표시된 트리거 포인터에서 엔모스 트랜지스터(623)가 턴온된다. 이에 따라, 노드 NJ는 0V의 로직 로우레벨로 떨어지면서 피모스 트랜지스터(624)를 턴온시킨다. 턴온된 피모스 트랜지스터(624)에 의해 레벨 다운 회로(320)의 출력 노드 NL은 내부 전원 전압(IVC) 레벨인 예컨대, 1.8V 정도의 로직 하이레벨로 천이한다.
즉, 레벨 다운 회로(620)로 입력되는 노드 NI의 0V에서 2.8V로의 스윙 구간에서 제1 인버터(622)의 엔모스 트랜지스터(623)의 문턱 전압(Vth) 정도로만 상승하면, 레벨 다운 회로(620)의 출력 노드 NL은 0V에서 1.8V로 빠르게 천이됨을 알 수 있다.
도 8은 외부 전원 회로부(610)의 출력 노드 NE의 하강 에지 천이에 대한 레벨 다운 회로(620)의 동작을 설명한다. 이를 참조하면, 노드 NI의 로직 하이레벨에서 로직 로우레벨로의 하강 천이가 굵은 선으로 표시된다. 노드 NI의 2.8V에서 0V로의 하강 천이에 대하여 제2 인버터(626) 내 피모스 트랜지스터(625)의 게이트-소스 전압(Vgs)이 문턱전압(Vth) 예컨대, 0.6V 이상 차이가 나면 턴온되는 데, 노드 NI의 2.8V에서 0V로의 스윙 구간 중 2.2V 정도의 점선으로 표시된 트리거 포인터에서 제2 피모스 트랜지스터(625)가 턴온된다. 턴온된 피모스 트랜지스터(625)에 의해 노드 NK는 0V에서 2.8V로 천이한다. 엔모스 트랜지스터(628)는 게이트-소스 전압(Vgs)이 문턱전압(Vth) 예컨대, 0.6V 이상만 되면 턴온되는 데, 노드 NK의 0V에 서 2.8V로의 스윙 구간 중 0.6V 정도의 점선으로 표시된 트리거 포인터에서 턴온된다. 턴온된 엔모스 트랜지스터(628)에 의해 레벨 다운 회로(320)의 출력 노드 NL은 접지 전압(VSS) 레벨인 0V의 로직 로우레벨로 천이한다.
다시 말하여, 레벨 다운 회로(620)로 입력되는 노드 NI의 2.8V에서 0V로의 스윙에 대하여 인버터(626) 내 피모스 트랜지스터(625)의 문턱 전압(Vth) 정도만 떨어지면, 그리고 인버터(626) 출력이 0V에서 2.8V로의 스윙 구간에서 제2 엔모스 트랜지스터(328)의 문턱 전압(Vth) 정도로만 상승하면, 레벨 다운 회로(320)의 출력 노드 NH는 1.8V에서 0V로 빠르게 천이됨을 알 수 있다.
따라서, 본 발명의 레벨 다운 회로들은 도 9와 같이 외부 전원 회로부의 출력인 데이터 입력 신호(IN)의 로직 로우레벨에서 로직 하이레벨로의 상승 천이 구간 중 트랜지스터의 문턱 전압(Vth) 만큼만 상승하면 내부 전원 전압 레벨의 로직 하이레벨에서 로직 로우레벨로 천이된 데이터 출력 신호(OUT)를 내부 전원 회로부로 전달하고, 그리고 외부 전원 회로부의 로직 하이레벨에서 로직 로우레벨로의 하강 천이 구간 중 트랜지스터의 문턱 전압(Vth) 만큼만 상승하면 로직 로우레벨에서 내부 전원 전압 레벨의 로직 하이레벨로 천이된 데이터 출력 신호(OUT)를 내부 전원 회로부로 전달하기 때문에, 스큐없이 밸런스된 출력 신호를 전송한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.
상술한 본 발명의 인터페이스 회로들에 의하면, 서로 다른 전압으로 동작되는 2개 회로부 사이에 레벨 다운 회로를 두어 스큐없이 밸런스된 출력 신호를 전송한다.

Claims (13)

  1. 제1 전원에 의해 구동되고, 접지 전압 레벨과 상기 제1 전원 전압 레벨로 풀 스윙하는 입력 신호를 입력하여 반전시키는 제1 회로부;
    제2 전원에 의해 구동되고, 상기 제1 회로부의 출력을 입력하여 반전시키는 제2 회로부;
    상기 제2 전원에 의해 구동되고, 상기 입력 신호를 입력하여 반전시키는 제3 회로부; 및
    상기 제2 전원에 의해 구동되고, 상기 제3 회로부의 출력을 입력하여 반전시키고, 그 출력이 상기 제2 회로부의 출력과 연결되는 제4 회로부를 구비하는 것을 특징으로 레벨 다운 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 레벨 다운 회로는
    상기 제2 전원 전압 레벨이 상기 제1 전원 전압 레벨 보다 낮은 것을 특징으로 하는 레벨 다운 회로.
  4. 제1항에 있어서, 상기 레벨 다운 회로는
    상기 제1 전원 전압 레벨이 2.0V 내지 2.8V 정도의 범위를 갖고 상기 제2 전원 전압 레벨은 1.8V 내지 2.2V 정도의 범위를 갖는 것을 특징으로 하는 레벨 다운 회로.
  5. 제2 전원에 의해 구동되고, 접지 전압 레벨과 상기 제2 전원 전압 레벨로 풀 스윙하는 입력 신호를 입력하는 제1 인버터;
    제1 전원에 의해 구동되고, 상기 제1 인버터의 출력을 입력하는 제2 인버터;
    상기 제2 전원에 의해 구동되고, 상기 제1 인버터의 출력을 입력하는 제3 인버터;
    상기 제1 전원이 그 소스에 연결되고 상기 제2 인버터의 출력이 그 게이트에 연결되는 피모스 트랜지스터; 및
    상기 접지 전압이 그 소스에 연결되고 상기 제3 인버터의 출력이 그 게이트에 연결되고 상기 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 다운 회로.
  6. 제5항에 있어서, 상기 레벨 다운 회로는
    상기 제1 전원의 전압 레벨은 상기 제2 전원의 전압 레벨보다 낮은 것을 특징으로 하는 레벨 다운 회로.
  7. 제5항에 있어서, 상기 레벨 다운 회로는
    상기 제1 전원 전압 레벨은 1.8V 내지 2.2V 정도의 범위를 갖고 상기 제2 전원 전압 레벨이 2.0V 내지 2.8V 정도의 범위를 갖는 것을 특징으로 하는 레벨 다운 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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