JPH0563529A - バツフア回路 - Google Patents
バツフア回路Info
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- JPH0563529A JPH0563529A JP3218201A JP21820191A JPH0563529A JP H0563529 A JPH0563529 A JP H0563529A JP 3218201 A JP3218201 A JP 3218201A JP 21820191 A JP21820191 A JP 21820191A JP H0563529 A JPH0563529 A JP H0563529A
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Abstract
(57)【要約】
【目的】 プリバッファ部と主バッファ部で構成される
バッファ回路であり、プリバッファ部に形成された互い
に逆向きのゲート手段の駆動能力を変えることで、所望
のスルーレートが得られると共に、立ち上がりとたち下
がりで異なるスルーレートを設定でき、主バッファ部の
貫通電流を低減する。 【構成】 プリバッファ部100 を構成する第一のｐチャ
ネルトランジスタ101 と第一のｎチャネルトランジスタ
102 の間に、第一のプリバッファ出力ノード131から第
二のプリバッファ出力ノード132 へ信号を伝える第一の
複数個のゲート手段110 、111 と、第二のプリバッファ
出力ノード132 から第一のプリバッファ出力ノード131
へ信号を伝える第二の複数個のゲート手段112 、113 を
接続した。
バッファ回路であり、プリバッファ部に形成された互い
に逆向きのゲート手段の駆動能力を変えることで、所望
のスルーレートが得られると共に、立ち上がりとたち下
がりで異なるスルーレートを設定でき、主バッファ部の
貫通電流を低減する。 【構成】 プリバッファ部100 を構成する第一のｐチャ
ネルトランジスタ101 と第一のｎチャネルトランジスタ
102 の間に、第一のプリバッファ出力ノード131から第
二のプリバッファ出力ノード132 へ信号を伝える第一の
複数個のゲート手段110 、111 と、第二のプリバッファ
出力ノード132 から第一のプリバッファ出力ノード131
へ信号を伝える第二の複数個のゲート手段112 、113 を
接続した。
Description
【０００１】
【産業上の利用分野】この発明はバッファ回路に係わ
り、例えば出力信号の立ち上がり、立ち下がりの傾きを
緩やかにするバッファ回路に関する。
り、例えば出力信号の立ち上がり、立ち下がりの傾きを
緩やかにするバッファ回路に関する。
【０００２】
【従来の技術】図４は、従来の出力バッファ回路を示す
回路図である。同図において100 は、プリバッファ部で
あり以下の構成である。101 は電源電位点とプリバッフ
ァ出力ノード133 との間に接続され、ゲートが入力ノー
ド130 に接続される第一のｐチャネルトランジスタであ
る。102 はプリバッファ出力ノード133 と接地電位点と
の間に接続され、ゲートが入力ノード130 に接続される
第一のｎチャネルトランジスタである。200 は主バッフ
ァ部であり以下の構成である。201 は電源電位点と出力
ノード230 の間に接続され、ゲートがプリバッファ出力
ノード133 に接続される第二のｐチャネルトランジスタ
である。202 は出力ノード230 と接地電位点との接続さ
れ、ゲートがプリバッファ出力ノード133 に接続される
第二のｎチャネルトランジスタである。
回路図である。同図において100 は、プリバッファ部で
あり以下の構成である。101 は電源電位点とプリバッフ
ァ出力ノード133 との間に接続され、ゲートが入力ノー
ド130 に接続される第一のｐチャネルトランジスタであ
る。102 はプリバッファ出力ノード133 と接地電位点と
の間に接続され、ゲートが入力ノード130 に接続される
第一のｎチャネルトランジスタである。200 は主バッフ
ァ部であり以下の構成である。201 は電源電位点と出力
ノード230 の間に接続され、ゲートがプリバッファ出力
ノード133 に接続される第二のｐチャネルトランジスタ
である。202 は出力ノード230 と接地電位点との接続さ
れ、ゲートがプリバッファ出力ノード133 に接続される
第二のｎチャネルトランジスタである。
【０００３】次に上記の様に構成された従来の出力バッ
ファ回路の動作について説明する。図５は、図４におけ
る入力に与える信号、プリバッファ出力ノードの波形、
出力ノードの波形を示したものである。図５(a) に示す
入力信号を入力ノード130 に与える。入力信号が "Ｌ”
から "Ｈ”に立ち上がった場合、第一のｐチャネルトラ
ンジスタ101 はＯＮ状態からＯＦＦ状態へと移行し第一
のｎチャネルトランジスタ102 はＯＦＦ状態からＯＮ状
態へと変化し、プリバッファ出力ノード133 の電位を "
Ｌ”へ引き落とすため、プリバッファ出力ノード133 の
波形は図５(b)に示すプリバッファ出力信号Ｇのような
急峻な立ち下がりとなる。さらに、このプリバッファ出
力ノードの変化により第二のｐチャネルトランジスタ20
1 がＯＦＦ状態からＯＮ状態へ変化し第二のｎチャネル
トランジスタ202 はＯＮ状態からＯＦＦ状態へと変化
し、第二のｐチャネルトランジスタ201 が出力ノード23
0 を"Ｈ”へ引き上げるため出力ノード230 の波形は図
５(c) に示す出力信号ＰＡＤのような急峻な立ち上がり
となる。
ファ回路の動作について説明する。図５は、図４におけ
る入力に与える信号、プリバッファ出力ノードの波形、
出力ノードの波形を示したものである。図５(a) に示す
入力信号を入力ノード130 に与える。入力信号が "Ｌ”
から "Ｈ”に立ち上がった場合、第一のｐチャネルトラ
ンジスタ101 はＯＮ状態からＯＦＦ状態へと移行し第一
のｎチャネルトランジスタ102 はＯＦＦ状態からＯＮ状
態へと変化し、プリバッファ出力ノード133 の電位を "
Ｌ”へ引き落とすため、プリバッファ出力ノード133 の
波形は図５(b)に示すプリバッファ出力信号Ｇのような
急峻な立ち下がりとなる。さらに、このプリバッファ出
力ノードの変化により第二のｐチャネルトランジスタ20
1 がＯＦＦ状態からＯＮ状態へ変化し第二のｎチャネル
トランジスタ202 はＯＮ状態からＯＦＦ状態へと変化
し、第二のｐチャネルトランジスタ201 が出力ノード23
0 を"Ｈ”へ引き上げるため出力ノード230 の波形は図
５(c) に示す出力信号ＰＡＤのような急峻な立ち上がり
となる。
【０００４】入力信号が "Ｈ”から "Ｌ”へ立ち下がっ
た場合は上記とまったく逆の動作となり、第一のｐチャ
ネルトランジスタ101 はＯＦＦ状態からＯＮ状態へ移行
し第一のｎチャネルトランジスタ102 はＯＮ状態からＯ
ＦＦ状態へと変化するためプリバッファ出力ノード133
の電位は "Ｌ”から "Ｈ”となり急峻に立ち上がり図５
(b) に示すプリバッファ出力信号Ｇのような波形とな
る。さらに、このプリバッファ出力ノード133 の変化に
より第二のｐチャネルトランジスタ201 はＯＮ状態から
ＯＦＦ状態へ移行し第二のｎチャネルトランジスタ202
はＯＦＦ状態からＯＮ状態へ変化するため、出力ノード
230 の電位を "Ｌ" へ引き落とすので、出力ノード230
は "Ｈ" から "Ｌ”となり、図５(c) に示す出力信号Ｐ
ＡＤのような急峻な立ち下がりとなる。
た場合は上記とまったく逆の動作となり、第一のｐチャ
ネルトランジスタ101 はＯＦＦ状態からＯＮ状態へ移行
し第一のｎチャネルトランジスタ102 はＯＮ状態からＯ
ＦＦ状態へと変化するためプリバッファ出力ノード133
の電位は "Ｌ”から "Ｈ”となり急峻に立ち上がり図５
(b) に示すプリバッファ出力信号Ｇのような波形とな
る。さらに、このプリバッファ出力ノード133 の変化に
より第二のｐチャネルトランジスタ201 はＯＮ状態から
ＯＦＦ状態へ移行し第二のｎチャネルトランジスタ202
はＯＦＦ状態からＯＮ状態へ変化するため、出力ノード
230 の電位を "Ｌ" へ引き落とすので、出力ノード230
は "Ｈ" から "Ｌ”となり、図５(c) に示す出力信号Ｐ
ＡＤのような急峻な立ち下がりとなる。
【０００５】図６は従来の出力バッファ回路の一つであ
るスルーレートコントロールバッファ回路の回路図であ
る。なお、スルーレートとは信号の電圧レベル変化と立
ち上がり時間あるいは立ち下がり時間の比であり、スル
ーレートコントロールバッファ回路はこのスルーレート
を変えることのできるバッファ回路である。同図におい
て、100 はプリバッファ部であり以下の構成である。10
1 は電源電位点と第一のプリバッファ出力ノード131 と
の間に接続され、ゲートが入力ノード130 に接続される
第一のｐチャネルトランジスタである。102 は第二のプ
リバッファ出力ノード132 と接地電位点との間に接続さ
れ、ゲートが入力ノード130 に接続される第一のｎチャ
ネルトランジスタである。120 は第一のプリバッファ出
力ノード131 と第二のプリバッファ出力ノード132 の間
に接続され、二つの入力が入力ノード130 に接続される
並列接続されたｐチャネルトランジスタ及びｎチャネル
トランジスタからなるトランスミッションゲートであ
る。次に200 は主バッファ部であり以下の構成である。
201 は電源電位点と出力ノード230 との間に接続され、
ゲートが第一のプリバッファ出力ノード131 に接続され
る第二のｐチャネルトランジスタである。202 は出力ノ
ード230 と接地電位点との間に接続され、ゲートが第二
のプリバッファ出力ノード132 に接続される第二のｎチ
ャネルトランジスタである。
るスルーレートコントロールバッファ回路の回路図であ
る。なお、スルーレートとは信号の電圧レベル変化と立
ち上がり時間あるいは立ち下がり時間の比であり、スル
ーレートコントロールバッファ回路はこのスルーレート
を変えることのできるバッファ回路である。同図におい
て、100 はプリバッファ部であり以下の構成である。10
1 は電源電位点と第一のプリバッファ出力ノード131 と
の間に接続され、ゲートが入力ノード130 に接続される
第一のｐチャネルトランジスタである。102 は第二のプ
リバッファ出力ノード132 と接地電位点との間に接続さ
れ、ゲートが入力ノード130 に接続される第一のｎチャ
ネルトランジスタである。120 は第一のプリバッファ出
力ノード131 と第二のプリバッファ出力ノード132 の間
に接続され、二つの入力が入力ノード130 に接続される
並列接続されたｐチャネルトランジスタ及びｎチャネル
トランジスタからなるトランスミッションゲートであ
る。次に200 は主バッファ部であり以下の構成である。
201 は電源電位点と出力ノード230 との間に接続され、
ゲートが第一のプリバッファ出力ノード131 に接続され
る第二のｐチャネルトランジスタである。202 は出力ノ
ード230 と接地電位点との間に接続され、ゲートが第二
のプリバッファ出力ノード132 に接続される第二のｎチ
ャネルトランジスタである。
【０００６】次にこの様に構成された従来のスルーレー
トコントロールバッファ回路の動作について説明する。
図７は、図６における入力に与える信号、第一のプリバ
ッファ出力ノードの波形、第二のプリバッファ出力ノー
ドの波形、出力ノードの波形を示したものである。図７
(a) に示した入力信号を入力ノード130 に与える。入力
信号が "Ｌ”から "Ｈ”に立ち上がった場合、第一のｐ
チャネルトランジスタ101 はＯＮ状態からＯＦＦ状態へ
と移行し第一のｎチャネルトランジスタ102 はＯＦＦ状
態からＯＮ状態へと変化する。第一のｎチャネルトラン
ジスタ102 のＯＮ状態への移行に伴なって、第二のプリ
バッファ出力ノード132 の電位を "Ｌ”へ引き落とすた
め、第二のプリバッファ出力ノード132 の波形は図７
(c) に示す第二のプリバッファ出力信号Ｇｎのような急
峻な立ち下がりとなる。
トコントロールバッファ回路の動作について説明する。
図７は、図６における入力に与える信号、第一のプリバ
ッファ出力ノードの波形、第二のプリバッファ出力ノー
ドの波形、出力ノードの波形を示したものである。図７
(a) に示した入力信号を入力ノード130 に与える。入力
信号が "Ｌ”から "Ｈ”に立ち上がった場合、第一のｐ
チャネルトランジスタ101 はＯＮ状態からＯＦＦ状態へ
と移行し第一のｎチャネルトランジスタ102 はＯＦＦ状
態からＯＮ状態へと変化する。第一のｎチャネルトラン
ジスタ102 のＯＮ状態への移行に伴なって、第二のプリ
バッファ出力ノード132 の電位を "Ｌ”へ引き落とすた
め、第二のプリバッファ出力ノード132 の波形は図７
(c) に示す第二のプリバッファ出力信号Ｇｎのような急
峻な立ち下がりとなる。
【０００７】このときトランスミッションゲート120 の
ｎチャネルトランジスタはＯＦＦ状態からＯＮ状態とな
りｐチャネルトランジスタはＯＮ状態からＯＦＦ状態と
なるため、このｎチャネルトランジスタを通じて第一の
プリバッファ出力ノード131は緩やかに "Ｌ”に引き落
とされ、第一のプリバッファ出力ノード131 の波形は図
７(b) に示す第一のプリバッファ出力信号Ｇｐのような
緩やかな波形となる。
ｎチャネルトランジスタはＯＦＦ状態からＯＮ状態とな
りｐチャネルトランジスタはＯＮ状態からＯＦＦ状態と
なるため、このｎチャネルトランジスタを通じて第一の
プリバッファ出力ノード131は緩やかに "Ｌ”に引き落
とされ、第一のプリバッファ出力ノード131 の波形は図
７(b) に示す第一のプリバッファ出力信号Ｇｐのような
緩やかな波形となる。
【０００８】さらに、この第一のプリバッファ出力ノー
ド131 の電位変化により第二のｐチャネルトランジスタ
201 が緩やかにＯＦＦ状態からＯＮ状態へ変化し、第二
のプリバッファ出力ノード132 の電位変化により第二の
ｎチャネルトランジスタ202は直ちにＯＮ状態からＯＦ
Ｆ状態へと変化し、第二のｐチャネルトランジスタ201
が出力ノード230 の電位を緩やかに "Ｈ”へ引き上げる
ため、出力ノード230の波形は図７(d) に示す出力信号
のような緩やかな立ち上がりとなる。
ド131 の電位変化により第二のｐチャネルトランジスタ
201 が緩やかにＯＦＦ状態からＯＮ状態へ変化し、第二
のプリバッファ出力ノード132 の電位変化により第二の
ｎチャネルトランジスタ202は直ちにＯＮ状態からＯＦ
Ｆ状態へと変化し、第二のｐチャネルトランジスタ201
が出力ノード230 の電位を緩やかに "Ｈ”へ引き上げる
ため、出力ノード230の波形は図７(d) に示す出力信号
のような緩やかな立ち上がりとなる。
【０００９】入力信号が "Ｈ”から "Ｌ”へ立ち下がっ
た場合は上記とまったく逆の動作となり、第一のｐチャ
ネルトランジスタ101 はＯＦＦ状態からＯＮ状態へ移行
し、第二のｎチャネルトランジスタ102 はＯＮ状態から
ＯＦＦ状態へと変化するため、第一のプリバッファ出力
ノード131 の電位は "Ｌ”から "Ｈ”と急峻に立ち上が
り図７(b) に示す第一のプリバッファ出力信号Ｇｐのよ
うな波形となる。このときトランスミッションゲート12
0 のｎチャネルトランジスタはＯＮ状態からＯＦＦ状態
となりｐチャネルトランジスタはＯＦＦ状態からＯＮ状
態となるので、このｐチャネルトランジスタを通じて第
二のプリバッファ出力ノード132の電位は緩やかに "Ｈ"
へ引き上げられ、第二のプリバッファ出力ノード132
の波形は図７(c) に示す第二のプリバッファ出力信号Ｇ
ｐのような波形となる。
た場合は上記とまったく逆の動作となり、第一のｐチャ
ネルトランジスタ101 はＯＦＦ状態からＯＮ状態へ移行
し、第二のｎチャネルトランジスタ102 はＯＮ状態から
ＯＦＦ状態へと変化するため、第一のプリバッファ出力
ノード131 の電位は "Ｌ”から "Ｈ”と急峻に立ち上が
り図７(b) に示す第一のプリバッファ出力信号Ｇｐのよ
うな波形となる。このときトランスミッションゲート12
0 のｎチャネルトランジスタはＯＮ状態からＯＦＦ状態
となりｐチャネルトランジスタはＯＦＦ状態からＯＮ状
態となるので、このｐチャネルトランジスタを通じて第
二のプリバッファ出力ノード132の電位は緩やかに "Ｈ"
へ引き上げられ、第二のプリバッファ出力ノード132
の波形は図７(c) に示す第二のプリバッファ出力信号Ｇ
ｐのような波形となる。
【００１０】さらに、この第一のプリバッファ出力ノー
ド131 の電位変化により第二のｐチャネルトランジスタ
201 はＯＮ状態からＯＦＦ状態へ直ちに移行し、第二の
プリバッファ出力ノード132 の電位変化により第二のｎ
チャネルトランジスタ202 はＯＦＦ状態からＯＮ状態へ
緩やかに変化するため、出力ノード230 の電位を緩やか
に "Ｌ”へ引き落とすので、出力ノード230 の電位は緩
やかに "Ｈ”から "Ｌ”となり、図７(d) に示す出力信
号のような緩やかな立ち下がりとなる。
ド131 の電位変化により第二のｐチャネルトランジスタ
201 はＯＮ状態からＯＦＦ状態へ直ちに移行し、第二の
プリバッファ出力ノード132 の電位変化により第二のｎ
チャネルトランジスタ202 はＯＦＦ状態からＯＮ状態へ
緩やかに変化するため、出力ノード230 の電位を緩やか
に "Ｌ”へ引き落とすので、出力ノード230 の電位は緩
やかに "Ｈ”から "Ｌ”となり、図７(d) に示す出力信
号のような緩やかな立ち下がりとなる。
【００１１】以上のように、スルーレートコントロール
バッファ回路は出力波形の立ち上がり、立ち下がりを共
に緩やかにしたものであり、長いバスラインなどをたた
く場合に用いられるものである。
バッファ回路は出力波形の立ち上がり、立ち下がりを共
に緩やかにしたものであり、長いバスラインなどをたた
く場合に用いられるものである。
【００１２】
【発明が解決しようとする課題】従来のスルーレートコ
ントロールバッファ回路は以上のように構成されている
ので、スルーレートがトランスミッションゲート120 の
ｐチャネルトランジスタ及びｎチャネルトランジスタの
抵抗分に依存するため、大きなスルーレートを確保でき
ず、さらに立ち上がりと立ち下がりが等しいスルーレー
トしか設定できないなどの問題点があった。
ントロールバッファ回路は以上のように構成されている
ので、スルーレートがトランスミッションゲート120 の
ｐチャネルトランジスタ及びｎチャネルトランジスタの
抵抗分に依存するため、大きなスルーレートを確保でき
ず、さらに立ち上がりと立ち下がりが等しいスルーレー
トしか設定できないなどの問題点があった。
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、大きなスルーレートを確保で
き、立ち上がりと立ち下がりで異なるスルーレートを設
定できるバッファ回路を得ることを目的とする。
ためになされたもので、大きなスルーレートを確保で
き、立ち上がりと立ち下がりで異なるスルーレートを設
定できるバッファ回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係るバッファ
回路は、第一のｐチャネルトランジスタと第一のｎチャ
ネルトランジスタが直列接続されるプリバッファ部を有
したものにおいて、第一のｐチャネルトランジスタと第
一のｎチャネルトランジスタとの間に直列的に接続さ
れ、第一のｐチャネルトランジスタ側から第一のｎチャ
ネルトランジスタ側に信号を伝達する第一のゲート手段
と、第一のｐチャネルトランジスタを第一のｎチャネル
トランジスタとの間に直列的に接続され、第一のｎチャ
ネルトランジスタ側から第一のｐチャネルトランジスタ
側に信号を伝達する第二のゲート手段とを設けたもので
ある。
回路は、第一のｐチャネルトランジスタと第一のｎチャ
ネルトランジスタが直列接続されるプリバッファ部を有
したものにおいて、第一のｐチャネルトランジスタと第
一のｎチャネルトランジスタとの間に直列的に接続さ
れ、第一のｐチャネルトランジスタ側から第一のｎチャ
ネルトランジスタ側に信号を伝達する第一のゲート手段
と、第一のｐチャネルトランジスタを第一のｎチャネル
トランジスタとの間に直列的に接続され、第一のｎチャ
ネルトランジスタ側から第一のｐチャネルトランジスタ
側に信号を伝達する第二のゲート手段とを設けたもので
ある。
【００１５】
【作用】この発明にあっては、第一のゲート手段か第一
のｐチャネルトランジスタに入力される信号に基づいて
導通した際の第一のプリバッファ出力ノードの電位変化
を所定時間遅延させて第二のプリバッファ出力ノードに
伝達し、第二のゲート手段が第一のｎチャネルトランジ
スタに入力される信号に基づいて導通した際の第二のプ
リバッファ出力ノードの電位変化を所定時間遅延させて
第一のプリバッファ出力ノードに伝達せしめ、所望のス
ルーレートを設定せしめる。
のｐチャネルトランジスタに入力される信号に基づいて
導通した際の第一のプリバッファ出力ノードの電位変化
を所定時間遅延させて第二のプリバッファ出力ノードに
伝達し、第二のゲート手段が第一のｎチャネルトランジ
スタに入力される信号に基づいて導通した際の第二のプ
リバッファ出力ノードの電位変化を所定時間遅延させて
第一のプリバッファ出力ノードに伝達せしめ、所望のス
ルーレートを設定せしめる。
【００１６】
【実施例】実施例１．以下、この発明の実施例１を図１
ないし図３に基づいて説明する。図１は本発明の一実施
例を示す出力バッファ回路の一つであるスルーレートコ
ントロールバッファ回路の回路図である。同図におい
て、100 はプリバッファ部であり以下の構成である。10
1 は電源電位点ＶDDと第一のプリバッファ出力ノード13
1 との間に接続され、ゲートが入力ノード130 に接続さ
れる第一のｐチャネルトランジスタである。102 は第二
のプリバッファ出力ノード132 と接地電位点ＧＮＤとの
間に接続され、ゲートが入力ノード130 に接続される第
一のｎチャネルトランジスタである。
ないし図３に基づいて説明する。図１は本発明の一実施
例を示す出力バッファ回路の一つであるスルーレートコ
ントロールバッファ回路の回路図である。同図におい
て、100 はプリバッファ部であり以下の構成である。10
1 は電源電位点ＶDDと第一のプリバッファ出力ノード13
1 との間に接続され、ゲートが入力ノード130 に接続さ
れる第一のｐチャネルトランジスタである。102 は第二
のプリバッファ出力ノード132 と接地電位点ＧＮＤとの
間に接続され、ゲートが入力ノード130 に接続される第
一のｎチャネルトランジスタである。
【００１７】110 は入力が第一のプリバッファ出力ノー
ド131 に接続されるインバータである。111 は前記イン
バータ110 の出力が入力に接続され、出力が第二のプリ
バッファ出力ノード132 に接続されるインバータで、こ
の実施例１においては上記インバータ110 とで、第一の
プリバッファ出力ノード131 と第二のプリバッファ出力
ノード132 との間に接続され、第一のプリバッファ出力
ノード131 から第二のプリバッファ出力ノード132 へ信
号を伝える第一のゲート手段103 を構成している。112
は入力が第二のプリバッファ出力ノード132 に接続され
るインバータである。113 は入力が前記インバータ112
の出力が接続され、出力が第一のプリバッファ出力ノー
ド131 に接続されるインバータで、この実施例において
は、上記インバータ112 とで、第二のプリバッファ出力
ノード132 と第一のプリバッファ出力ノード131 との間
に接続され、第二のプリバッファ出力ノード132 から第
一のプリバッファ出力ノード131 へ信号を伝える第二の
ゲート手段104 を構成している。
ド131 に接続されるインバータである。111 は前記イン
バータ110 の出力が入力に接続され、出力が第二のプリ
バッファ出力ノード132 に接続されるインバータで、こ
の実施例１においては上記インバータ110 とで、第一の
プリバッファ出力ノード131 と第二のプリバッファ出力
ノード132 との間に接続され、第一のプリバッファ出力
ノード131 から第二のプリバッファ出力ノード132 へ信
号を伝える第一のゲート手段103 を構成している。112
は入力が第二のプリバッファ出力ノード132 に接続され
るインバータである。113 は入力が前記インバータ112
の出力が接続され、出力が第一のプリバッファ出力ノー
ド131 に接続されるインバータで、この実施例において
は、上記インバータ112 とで、第二のプリバッファ出力
ノード132 と第一のプリバッファ出力ノード131 との間
に接続され、第二のプリバッファ出力ノード132 から第
一のプリバッファ出力ノード131 へ信号を伝える第二の
ゲート手段104 を構成している。
【００１８】次に200 は主バッファ部であり以下の構成
である。201 は電源電位点ＶDDと出力ノード230 との間
に接続され、ゲートが第一のプリバッファ出力ノード13
1 に接続される第二のｐチャネルトランジスタである。
202 は出力ノード230 と接地電位点ＧＮＤとの間に接続
され、ゲートが第二のプリバッファ出力ノードに接続さ
れる第二のｎチャネルトランジスタである。
である。201 は電源電位点ＶDDと出力ノード230 との間
に接続され、ゲートが第一のプリバッファ出力ノード13
1 に接続される第二のｐチャネルトランジスタである。
202 は出力ノード230 と接地電位点ＧＮＤとの間に接続
され、ゲートが第二のプリバッファ出力ノードに接続さ
れる第二のｎチャネルトランジスタである。
【００１９】図２は図１における第一及び第二のゲート
手段103 、104 を構成するインバータ110 、111 、112
、113 を示すものであり、Ｔｐは電源電位点ＶDDと出
力ＯＵＴＰＵＴに接続されるｐチャネルトランジスタ、
Ｔｎは出力ＯＵＴＰＵＴと接地電位点ＧＮＤに接続され
るｎチャネルトランジスタであり、それぞれのトランジ
スタＴｐ、Ｔｎのゲートが入力ＩＮＰＵＴに接続される
ものである。
手段103 、104 を構成するインバータ110 、111 、112
、113 を示すものであり、Ｔｐは電源電位点ＶDDと出
力ＯＵＴＰＵＴに接続されるｐチャネルトランジスタ、
Ｔｎは出力ＯＵＴＰＵＴと接地電位点ＧＮＤに接続され
るｎチャネルトランジスタであり、それぞれのトランジ
スタＴｐ、Ｔｎのゲートが入力ＩＮＰＵＴに接続される
ものである。
【００２０】次に、上記の様に構成された実施例１の動
作について説明する。図３は図１における入力に与える
信号、第一のプリバッファ出力ノードの波形、第二のプ
リバッファ出力ノードの波形、出力ノードの波形を示し
たものである。まず、図(a)に示した入力信号を入力ノ
ード130 に与える。入力信号が "Ｌ”から "Ｈ”へ立ち
上がった場合、第一のｐチャネルトランジスタ101 はＯ
Ｎ状態からＯＦＦ状態へ移行する。また第一のｎチャネ
ルトランジスタ102 はＯＦＦ状態からＯＮ状態へ変化
し、第二のプリバッファ出力ノード132 の電位を "Ｌ”
へ引き落とすため、第二のプリバッファ出力ノード132
の波形は図３(c) に示す第二のプリバッファ出力信号Ｇ
ｎのような急峻な立ち下がりとなる。
作について説明する。図３は図１における入力に与える
信号、第一のプリバッファ出力ノードの波形、第二のプ
リバッファ出力ノードの波形、出力ノードの波形を示し
たものである。まず、図(a)に示した入力信号を入力ノ
ード130 に与える。入力信号が "Ｌ”から "Ｈ”へ立ち
上がった場合、第一のｐチャネルトランジスタ101 はＯ
Ｎ状態からＯＦＦ状態へ移行する。また第一のｎチャネ
ルトランジスタ102 はＯＦＦ状態からＯＮ状態へ変化
し、第二のプリバッファ出力ノード132 の電位を "Ｌ”
へ引き落とすため、第二のプリバッファ出力ノード132
の波形は図３(c) に示す第二のプリバッファ出力信号Ｇ
ｎのような急峻な立ち下がりとなる。
【００２１】続いて、第二のプリバッファ出力ノード13
2 の電位が "Ｌ”へ移行することによって、第二のゲー
ト手段104 を構成するインバータ112 及びインバータ11
3 を通じて第一のプリバッファ出力ノード131 へ "Ｌ”
の電位が伝わるため、第一のプリバッファ出力ノード13
1 は緩やかに "Ｌ”へ引き落とされ、図３(b) に示す第
一のプリバッファ出力信号Ｇｐのような波形となる。
2 の電位が "Ｌ”へ移行することによって、第二のゲー
ト手段104 を構成するインバータ112 及びインバータ11
3 を通じて第一のプリバッファ出力ノード131 へ "Ｌ”
の電位が伝わるため、第一のプリバッファ出力ノード13
1 は緩やかに "Ｌ”へ引き落とされ、図３(b) に示す第
一のプリバッファ出力信号Ｇｐのような波形となる。
【００２２】さらに、この第一のプリバッファ出力ノー
ド131 の電位変化により第二のｐチャネルトランジスタ
201 が緩やかにＯＦＦ状態からＯＮ状態へ変化し、第二
のプリバッファ出力ノード132 の電位変化により第二の
ｎチャネルトランジスタ202は直ちにＯＮ状態からＯＦ
Ｆ状態へと変化し、第二のｐチャネルトランジスタ201
が出力ノード230 を緩やかに "Ｈ”へ引き上げるため、
出力ノード230 の波形は図３(d) に示す出力信号のよう
な緩やかな立ち上がりとなる。
ド131 の電位変化により第二のｐチャネルトランジスタ
201 が緩やかにＯＦＦ状態からＯＮ状態へ変化し、第二
のプリバッファ出力ノード132 の電位変化により第二の
ｎチャネルトランジスタ202は直ちにＯＮ状態からＯＦ
Ｆ状態へと変化し、第二のｐチャネルトランジスタ201
が出力ノード230 を緩やかに "Ｈ”へ引き上げるため、
出力ノード230 の波形は図３(d) に示す出力信号のよう
な緩やかな立ち上がりとなる。
【００２３】上述の第二のプリバッファ出力ノード132
における "Ｌ”への電位変化を第一のプリバッファ出力
ノード131 へ伝達する時間は、第二のゲート手段104 を
構成するインバータ113 の駆動能力、特にインバータ11
3 のｎチャネルトランジスタに依存し、この駆動能力が
弱いほど伝達する時間が遅くなり、第一のプリバッファ
出力ノード131 の立ち下がりが緩やかになる。
における "Ｌ”への電位変化を第一のプリバッファ出力
ノード131 へ伝達する時間は、第二のゲート手段104 を
構成するインバータ113 の駆動能力、特にインバータ11
3 のｎチャネルトランジスタに依存し、この駆動能力が
弱いほど伝達する時間が遅くなり、第一のプリバッファ
出力ノード131 の立ち下がりが緩やかになる。
【００２４】次に、図３(a) に示す入力信号が "Ｈ”か
ら "Ｌ”へ立ち下がった場合は、第一のｐチャネルトラ
ンジスタ101 はＯＦＦ状態からＯＮ状態へ移行し、第一
のｎチャネルトランジスタ102 はＯＮ状態からＯＦＦ状
態へと変化するため、第一のプリバッファ出力ノード13
1 の電位は "Ｌ”から "Ｈ”へ引き上げられ、図３(b)
に示す第一のプリバッファ出力信号Ｇｐのような急峻な
立ち上がりとなる。
ら "Ｌ”へ立ち下がった場合は、第一のｐチャネルトラ
ンジスタ101 はＯＦＦ状態からＯＮ状態へ移行し、第一
のｎチャネルトランジスタ102 はＯＮ状態からＯＦＦ状
態へと変化するため、第一のプリバッファ出力ノード13
1 の電位は "Ｌ”から "Ｈ”へ引き上げられ、図３(b)
に示す第一のプリバッファ出力信号Ｇｐのような急峻な
立ち上がりとなる。
【００２５】続いて、第一のプリバッファ出力ノード13
1 の電位が "Ｈ”へ移行することによって、第一のゲー
ト手段103 を構成するインバータ110 及びインバータ11
1 を通じて第二のプリバッファ出力ノード132 へ "Ｈ”
の電位が伝わるため、第二のプリバッファ出力ノード13
2 の電位は緩やかに "Ｈ”へと引き上げられ、図３(c)
に示す第二のプリバッファ出力信号Ｇｎのような緩やか
な立ち上がりとなる。
1 の電位が "Ｈ”へ移行することによって、第一のゲー
ト手段103 を構成するインバータ110 及びインバータ11
1 を通じて第二のプリバッファ出力ノード132 へ "Ｈ”
の電位が伝わるため、第二のプリバッファ出力ノード13
2 の電位は緩やかに "Ｈ”へと引き上げられ、図３(c)
に示す第二のプリバッファ出力信号Ｇｎのような緩やか
な立ち上がりとなる。
【００２６】さらに、この第一のプリバッファ出力ノー
ド131 の電位変化により第二のｐチャネルトランジスタ
201 が直ちにＯＮ状態からＯＦＦ状態へ変化し、第二の
プリバッファ出力ノード132 の電位変化により第二のｎ
チャネルトランジスタ202 は緩やかにＯＦＦ状態からＯ
Ｎ状態へと変化し、第二のｎチャネルトランジスタ202
が出力ノード230の電位を緩やかに "Ｌ”へ引き下げる
ため、出力ノード230の波形は図３(d) に示す出力信号
のような緩やかな立ち下がりとなる。
ド131 の電位変化により第二のｐチャネルトランジスタ
201 が直ちにＯＮ状態からＯＦＦ状態へ変化し、第二の
プリバッファ出力ノード132 の電位変化により第二のｎ
チャネルトランジスタ202 は緩やかにＯＦＦ状態からＯ
Ｎ状態へと変化し、第二のｎチャネルトランジスタ202
が出力ノード230の電位を緩やかに "Ｌ”へ引き下げる
ため、出力ノード230の波形は図３(d) に示す出力信号
のような緩やかな立ち下がりとなる。
【００２７】上述の第一のプリバッファ出力ノード131
における "Ｈ”への電位変化を第二のプリバッファ出力
ノード132 へ伝達する時間は、第一のゲート手段103 を
構成するインバータ111 の駆動能力、特にインバータ11
1 のｐチャネルトランジスタに依存し、この駆動能力が
弱いほど伝達する時間が遅くなり、第二のプリバッファ
出力ノード131 の立ち上がりが緩やかになる。
における "Ｈ”への電位変化を第二のプリバッファ出力
ノード132 へ伝達する時間は、第一のゲート手段103 を
構成するインバータ111 の駆動能力、特にインバータ11
1 のｐチャネルトランジスタに依存し、この駆動能力が
弱いほど伝達する時間が遅くなり、第二のプリバッファ
出力ノード131 の立ち上がりが緩やかになる。
【００２８】上記の様に構成されたバッファ回路にあっ
ては、出力ノード230 の波形が、以上のように立ち上が
りは第一のゲート手段103 を構成するインバータ111 の
駆動能力に、立ち下がりは第二のゲート手段104 を構成
するインバータ113 の駆動能力に依存する。したがっ
て、スルーレートを大きくするには、インバータ111 の
ｐチャネルトランジスタの駆動能力およびインバータ11
3 のｎチャネルトランジスタの駆動能力を共に弱くすれ
ば良い。また、異なる駆動能力にすることで、立ち上が
りと立ち下がりで異なるスルーレートを設定することが
できる。さらに、図３に示す期間ｔはｐチャネルトラン
ジスタ201 およびｎチャネルトランジスタ202 が共にＯ
ＦＦする期間であるが、第一のプリバッファ出力ノード
131 と第二のプリバッファ出力ノード132 の間のインバ
ータの遅延と波形のなまりによりスルーレートを大きく
とれるため、前記期間ｔが長くなり、主バッファ部の貫
通電流が大幅に低減する。
ては、出力ノード230 の波形が、以上のように立ち上が
りは第一のゲート手段103 を構成するインバータ111 の
駆動能力に、立ち下がりは第二のゲート手段104 を構成
するインバータ113 の駆動能力に依存する。したがっ
て、スルーレートを大きくするには、インバータ111 の
ｐチャネルトランジスタの駆動能力およびインバータ11
3 のｎチャネルトランジスタの駆動能力を共に弱くすれ
ば良い。また、異なる駆動能力にすることで、立ち上が
りと立ち下がりで異なるスルーレートを設定することが
できる。さらに、図３に示す期間ｔはｐチャネルトラン
ジスタ201 およびｎチャネルトランジスタ202 が共にＯ
ＦＦする期間であるが、第一のプリバッファ出力ノード
131 と第二のプリバッファ出力ノード132 の間のインバ
ータの遅延と波形のなまりによりスルーレートを大きく
とれるため、前記期間ｔが長くなり、主バッファ部の貫
通電流が大幅に低減する。
【００２９】実施例２．また、上記実施例１では第一及
び第二のゲート手段103 及び104 を構成するために、４
個のインバータを２個ずつ直列に接続し第一のプリバッ
ファ出力ノードと第二のプリバッファ出力ノードの間に
接続した構成のみを示したが、他のゲート（ＮＡＮＤゲ
ート、ＮＯＲゲートなど）を同様の接続で構成しても、
第一及びゲート数が４ｎ個（ｎは整数）であっても、あ
るいはプリバッファ部のｐチャネルトランジスタ101 と
ｎチャネルトランジスタ102 の各々のドレイン側の論理
が反転せず、かつｐチャネルトランジスタ側とｎチャネ
ルトランジスタ側の遅延を個々に自由に設定できる遅延
回路を接続したものであっても上記とまったく同じ効果
となることは言うまでもない。
び第二のゲート手段103 及び104 を構成するために、４
個のインバータを２個ずつ直列に接続し第一のプリバッ
ファ出力ノードと第二のプリバッファ出力ノードの間に
接続した構成のみを示したが、他のゲート（ＮＡＮＤゲ
ート、ＮＯＲゲートなど）を同様の接続で構成しても、
第一及びゲート数が４ｎ個（ｎは整数）であっても、あ
るいはプリバッファ部のｐチャネルトランジスタ101 と
ｎチャネルトランジスタ102 の各々のドレイン側の論理
が反転せず、かつｐチャネルトランジスタ側とｎチャネ
ルトランジスタ側の遅延を個々に自由に設定できる遅延
回路を接続したものであっても上記とまったく同じ効果
となることは言うまでもない。
【００３０】図８は本発明の実施例２を示し、第一及び
第二のゲート手段103 及び104 を図９に示したＮＡＮＤ
ゲートで構成したものである。この実施例２のものにあ
っても、制御信号を "Ｈ”に引き上げれば（例えば電源
電位に接続する）、図１に示した実施例１とまったく同
じ効果を奏するものである。
第二のゲート手段103 及び104 を図９に示したＮＡＮＤ
ゲートで構成したものである。この実施例２のものにあ
っても、制御信号を "Ｈ”に引き上げれば（例えば電源
電位に接続する）、図１に示した実施例１とまったく同
じ効果を奏するものである。
【００３１】
【発明の効果】この発明は以上に述べたように、バッフ
ァ回路を構成するプリバッファ回路における第一のプリ
バッファ出力ノードと第二のプリバッファ出力ノードの
間に第一及び第二のゲート手段を互いに逆向きに並列に
接続したので、プリバッファ回路の出力にて制御される
主バッファ部の出力ノードに現れる波形のスルーレート
は、第一のゲート手段と第二のゲート手段の特性あるい
は駆動能力を変えることによって所望のスルーレートを
得ることができると共に、出力ノードに現れる波形の立
ち上がりと立ち下がりで異なるスルーレートを設定する
ことができ、また、スルーレートを大きくとることで主
バッファ部の貫通電流を大幅に低減できる効果がある。
ァ回路を構成するプリバッファ回路における第一のプリ
バッファ出力ノードと第二のプリバッファ出力ノードの
間に第一及び第二のゲート手段を互いに逆向きに並列に
接続したので、プリバッファ回路の出力にて制御される
主バッファ部の出力ノードに現れる波形のスルーレート
は、第一のゲート手段と第二のゲート手段の特性あるい
は駆動能力を変えることによって所望のスルーレートを
得ることができると共に、出力ノードに現れる波形の立
ち上がりと立ち下がりで異なるスルーレートを設定する
ことができ、また、スルーレートを大きくとることで主
バッファ部の貫通電流を大幅に低減できる効果がある。
【図１】この発明の実施例１を示すバッファ回路を示す
回路図。
回路図。
【図２】図１に示したゲート手段103 、104 を構成する
インバータを示す回路図。
インバータを示す回路図。
【図３】この発明の実施例１のバッファ回路の動作を示
すタイムチャート。
すタイムチャート。
【図４】従来の出力バッファ回路を示す回路図。
【図５】図４に示した出力バッファ回路の動作を示すタ
イムチャート。
イムチャート。
【図６】従来のスルーレートコントロールバッファ回路
を示す回路図。
を示す回路図。
【図７】図６に示したスルーレートコントロールバッフ
ァ回路の動作を示す回路図。
ァ回路の動作を示す回路図。
【図８】この発明の実施例２によるバッファ回路を示す
回路図。
回路図。
【図９】図８におけるゲート手段103 、104 を構成する
ＮＡＮＤゲートを示す回路図。
ＮＡＮＤゲートを示す回路図。
100 プリバッファ部 101 第一のｐチャネルトランジスタ 102 第一のｎチャネルトランジスタ 103 第一のゲート手段 104 第二のゲート手段 110 〜113 インバータ 130 入力ノード 131 第一のプリバッファ出力ノード 132 第二のプリバッファ出力ノード 200 主バッファ部 201 第二のｐチャネルトランジスタ 202 第二のｎチャネルトランジスタ 230 出力ノード
Claims (1)
- 【請求項１】 電源電位点と第一のプリバッファ出力ノ
ードとの間に接続され入力信号がゲートに入力される第
一のｐチャネルトランジスタと、第二のプリバッファ出
力ノードと接地電位点との間に接続され、入力信号がゲ
ートに入力される第一のｎチャネルトランジスタと、第
一のプリバッファ出力ノードと第二のプリバッファ出力
ノードとの間に接続され第一のプリバッファ出力ノード
から第二のプリバッファ出力ノードへ信号を伝える第一
のゲート手段および第二のプリバッファ出力ノードから
第一のプリバッファ出力ノードへ信号を伝える第二のゲ
ート手段と、電源電位点と出力ノードの間に接続され、
ゲートが第一のプリバッファ出力ノードに接続された第
二のｐチャネルトランジスタと、出力ノードと接地電位
点の間に接続され、ゲートが第二のプリバッファ出力ノ
ードに接続された第二のｎチャネルトランジスタとを備
えたバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218201A JPH0563529A (ja) | 1991-08-29 | 1991-08-29 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218201A JPH0563529A (ja) | 1991-08-29 | 1991-08-29 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563529A true JPH0563529A (ja) | 1993-03-12 |
Family
ID=16716208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218201A Pending JPH0563529A (ja) | 1991-08-29 | 1991-08-29 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200003128A (ko) | 2017-06-09 | 2020-01-08 | 미쓰비시덴키 가부시키가이샤 | 프린트 기판 |
-
1991
- 1991-08-29 JP JP3218201A patent/JPH0563529A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200003128A (ko) | 2017-06-09 | 2020-01-08 | 미쓰비시덴키 가부시키가이샤 | 프린트 기판 |
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