CN1114268C - 具有陡峭边沿的延迟级 - Google Patents
具有陡峭边沿的延迟级 Download PDFInfo
- Publication number
- CN1114268C CN1114268C CN97198025A CN97198025A CN1114268C CN 1114268 C CN1114268 C CN 1114268C CN 97198025 A CN97198025 A CN 97198025A CN 97198025 A CN97198025 A CN 97198025A CN 1114268 C CN1114268 C CN 1114268C
- Authority
- CN
- China
- Prior art keywords
- inverter
- transistor
- output
- delay
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 7
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
本发明涉及了一个由带有高阻抗晶体管的反相器(M1，M2)和一个与其串联的带有低阻抗晶体管(M3，M4)的反相器组成的延迟级，在这个延迟级里在低阻抗反相器的晶体管的栅极和延迟级的输出端D之间含有一个MOS电容。通过这个电路带有陡峭边沿的延迟级能够以相对少量的器件费用被实现。
Description
技术领域
在逻辑电路中延迟边沿常常被用来控制顺序过程。但是在大延迟的同时也带来了边沿陡峭性的降低或边沿的慢化或者这个延迟必须通过大量的简单电路，例如通过串联反相器，来实现。解决这种问题的方法举例来说可以描述成一个带有RC环节或积分电路和串接的史密特触发器的串联电路。缺点是这样的电路相对比较昂贵。
背景技术
根据美国专利说明书5,180,939公开了一个装置，在这个装置中PMOS电容被含有在V0和VCC之间而NMOS电容被含有在V0和VSS之间，而且这种在V0处有效的电容相对于V0来说在中间的电压范围里要比它在这个范围之外小一些。这种效果一来被用于使延迟时间在很大程度上不依赖于电源电压其次被用于在低电源电压时放大工作速度。
根据日本的专利申请JP-A-7-46098或者根据日本1995年6月30日的95卷Nr.5的专利权摘要，一个延迟电路被公知，在这个延迟电路中在第二倒相放大器的输入端和输出端之间存在一个电容。然而在全部的文件中也不存在对通过并联PMOS电容器和NMOS电容器来实现电容的方法的提示。而且这个电路相当昂贵，因为在第一第二倒相放大器之一与第三倒相放大器之间的阻抗必须是脉冲成形。
这里提出的基于本发明的任务如下，提供了一个具有陡峭边沿的而且只需少量的电路费用的延迟级。
依据本发明利用如下的技术特征解决了这个任务，即延迟级，其中，第一个反相器和第二个反相器被串联起来，第一反相器具有一个p型沟道-MOS-晶体管和一个N型沟道-MOS-晶体管，它们的漏极-源极-段相互串联连接并且它们的栅极端子相互连接，其中第一反相器的相互连接的栅极端子构成第一反相器的输入端并且与延迟级的输入端相连接，而第二反相器的输出端与延迟级的输出端相连接，第一反相器的输出端通过p沟道-MOS-晶体管的漏极-源极-段与N沟道-MOS-晶体管的漏极-源极-段的连接点构成并且和第二反相器的输入端相连接，在此，第二反相器含有P型沟道MOS晶体管和n型沟道MOS晶体管，这两个晶体管的漏极接点和延迟电路的输出端相连，
在与第二反相器的输入端相连的P型沟道MOS晶体管的栅极及n型沟道MOS晶体管的栅极和延迟电路输出端之间含有一个由作为电容构造的P型沟道MOS晶体管和一个作为电容构造的n型沟道MOS晶体管组成的并联电路。
本发明有利的设计是第一反相器的MOS晶体管在导电状态下其阻抗至少应比第二反相器的MOS晶体管大10倍。
附图描述
本发明借助附图进行详细的解释。图示出了：
图1依照本发明的延迟级的电路图，
图2解释图1所描述电路的电压/电压波形图，
图3解释图1所给出电路的电压时序波形图。
具体实施方式
在图1中描述了带有两个反相器和两个电容的延迟级。在输入边延迟级的输入端E相连的第一反相器显示了一个P型沟道-MOS-晶体管M1和一个N型沟道-晶体管M2，这两个晶体管以有利的方式被设计成很窄很长，以便于在导电状态时仅能通过很小电流或处于高阻抗状态。晶体管M1的第一个连接点是和电源电压VDD相连而第二个连接点是和第一个反相器的输出端V相联接的。相应的晶体管M2的第一个连接点是和输出端V而第二个连接点是和参考电位VSS相联接。第二个反相器显示了一个P型沟道-MOS-晶体管M3和一个n型沟道-MOS-晶体管M4，这两个晶体管在导电状态时相对没有阻抗。在有利的方式下晶体管M1和M2在导电状态时其阻抗应该至少比晶体管M3和M4高10倍。
晶体管M3和M4的两个栅极是和第一个反相级的输出端V相联接并构成第二个反相级的输入端。晶体管M3的第一个连接点和电源电压VDD相连而晶体管M3的第二个连接点和延迟级的输出端D相连。相应的晶体管M4的第一个输入端和输出端D相连而晶体管M4的第二个连接点是和参考电位VSS相连。第一个电容器处在输出端D和晶体管M3的栅极之间而第二个电容器是处于输出端D和晶体管M4的栅极之间，这里第一个电容器是由MOS-晶体管M5形成，M5的栅极是和M3的栅极相连而其源极和漏极是和输出端D相连，第二个电容器是由N型沟道-MOS-晶体管M6形成，M6的栅极是和晶体管M4的栅极相连而其源极和漏极是和连接点D相连。
一旦在栅极和源极之间的电压比晶体管M5或M6的阈值电压大了，这个主要地由晶体管M5和M6构造的电容器的电容就通过栅极和沟道之间的电容形成。一旦在第一反相器的输出端V和第二反相器输出端D之间的电压比阈值Vtn为正时，晶体管M6就形成一个沟道以及一个基于此沟道的大电容。在阈值之下这个沟道是不存在的而且只产生很小的寄生电容。相应的这种情况也适用于由晶体管M5构造的第二个电容。当在输出端V和输出端D之间的电压比晶体管M5的阈值为负时，在晶体管M5中才产生一个沟道。在下面这个中间范围时，即输出端V的电压VV和输出端D的电压VD之间的差动电压小于或等于n沟道晶体管M6的阈值Vtn而大于或等于P型沟道晶体管M5的阈值Vtp，在通过晶体管M5和M6构造的电容器中只产生相当小的寄生电容。
这个中间范围是作为电容间隙被描述的而且在图2中用字母A和B标出了它的区域边界。在图2中电压VD和电压VV总是在零和VDD之间分别在纵坐标和在横坐标上被标出，在这里对于小的VV值电压VD出现一个接近于VDD的值而对于大的VV值电压VD有一个接近于零的值。在电压范围Vtn≤VV≤VDD-Vtt中出现的是S形式的过渡，这个过渡包含上述在A和B之间的区域。
在这个所谓的电容间隙之外由于有较大电容这个依照本发明的延迟级的延迟相对很大而且在这里在输出端D上的边沿陡峭性相对较小。相反在电容间隙内部这个延迟级的延迟小而在输出端D上的边沿陡峭性相对较大。这个陡峭的过程直接位于反相器的转换区里，这样下一个反相器就可以和陡峭的边沿连接。这个延迟和平整的边沿是在CMOS电路转换区之外而对它没有干扰。
在图3中同时的相互联系的描述了输入端E的输入电压VE，第一反相器输出端V上的电压VV和延迟级的输出端D上的电压VD的方波波形。这里清楚的表明，电压VV在电压VE的上升沿后相对的慢慢下降而在电压VE的下降沿后又相对的慢慢上升。在电压VV缓慢下降和缓慢上升区域的中间区域里电压VD的陡峭上升和陡峭下降出现在输出端D。
Claims (2)
1.延迟级，其中，第一个反相器和第二个反相器被串联起来，第一反相器具有一个p型沟道-MOS-晶体管(M1)和一个N型沟道-MOS-晶体管(M2)，它们的漏极-源极-段相互串联连接并且它们的栅极端子相互连接，其中第一反相器的相互连接的栅极端子构成第一反相器的输入端并且与延迟级的输入端(E)相连接，而第二反相器的输出端与延迟级的输出端(D)相连接，第一反相器的输出端通过p沟道-MOS-晶体管(M1)的漏极-源极-段与N沟道-MOS-晶体管(M2)的漏极-源极-段的连接点构成并且和第二反相器的输入端(V)相连接，在此，第二反相器含有P型沟道MOS晶体管(M3)和n型沟道MOS晶体管(M4)，这两个晶体管的漏极接点和延迟电路的输出端(D)相连，其特征在于：
在与第二反相器的输入端(V)相连的P型沟道MOS晶体管(M3)的栅极及n型沟道MOS晶体管(M4)的栅极和延迟电路输出端(D)之间含有一个由作为电容构造的P型沟道MOS晶体管(M5)和一个作为电容构造的n型沟道MOS晶体管(M6)组成的并联电路。
2.根据权利要求1的延迟级，其特征在于：第一反相器的MOS晶体管在导电状态下其阻抗至少应比第二反相器的MOS晶体管大10倍。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19638163.0 | 1996-09-18 | ||
| DE19638163A DE19638163C1 (de) | 1996-09-18 | 1996-09-18 | Verzögerungsstufe mit steilen Flanken |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1231081A CN1231081A (zh) | 1999-10-06 |
| CN1114268C true CN1114268C (zh) | 2003-07-09 |
Family
ID=7806081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN97198025A Expired - Fee Related CN1114268C (zh) | 1996-09-18 | 1997-08-20 | 具有陡峭边沿的延迟级 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6181183B1 (zh) |
| EP (1) | EP0927460B1 (zh) |
| JP (1) | JP3819036B2 (zh) |
| KR (1) | KR100468068B1 (zh) |
| CN (1) | CN1114268C (zh) |
| DE (2) | DE19638163C1 (zh) |
| TW (1) | TW350169B (zh) |
| WO (1) | WO1998012812A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548530B1 (ko) * | 1999-12-15 | 2006-02-02 | 매그나칩 반도체 유한회사 | 쉬미트 트리거 |
| US7327169B2 (en) * | 2002-09-25 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| CN101615430B (zh) * | 2004-06-14 | 2012-11-14 | 株式会社半导体能源研究所 | 移位寄存器及半导体显示装置 |
| JP2006041175A (ja) * | 2004-07-27 | 2006-02-09 | Toshiba Corp | 半導体集積回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58156226A (ja) * | 1982-03-12 | 1983-09-17 | Hitachi Ltd | 遅延回路 |
| US5097159A (en) * | 1988-02-22 | 1992-03-17 | Fujitsu Limited | Delay circuit for delaying an output signal relative to an input signal for a specified time interval |
| US5180938A (en) * | 1991-03-21 | 1993-01-19 | Samsung Electronics Co., Ltd. | Signal delay circuit having specified transistor threshold levels |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051625B1 (en) * | 1988-10-28 | 1993-11-16 | Nissan Motor Co.,Ltd. | Output buffer circuits for reducing noise |
| JPH0746098A (ja) * | 1993-08-03 | 1995-02-14 | Nec Corp | 遅延回路 |
-
1996
- 1996-09-18 DE DE19638163A patent/DE19638163C1/de not_active Expired - Fee Related
-
1997
- 1997-08-20 JP JP51414498A patent/JP3819036B2/ja not_active Expired - Fee Related
- 1997-08-20 US US09/269,047 patent/US6181183B1/en not_active Expired - Lifetime
- 1997-08-20 WO PCT/DE1997/001802 patent/WO1998012812A1/de active IP Right Grant
- 1997-08-20 CN CN97198025A patent/CN1114268C/zh not_active Expired - Fee Related
- 1997-08-20 KR KR10-1999-7000227A patent/KR100468068B1/ko not_active IP Right Cessation
- 1997-08-20 EP EP97941798A patent/EP0927460B1/de not_active Expired - Lifetime
- 1997-08-20 DE DE59702616T patent/DE59702616D1/de not_active Expired - Lifetime
- 1997-08-23 TW TW086112149A patent/TW350169B/zh not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58156226A (ja) * | 1982-03-12 | 1983-09-17 | Hitachi Ltd | 遅延回路 |
| US5097159A (en) * | 1988-02-22 | 1992-03-17 | Fujitsu Limited | Delay circuit for delaying an output signal relative to an input signal for a specified time interval |
| US5180938A (en) * | 1991-03-21 | 1993-01-19 | Samsung Electronics Co., Ltd. | Signal delay circuit having specified transistor threshold levels |
Also Published As
| Publication number | Publication date |
|---|---|
| DE59702616D1 (de) | 2000-12-14 |
| JP3819036B2 (ja) | 2006-09-06 |
| WO1998012812A1 (de) | 1998-03-26 |
| EP0927460A1 (de) | 1999-07-07 |
| US6181183B1 (en) | 2001-01-30 |
| KR20000023761A (ko) | 2000-04-25 |
| DE19638163C1 (de) | 1998-02-05 |
| EP0927460B1 (de) | 2000-11-08 |
| TW350169B (en) | 1999-01-11 |
| CN1231081A (zh) | 1999-10-06 |
| KR100468068B1 (ko) | 2005-01-24 |
| JP2001500695A (ja) | 2001-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1216880A (zh) | 延迟电路 | |
| US5073727A (en) | Cmos inverter with noise reduction feedback means | |
| JPH035692B2 (zh) | ||
| US5541532A (en) | All MOS single-ended to differential level converter | |
| US6879198B2 (en) | Differential input receiver with hysteresis | |
| US4406957A (en) | Input buffer circuit | |
| CN1114268C (zh) | 具有陡峭边沿的延迟级 | |
| US4472645A (en) | Clock circuit for generating non-overlapping pulses | |
| CN108199701B (zh) | 一种高速的cmos传输门开关电路 | |
| KR100263785B1 (ko) | 상보형 금속 산화막 반도체 회로 | |
| EP0095767A2 (en) | Output circuit | |
| EP0810732A2 (en) | Differential signal generating circuit having current spike suppressing circuit | |
| JP3898433B2 (ja) | 集積回路 | |
| US7138834B2 (en) | Symmetric differential logic circuits | |
| US6198330B1 (en) | Adaptive-load inverters and methods | |
| US10886904B1 (en) | Area-efficient non-overlapping signal generator | |
| JP3456849B2 (ja) | 信号伝送回路、信号受信回路及び送受信回路、信号伝送方法、信号受信方法及び信号送受信方法、並びに半導体集積回路及びその制御方法 | |
| CN1118926C (zh) | 用于具有陡沿的输入信号的在一侧关断电流的输入放大器 | |
| US6924672B2 (en) | CMOS comparator output stage and method | |
| JPH066186A (ja) | ラッチ回路 | |
| EP4262090A1 (en) | Level shifter circuit, corresponding device and method | |
| KR100299050B1 (ko) | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 | |
| KR100351986B1 (ko) | 씨모스 차동 로직회로 | |
| JPH05259893A (ja) | 半導体集積回路 | |
| JP2765330B2 (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: INFINEON TECHNOLOGIES AG Free format text: FORMER OWNER: SIEMENS AKTIENGESELLSCHAFT Effective date: 20130219 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20130219 Address after: German Neubiberg Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: Siemens AG Effective date of registration: 20130219 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: German Neubiberg Patentee before: Infineon Technologies AG |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151228 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030709 Termination date: 20160820 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |