CN101615430B - 移位寄存器及半导体显示装置 - Google Patents

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Abstract

本发明提供了可正常工作同时抑制信号延迟和波形变圆的移位寄存器。本发明的移位寄存器包括分别具有时钟控制反相器的多级触发器电路。该时钟控制反相器包括：包括串联连接的第一晶体管和第二晶体管的反相器、包括串联连接的第三晶体管和第四晶体管的第一补偿电路、以及包括第五晶体管和传输门的第二补偿电路。根据该第一补偿电路，可与再前一级的输出同步地控制从触发器电路输出的信号的上升和下降时序。该第二补偿电路可以控制时钟信号输入。

Description

移位寄存器及半导体显示装置
本申请为2006年12月14日提交的题为“移位寄存器及半导体显示装置”的中国申请200580019501.3的分案申请。
技术领域
本发明涉及移位寄存器。本发明还涉及半导体显示装置，其包括形成于与像素部分相同的基板上的移位寄存器。
背景技术
随着由使用不昂贵的玻璃基板形成的有源矩阵半导体显示装置中分辨率变得更高，用于安装的像素部分的外围区域(框架区域)占据基板更大的面积，这阻止了装置的尺寸缩小。因此，在安装使用单晶硅晶片形成的IC的方法中存在限制，由此在与像素部分相同的玻璃基板上形成诸如信号线驱动电路和扫描线驱动电路的驱动电路，即面板上系统(System on Panel)的技术被认为是重要的。
然而，薄膜晶体管具有更大的诸如阈值电压的特性的变化，且其开态电流小于单晶MOS晶体管。因此，和形成为IC的电路(外部电路)相比，更高电源电压被用于形成于与像素部分相同的基板上的电路(内部电路)，从而确保期望技术要求的工作。然而，从外部电路输入的例如时钟信号CK的各种信号具有更小的约3V的幅值，因为外部电路工作于比内部电路低的电源电压。同时，除非信号幅值约10V，否则内部电路的正常工作不能得到保证。
以下专利文件1揭露了一种技术，在内部电路中提供电平移动电路以放大从外部电路输入的信号幅值，使得内部电路可以正常工作。
[专利文件1]
日本专利公开No.2000-339985(参考第3至6页)
发明内容
对于如专利文件1所述在内部电路中提供电平移动电路以放大从外部电路输入的信号的情形，产生的问题为内部电路占据更大的面积，信号延迟且波形变圆。还可以放大外部电路中的信号且随后将该信号输入到内部电路。然而，当电平移动电路设于外部电路内以放大信号时，由于IC的元件数目增大，机壳需要形成更大尺寸，这导致半导体显示装置成本增加。当信号在外部电路中被放大时，也需要向外部电路提供高的电源电压，这导致功耗增大。
鉴于前述问题，本发明提供了可正常工作同时抑制信号延迟和波形变圆的移位寄存器。此外，本发明提供了一种可正常操作内部电路同时抑制内部电路的面积并抑制信号延迟和波形变圆的半导体显示装置。另外，本发明提供了可正常操作内部电路同时抑制机壳尺寸以及成本和功耗增加的半导体显示装置。
按照本发明的一个方面，提供了一种移位寄存器，包括：分别具有电路的多级触发器电路，所述电路包括：第一晶体管；串联电连接到所述第一晶体管的第二晶体管；第二电路，所述第二电路包括第三晶体管和第四晶体管；以及第三电路，所述第三电路包括第五晶体管和开关元件，其中所述第一晶体管的源极和漏极的其中之一电连接到所述第二晶体管的源极和漏极的其中之一；其中所述第一晶体管的源极和漏极的所述其中之一电连接到所述电路的第一端子；其中所述第一晶体管的源极和漏极中的另外一个电连接到第一线路VDD；其中所述第四晶体管的源极和漏极的其中之一电连接到所述第一线路VDD；其中所述第二晶体管的源极和漏极中的另外一个电连接到第二线路VSS；其中所述第五晶体管的源极和漏极的其中之一电连接到所述第二线路VSS；其中所述第三晶体管的栅极电连接到所述第四晶体管的栅极；其中所述第三晶体管的栅极电连接到第二端子；其中所述开关元件的输入端子被输入时钟信号；其中所述开关元件的输出端子电连接到所述第二晶体管的栅极；其中所述第五晶体管的源极和漏极中的另外一个电连接到所述第二晶体管的栅极；其中所述第三晶体管的源极和漏极的其中之一电连接到第三端子；其中所述第三晶体管的源极和漏极中的另外一个电连接到所述第一晶体管的栅极；以及其中所述第四晶体管的源极和漏极中的另外一个电连接到所述第一晶体管的栅极；其特征在于，所述第五晶体管的栅极电连接到第四端子；以及所述开关元件的第二控制端子电连接到第五端子，以及所述开关元件的第一控制端子电连接到第四端子，其中所述第二端子连接到前一级的触发器电路中的所述电路的输出端子，所述第四端子连接到后一级的触发器电路的输出端子。
按照本发明的另一个方面，提供了一种移位寄存器，包括：分别具有电路的多级触发器电路，所述电路包括：第一晶体管；串联电连接到所述第一晶体管的第二晶体管；第二电路，所述第二电路包括第三晶体管和第四晶体管；以及第三电路，所述第三电路包括第五晶体管和开关元件，其中所述第一晶体管的源极和漏极的其中之一电连接到所述第二晶体管的源极和漏极的其中之一；其中所述第一晶体管的源极和漏极的所述其中之一电连接到所述电路的第一端子；其中所述第一晶体管的源极和漏极中的另外一个电连接到第一线路VDD；其中所述第五晶体管的源极和漏极的其中之一电连接到所述第一线路VDD；其中所述第二晶体管的源极和漏极中的另外一个电连接到第二线路VSS；其中所述第四晶体管的源极和漏极的其中之一电连接到所述第二线路VSS；其中所述第三晶体管的栅极电连接到所述第四晶体管的栅极；其中所述第三晶体管的栅极电连接到第二端子；其中所述第五晶体管的栅极电连接到所述开关元件的第一控制端子；其中所述第五晶体管的栅极电连接到第三端子；其中所述开关元件的输入端子被输入时钟信号；其中所述开关元件的输出端子电连接到所述第五晶体管的源极和漏极中的另外一个；其中所述开关元件的输出端子电连接到所述第一晶体管的栅极；其中所述第三晶体管的源极和漏极的其中之一电连接到第四端子；其中所述第三晶体管的源极和漏极中的另外一个电连接到所述第四晶体管的源极和漏极中的另外一个；以及其中所述第三晶体管的源极和漏极中的另外一个电连接到所述第二晶体管的栅极，其中所述开关元件的第二控制端子电连接到第五端子，其中所述第二端子连接到前一级的触发器电路中的所述电路的输出端子，所述第三端子连接到后一级的触发器电路的输出端子。
本发明的移位寄存器包括作为寄存器的多个触发器电路，每一个触发器电路被输入了前一级的输出。此外，根据本发明，除了前一级的输出之外，触发器电路还被输入了再前一级的输出。与再前一级的输出同步地控制触发器电路输出的上升和下降的时序。
具体而言，本发明的移位寄存器包括分别具有拍频反相器的多级触发器电路。该拍频反相器包括：包括串联连接的第一晶体管和第二晶体管的反相器、包括串联连接的第三晶体管和第四晶体管的第一补偿电路、以及包括第五晶体管和传输门的第二补偿电路。第一和第二晶体管的每个漏极连接到拍频反相器的输出端子，第二和第五晶体管的每个源极连接到第二电源，第一和第四晶体管的每个源极连接到第一电源，第三和第四晶体管的每个栅极被输入了从前一级拍频反相器输出的信号，传输门的第一控制端子和第五晶体管的栅极被输入了从后一级输出的信号，传输门的第二控制端子被输入了从后一级输出的信号的反相信号，传输门的输入端子被输入了时钟信号，传输门的输出端子和第五晶体管的漏极连接到第二晶体管的栅极，第三晶体管的源极被输入了从再前一级的拍频反相器输出的信号，且第三和第四晶体管的每个漏极连接到第一晶体管的栅极。第一电源电势和第二电源电势之间的电势差对应于移位寄存器的电源电压。
本发明的半导体显示装置包括位于与像素部分相同的基板上的移位寄存器。该移位寄存器可用于扫描线驱动电路，其选择像素部分中的多个像素，或者用于信号线驱动电路，其控制对所选择像素的视频信号输入。
一种半导体显示装置，包括液晶显示装置；在每个像素中设有以有机发光元件(OLED)为代表的发光元件的发光装置；DMD(数字微反射镜装置)；PDP(等离子体显示面板)；FED(场发射显示)；以及分别具有驱动电路的其他显示装置，所述驱动电路具有使用半导体薄膜的电路元件。
一种半导体显示装置，包括其中形成了显示元件的面板和其中包括控制器的IC等安装在该面板上的模块。本发明还包括元件基板，其对应于半导体显示装置的制造工艺中在显示元件完成之前的模式。具体而言，该元件基板包括各种模式，例如仅形成了显示元件的一对电极中的一个的模式，或者形成了用于所述电极之一的导电膜但是该导电膜尚未图形化以形成该一个电极的模式。
注意，用于本发明的半导体显示装置的晶体管可以采用使用多晶硅半导体、微晶半导体(包括半非晶半导体)或者非晶半导体形成的薄膜晶体管。注意，还可以使用由SOI形成的晶体管。用于本发明的半导体显示装置的晶体管不限于薄膜晶体管。还可以使用由单晶硅形成的晶体管。此外，可以使用由有机半导体和碳纳米管形成的晶体管。设于本发明的半导体显示装置的像素内的晶体管可具有单栅极结构、双栅极结构(具有串联连接的两个晶体管的结构)、或者具有两个以上栅极的多栅极结构(具有串联连接的多个晶体管的结构)。
半非晶半导体膜是这样一种膜，其包括介于非晶和晶体结构(包括单晶和多晶结构)之间的中间结构的半导体。半非晶半导体是具有自由能稳定的第三态的半导体。此外，半非晶半导体是具有短程有序和晶格畸变的结晶半导体，通过将直径为0.5至20nm的晶粒弥散在非晶半导体内形成。半非晶半导体的拉曼光谱向低于520cm-1的波数方向移动。通过X射线衍射在半非晶半导体膜中观察到被认为是来自Si晶体晶格的(111)和(220)衍射峰。半非晶半导体膜含有至少1原子％或更多的氢或卤素，以终止悬挂键。为了方便，在此将这种半导体称为半非晶半导体(SAS)。通过提供稀有气体元素，例如氦、氩、氪和氖促进晶格畸变以增大稳定性，可以获得良好的半非晶半导体。
根据本发明的移位寄存器，通过使用从再前一级输出的信号，可以控制从拍频反相器输出端子输出的信号上升和下降的时序。因此，该移位寄存器可以正常工作同时抑制信号延迟和波形变圆，即使当输入到拍频反相器的时钟的幅值小于电源电压的幅值，也是如此。
此外，传输门可以控制输入到触发器的时钟信号，因此用于提供时钟信号的布线上的负载可以降低。
通过将前述移位寄存器用于本发明的半导体显示装置，内部电路可以正常工作，同时抑制了内部电路的面积以及信号延迟与波形变圆。此外，根据本发明的半导体显示装置，内部电路可以正常工作，同时抑制机壳的尺寸以及成本与功耗的增加。
附图说明
图1A和1B分别为本发明移位寄存器中所包括的触发器电路的电路图和时序图。
图2A和2B分别为本发明移位寄存器中所包括的触发器电路的电路图和时序图。
图3为示出本发明移位寄存器的配置的方框图。
图4A和4B为本发明移位寄存器所包括的触发器电路的电路图。
图5A和5B分别为本发明移位寄存器中所包括的触发器电路的电路图和时序图。
图6A和6B分别为本发明移位寄存器中所包括的触发器电路的电路图和时序图。
图7为本发明移位寄存器所包括的触发器电路的电路图。
图8为本发明移位寄存器所包括的触发器电路的电路图。
图9为本发明移位寄存器所包括的触发器电路的掩模布局。
图10为使用本发明移位寄存器的本发明半导体显示装置的方框图。
图11A至11E为使用本发明的移位寄存器和半导体显示装置的电子设备的图示。
具体实施方式
尽管将通过示例参考附图全面地描述本发明，应该理解，各种改变和调整对于本领域技术人员是显而易见的。因此，除非这种改变和调整背离本发明的范围，否则应视为落在本发明的范围内。
在以下描述中，连接包括电连接。
实施模式1
图1A示出了本发明移位寄存器所包括的触发器电路的一个模式。图1A所示触发器电路包括拍频反相器112、反相器110和拍频反相器111。拍频反相器112包括：包括晶体管101和晶体管102的反相器107、包括晶体管103和晶体管104的第一补偿电路108、以及包括晶体管105和传输门106的第二补偿电路109。
本发明的移位寄存器包括多级触发器电路，这些触发器电路被输入了每一级交替反相的时钟信号。例如，前一级中被输入了时钟信号CK的端子被输入反相的时钟信号CKb。相反，前一级中被输入了反相时钟信号CKb的端子被输入了时钟信号CK。
在反相器107中，晶体管101和102的每个漏极连接到拍频反相器112的输出端子(OUT1)。晶体管101的源极连接到第一电源并被提供电源电势VDD。晶体管102的源极连接到第二电源并被提供电源电势VSS。注意，电源电势VDD和电源电势VSS满足关系VDD＞VSS。晶体管101的栅极连接到第一补偿电路108，而晶体管102的栅极连接到第二补偿电路109。第一电源电势VDD和第二电源电势VSS之间的电势差(VDD-VSS)对应于该移位寄存器的电源电压。
在第一补偿电路108中，晶体管103和104的每个栅极被输入了信号A，该信号A来自用在前一级触发器电路中的拍频反相器112的输出端子OUT1。晶体管103的源极被输入了信号A2，该信号A2来自再前一级的输出端子OUT1。晶体管104的源极连接到第一电源并被提供电源电势VDD。晶体管103和104的每个漏极连接到晶体管101的栅极。
在第二补偿电路109中，晶体管105的栅极和传输门106的第一控制端子被输入了信号B，该信号B来自后一级触发器电路的输出端子OUT2。晶体管105的源极连接到第二电源并被提供电源电势VSS。传输门106的第二控制端子被输入了信号Bb，该信号Bb为来自后一级的输出端子OUT2的信号B的反相信号。传输门106的输入端子被输入时钟信号CK或反相时钟信号CKb，取决于触发器电路的级。晶体管105的漏极和传输门106的输出端子连接到晶体管102的栅极。
拍频反相器112的输出端子OUT1连接到反相器110的输入端子和拍频反相器111的输出端子。反相器110的输出端子和拍频反相器111的输入端子连接到触发器电路的输出端子OUT2。
根据被输入到第一控制端子和第二控制端子的信号的电势，传输门106导通/截止。具体而言，只有当低电势提供到第一控制端子且高电势提供到第二控制端子时，输入端子的电势才可以提供到输出端子。
在图1A中，传输门106用在第二补偿电路109中，但是本发明不限于这种配置。例如薄膜晶体管(TFT)的开关元件可用于替代传输门。然而，需要与信号B同步地将开关元件控制成导通/截止。
此外，输入到晶体管103和104的每个栅极的信号A不一定是从前一级的输出端子OUT1输出，可以从前一级的任何端子输出。输入到晶体管103的源极的信号A2不一定是从再前一级的输出端子OUT1输出，可以从再前一级的任何端子输出。输入到晶体管105的栅极和传输门106的第一控制端子的信号B不一定是从后一级的输出端子OUT2输出，可以从后一级的任何端子输出。
在图1A中，晶体管101和104为p沟道晶体管，而晶体管102、103和105为n沟道晶体管。
参考图1B描述图1A所示触发器电路的工作。图1B示出了信号A、B、A2、Bb、时钟信号CK、从输出端子OUT1输出的信号、以及从输出端子OUT2输出的信号的时序图。
在时间段T0，在第一补偿电路108中，晶体管103截止，晶体管104导通，因此电源电势VDD提供到晶体管101的栅极。在第二补偿电路109中，晶体管105导通，传输门106截止，因此电源电势VSS提供到晶体管102的栅极。因此在反相器107内，晶体管101截止，晶体管102截止，故输出端子OUT1仍保持电势VSS。输出端子OUT2被提供了输出端子OUT1的信号的反相信号，即电势VDD。
接着，在时间段T1，在第一补偿电路108中，晶体管103导通，晶体管104截止，因此信号A2的电势，即电源电势VDD，提供到晶体管101的栅极。在第二补偿电路109中，晶体管105导通，传输门106截止，因此电源电势VSS提供到晶体管102的栅极。因此在反相器107内，晶体管101截止，晶体管102截止，故输出端子OUT1仍保持电势VSS。输出端子OUT2被提供了输出端子OUT1的信号的反相信号，即电势VDD。
在时间段T2，在第一补偿电路108中，晶体管103导通，晶体管104截止，因此信号A2的电势，即电源电势VSS，提供到晶体管101的栅极。在第二补偿电路109内，晶体管105导通，传输门106截止，因此电源电势VSS提供到晶体管102的栅极。因此在反相器107内，晶体管101导通，晶体管102截止，故电源电势VDD提供到输出端子OUT1。输出端子OUT2被提供了输出端子OUT1的信号的反相信号，即电势VSS。
在时间段T3，在第一补偿电路108中，晶体管103截止，晶体管104导通，因此电源电势VDD提供到晶体管101的栅极。在第二补偿电路109内，晶体管105截止，传输门106导通，故时钟信号CK的低电势(Lo)提供到晶体管102的栅极。因此，反相器107中的晶体管101截止。
另一方面，取决于时钟信号CK的电势Lo、电源电势VSS、和晶体管102阈值电压的值，晶体管102导通或截止。例如。当电源电势VSS为0V，电源电势VDD为7V，时钟信号CK的电势Lo为2V，以及时钟信号CK的高电势(Hi)为0V时，晶体管102的栅极和源极之间的电压(栅电压)变为2V，该电压在晶体管102阈值电压为0V时导通晶体管102。然而，在时间段T3，电源电势VDD从拍频反相器111的输出端子被提供到输出端子OUT1。拍频反相器111内p沟道晶体管的栅电压对应于电源电势VDD和电源电势VSS之间的电势差，该栅电压控制向输出端子OUT1提供电源电势VDD。因此，即使当晶体管102导通时，电源电势VDD也被提供到输出端子OUT1，因为拍频反相器111的电流提供能力(currentsupply capacity)高于拍频反相器112。输出端子OUT2被提供了输出端子OUT1的信号的反相信号，即电源电势VSS。
在时间段T4，在第一补偿电路108中，晶体管103截止，晶体管104导通，因此电源电势VDD被提供到晶体管101的栅极。在第二补偿电路109内，晶体管105截止，传输门106导通，因此时钟信号CK的高电势(Hi)提供到晶体管102的栅极。因此在反相器107内，晶体管101截止，晶体管102导通，故电源电势VSS提供到输出端子OUT1。输出端子OUT2被提供了输出端子OUT1的信号的反相信号，即电势VDD。
在图1中按照该方式示出的触发器电路中，可以不由时钟信号CK而是由来自再前一级的输出端子OUT1的信号A2决定所谓的上升时序，即输出端子OUT1处信号从电源电势VSS改变为VDD的时序。在传统拍频反相器中，当时钟信号CK的幅值(Hi-Lo)小于电源电压时，在时间段T1中，控制向输出端子OUT1提供电源电势VDD的晶体管101不能被彻底截止。因此，在时间段T2开始之前，来自输出端子OUT1的信号上升，如图1B中虚线113所示。然而，通过与来自再前一级的输出端子OUT1的信号A2同步地导通晶体管101，晶体管101在时间段T1中可彻底截止，由此可以防止该信号如前所述地较早上升。
在图1A中，触发器电路可设计成，使得控制向输出端子OUT1提供电源电势VDD的拍频反相器111的p沟道晶体管的沟道宽度W，大于控制向输出端子OUT1提供电源电势VSS的拍频反相器112的n沟道晶体管102的沟道宽度。通过上述配置，拍频反相器111在时间段T3可具有高于拍频反相器112的向输出端子OUT1提供电流的能力。
图7示出了图1A所示触发器电路的详细配置示例。在图7中，已经于图1A中示出的元件使用相同的参考数字表示。在图7中，拍频反相器111包括串联连接的p沟道晶体管130和131以及串联连接的n沟道晶体管132和133。晶体管131的栅极被输入了时钟信号CK，而晶体管133的栅极被输入了反相时钟信号CKb。晶体管131的源极连接到第一电源并被提供了电源电势VDD。晶体管133的源极连接到第二电源并被提供了电源电势VSS。晶体管130和132的每个漏极连接到反相器110的输出端子。晶体管130和132的每个漏极连接到反相器110的输入端子。
在图7所示触发器电路中，串联连接的p沟道晶体管130和131可控制向输出端子OUT1提供电源电势VDD。因此，通过将晶体管130和131中每个的沟道宽度W设计成大于晶体管102的沟道宽度，在时间段T3内，拍频反相器111可具有高于拍频反相器112的向输出端子OUT1提供电流的能力。因此，输出端子OUT1在时间段T3内可以更牢固地保持电源电势VDD。
在图1A中，从输出端子OUT1输出的信号的上升时序由信号A2决定，然而本发明不限于此。信号A2可决定所谓的下降时序，即在输出端子OUT1处信号从电源电势VDD改变为VSS的时序。
图2A示出了与图1A不同的本发明移位寄存器所包括的触发器电路的一个模式。图2A所示触发器电路包括拍频反相器212、反相器210以及拍频反相器211，类似图1A所示触发器电路。拍频反相器212包括：包括晶体管201和晶体管202的反相器207、包括晶体管203和晶体管204的第一补偿电路208、以及包括晶体管205和传输门206的第二补偿电路209。
在反相器207中，晶体管201和202的每个漏极连接到拍频反相器212的输出端子(OUT1)。晶体管201的源极连接到第一电源并被提供电源电势VDD。晶体管202的源极连接到第二电源并被提供电源电势VSS。图2A与图1A的不同之处为，晶体管201的栅极连接到第二补偿电路209，晶体管202的栅极连接到第一补偿电路208。
在第一补偿电路208中，晶体管203和204的每个栅极被输入了信号A，该信号A来自前一级触发器电路中的拍频反相器212。晶体管203的源极被输入了信号A2，该信号A2来自再前一级的输出端子OUT1。图2A与图1A的不同之处为，晶体管204的源极连接到第二电源并被提供电源电势VSS，且晶体管203和204的每个漏极连接到晶体管202的栅极。
在第二补偿电路209中，晶体管205的栅极和传输门206的第二控制端子被输入了信号B，该信号B来自图2A中后一级触发器电路的输出端子OUT2。图2A与图1A的不同之处为，晶体管205的源极连接到第一电源并被提供电源电势VDD，且传输门206的第一控制端子被输入了信号Bb，该信号Bb为来自后一级的输出端子OUT2的信号B的反相信号。传输门206的输入端子被输入了时钟信号CK。传输门206的输入端子可以被输入反相时钟信号CKb，这取决于触发器电路的级。图2A与图1A的不同之处为，晶体管205的漏极和传输门206的输出端子连接到晶体管201的栅极。
拍频反相器212的输出端子OUT1连接到反相器210的输入端子和拍频反相器211的输出端子。反相器210的输出端子和拍频反相器211的输入端子连接到该触发器电路的输出端子OUT2。
在图2A中，传输门206用于第二补偿电路209，但是本发明不限于这种配置。例如薄膜晶体管(TFT)的开关元件可用于替代传输门。然而，需要与信号B同步地将开关元件控制成导通/截止。
此外，输入到晶体管203和204中每个栅极的信号A不一定是从前一级的输出端子OUT1输出，可以从前一级的任何端子输出。输入到晶体管203的源极的信号A2不一定是从再前一级的输出端子OUT1输出，而是可以从再前一级的任何端子输出。输入到晶体管205的栅极和传输门206的第二控制端子的信号B不一定是从后一级的输出端子OUT2输出，可以从后一级的任何端子输出。
在图2A中，晶体管201、203和205为p沟道晶体管，而晶体管202和204为n沟道晶体管。
图2B示出了图2A中信号A、B、A2和Bb，时钟信号CK，从输出端子OUT1输出的信号，以及从输出端子OUT2输出的信号的时序图。
在图2A所示触发器电路中，如图2B的时序图所示，可以不由时钟信号CK而是由来自再前一级的输出端子OUT1的信号A2决定所谓的下降时序，即输出端子OUT1处信号从电源电势VDD改变为VSS的时序。因此，类似于图1A所示的触发器电路，通过与来自再前一级的输出端子OUT1的信号A2同步地导通晶体管202，晶体管202在时间段T1可彻底截止。由此，可以防止信号如图2B中虚线213所示较早下降。
可以通过设计，使得控制向输出端子OUT1提供电源电势VSS的拍频反相器211的n沟道晶体管的沟道宽度W，大于控制向输出端子OUT1提供电源电势VDD的拍频反相器212的p沟道晶体管201的沟道宽度。通过上述配置，拍频反相器211在时间段T3可具有高于拍频反相器212的向输出端子OUT1提供电流的能力。因此，输出端子OUT1在时间段T3可以更牢固地保持电源电势VSS。
图8示出了图2A所示触发器电路的详细配置示例。在图8中，已经于图2A中示出的元件使用相同的参考数字表示。在图8中，拍频反相器211包括串联连接的p沟道晶体管230和231以及串联连接的n沟道晶体管232和233。晶体管231的栅极被输入了反相的时钟信号CKb，而晶体管233的栅极被输入了时钟信号CK。晶体管231的源极连接到第一电源并被提供了电源电势VDD。晶体管233的源极连接到第二电源并被提供了电源电势VSS。晶体管230和232的每个栅极连接到反相器210的输出端子。晶体管230和232的每个漏极连接到反相器210的输入端子。
在图8所示触发器电路中，串联连接的n沟道晶体管232和233可控制向输出端子OUT1提供电源电势VSS。因此，通过将晶体管232和233中每个的沟道宽度W设计成大于晶体管201的沟道宽度，拍频反相器211在时间段T3内可具有高于拍频反相器212的向输出端子OUT1提供电流的能力。因此，输出端子OUT1在时间段T3可以更牢固地保持电源电势VSS。
在图1A和2A所示触发器电路中，时钟信号CK的输入受到与信号B同步工作的开关元件(传输门106或206)的控制。因此，用于向触发器电路提供时钟信号CK的布线上的负载可以降低。
拍频反相器通常包括串联连接的两个n沟道晶体管和串联连接的两个p沟道晶体管。然而，通过将两个晶体管串联连接可能降低开态电流。在传统技术中，串联连接的两个晶体管的沟道宽度W设计得宽，以便增大开态电流。因此，以该两个晶体管的栅(栅电容)为负载的晶体管需要设计成具有宽的沟道宽度W，这导致整体上对拍频反相器施加更大的负载，阻止了高频工作。然而，根据本发明，无需使用双栅极晶体管(两个晶体管串联连接)来控制向拍频反相器输出端子的电势供给，而可以使用单栅极晶体管代替。结果，晶体管的沟道宽度W无需设计成宽的，因此晶体管的尺寸可减小，实现元件的高度集成。由于施加于使用晶体管栅极的元件上的负载可以减小，整体上施加于拍频反相器上的负载减小，可以实现高频工作。此外，晶体管向输出端子提供电流的能力可得以增强，同时抑制了其沟道宽度W。因此，可以防止从触发器电路输出的信号的波形由于后一级电路上的负载而变圆。
实施模式2
在本实施模式中，描述本发明的移位寄存器的配置。
图3示出了本实施模式的移位寄存器的配置。本发明的移位寄存器包括多个触发器电路401，每个触发器电路被输入了来自前一级的输出端子OUT1的信号A、来自再前一级的输出端子OUT1的信号A2以及来自后一级的输出端子OUT2的信号B。第一级的触发器电路401被输入了起动脉冲信号SP而非信号A，并被提供地电势而非信号A2。第二级触发器电路401被输入了起动脉冲信号SP而非信号A2。最后一级触发器电路401被输入了信号A而非信号B。
来自每个触发器电路401的输出端子OUT2的信号输入到作为移位寄存器后一级的电路。
本实施模式可以自由地与实施模式1组合实施。
实施模式3
在本实施模式中，描述减小施加于向触发器电路提供时钟信号CK的布线上的负载的配置。
图4A示出的示例中使用了反相器114，而非图1A中所示触发器电路中的拍频反相器111。注意在图4A中，已经于图1A中示出的元件使用相同的参考数字表示。
在图4A中，反相器110的输出端子和反相器114的输入端子连接到触发器电路的输出端子OUT2。反相器110的输入端子和反相器114的输出端子连接到拍频反相器112的输出端子OUT1。
在图4A中，连接到用于提供时钟信号的布线的拍频反相器的数目比图1A所示触发器电路中的少，因此施加于布线上的负载可以降低。
图4B示出的示例中使用了反相器214，而非图2A所示触发器电路中的拍频反相器211。注意在图4B中，已经于图2A中示出的元件使用相同的参考数字表示。
在图4B中，反相器210的输出端子和反相器214的输入端子连接到触发器电路的输出端子OUT2。反相器210的输入端子和反相器214的输出端子连接到拍频反相器212的输出端子OUT1。
在图4B中，与图4A类似，连接到用于提供时钟信号的布线的拍频反相器的数目比图2A所示触发器电路中的少，因此施加于布线上的负载可以降低。
本实施模式可以自由地与实施模式1和2组合实施。
实施模式4
在本实施模式中，描述了进一步减小施加于向触发器电路提供时钟信号CK的布线上的负载的配置。
图5A示出了本实施模式的移位寄存器所包括的触发器电路的一个模式。图5A示出的示例中使用了包括第三补偿电路122和反相器123的拍频反相器121，而非图1A所示触发器电路所包括的拍频反相器111。注意在图5A中，已经于图1A中示出的元件使用相同的参考数字表示。
拍频反相器121包括第三补偿电路122以及反相器123，其中第三补偿电路122包含晶体管124和传输门125，反相器123包含晶体管126和127。
在拍频反相器121中，晶体管124的栅极和传输门125的第二控制端子连接到拍频反相器112的输出端子OUT1。晶体管124和126的每个源极分别连接到第一电源并被提供了电源电势VDD。传输门125的输入端子被提供了时钟信号CK。传输门125的输出端子和晶体管124的漏极连接到晶体管126的栅极。晶体管127的栅极连接到触发器电路的输出端子OUT2，其源极连接到第二电源并被提供电源电势VSS。晶体管126和127的每个漏极连接到拍频反相器112的输出端子OUT1。
图5B示出了图5A的触发器电路中的信号A、B、A2、Bb、时钟信号CK、从输出端子OUT1输出的信号、以及从输出端子OUT2输出的信号的时序图。如图5B所示，在时间段T0至T4中每一个，输出端子OUT1和OUT2处的电势可受控制。
在图5A中，连接到用于提供时钟信号的布线的拍频反相器的数目比图1A所示触发器电路中的少，因此施加于布线上的负载可以降低。
图6A示出了本实施模式的移位寄存器所包括的触发器电路的另一个模式。图6A示出的示例中使用了包括第三补偿电路222和反相器223的拍频反相器221，而非图2A所示触发器电路中的拍频反相器211。注意在图6A中，已经于图2A中示出的元件使用相同的参考数字表示。
拍频反相器221包括第三补偿电路222以及反相器223，其中第三补偿电路222包含晶体管224和传输门225，反相器223包含晶体管226和227。
在拍频反相器221中，晶体管224的栅极和传输门225的第一控制端子连接到拍频反相器212的输出端子OUT1。晶体管226的源极连接到第一电源并被提供了电源电势VDD。晶体管224和227的每个源极连接到第二电源并被提供电源电势VSS。传输门225的输入端子被提供了反相的时钟信号CKb。传输门225的输出端子和晶体管224的漏极连接到晶体管226的栅极。晶体管227的栅极连接到触发器电路的输出端子OUT2。晶体管226和227的每个漏极连接到拍频反相器212的输出端子OUT1。
图6B示出了图6A的触发器电路中信号A、B、A2、Bb、时钟信号CK、从输出端子OUT1输出的信号、以及从输出端子OUT2输出的信号的时序图。如图6B所示，在时间段T0至T4每一个内，输出端子OUT1和OUT2处的电势可受控制。
在图6A中，连接到用于提供时钟信号的布线的拍频反相器的数目比图2A所示触发器电路中的少，因此施加于布线上的负载可以降低。
本实施模式可以自由地与实施模式1和2组合实施。
实施例1
图9示出了本发明移位寄存器所包括的触发器电路的掩模布局。图9所示掩模布局对应于图1A所示移位寄存器的一级。已经于图1A示出的元件使用相同的参考数字表示。参考数字120对应于可使信号B反相的反相器。
在图9中，信号A提供到布线801，信号B提供到布线802，信号A2提供到布线803。电源电势VDD提供到布线804，电源电势VSS提供到布线805。输出端子OUT1的电势提供到布线811，输出端子OUT2的电势提供到布线812。
本实施例可以与前述实施模式组合实施。
实施例2
图10示出了本发明半导体显示装置所包括的面板的具体结构。在图10所示本发明半导体显示装置中，面板300包括像素部分301、信号线驱动电路302和扫描线驱动电路303。
在图10中，信号线驱动电路302包括本发明的移位寄存器304、锁存器A305和锁存器B306。移位寄存器304具有在前述实施模式和实施例中描述的配置。移位寄存器304被输入了各种控制信号，例如时钟信号CK和起动脉冲信号SP。当时钟信号CK和起动脉冲信号SP输入时，定时信号从移位寄存器304内每一级触发器电路输出。输出的定时信号依次输入到第一级锁存器A305。当定时信号输入锁存器A305时，视频信号与定时信号脉冲同步地被顺序写入锁存器A305并被保持其中。在本实施例中，视频信号顺序写入锁存器A305，然而本发明不限于这种配置。锁存器A305的多个级可分为一些组，视频信号可并行地输入到这些组，即，也可以执行分段驱动(division drive)。此时所分的组的数目称为分段数目。例如，当将锁存器每四级分为一组时，这种驱动称为四个分段的分段驱动。这里，级是指保持一个视频信号的电路。
视频信号被写入锁存器A305的所有锁存器级的时间段称为行选择周期。实际上，行选择周期可进一步包括水平回扫周期。
当一个行选择周期结束时，对应于一个控制信号的锁存信号被提供到第二级锁存器B306，因此保持于锁存器A305内的视频信号与该锁存信号同步地一次同时写入锁存器B306。完成了将视频信号传送到锁存器B306的锁存器A305，与从移位寄存器304输出的定时信号同步地被顺序写入下一位的视频信号。在该第二次的一个行选择周期内，写入和保持于锁存器B306的视频信号输入到像素部分301。
接着描述扫描线驱动电路303的配置。扫描线驱动电路303包括本发明的移位寄存器307以及缓冲器308。根据具体情形还可包括电平移动电路。移位寄存器307具有在前述实施模式和实施例中描述的配置。在扫描线驱动电路303中，当时钟信号CK和起动脉冲信号SP输入移位寄存器307时，选择信号从每一级触发器电路输出。输出的选择信号被缓冲器308放大并提供到相应的扫描线。包括在一行像素内的晶体管的工作由提供到扫描线的选择信号控制，因此优选地缓冲器308可提供相对大的电流到扫描线。
在本实施例中，描述了在信号线驱动电路302和扫描线驱动电路303内使用本发明的移位寄存器的示例，然而，本发明的半导体显示装置不限于这种配置。本发明的移位寄存器可以仅用于信号线驱动电路302或扫描线驱动电路303。
在信号线驱动电路302和扫描线驱动电路303内使用本发明移位寄存器时，信号线驱动电路302和扫描线驱动电路303形成于与像素部分301相同的基板上。仅在信号线驱动电路302内使用本发明移位寄存器时，信号线驱动电路302形成于与像素部分301相同的基板上。仅在扫描线驱动电路303内使用本发明移位寄存器时，扫描线驱动电路303形成于与像素部分301相同的基板上。
本实施例可以与前述实施模式或实施例组合实施。
实施例3
本发明的移位寄存器和半导体显示装置可以应用于电子设备，例如摄像机、数码相机、护目镜型显示器(头戴式显示器)、导航系统、音频再现装置(汽车音响、组合音响系统等)、计算机、游戏机、便携式信息终端(移动计算机、便携电话、便携式游戏机、电子书等)、设有记录介质的图像再现装置(具体地，再现例如DVD：数字多功能光盘的记录介质并具有能够显示被再现图像的显示器的装置)。具体而言，和玻璃基板等相比，柔性基板可形成得更轻更薄，因此当将剥离的半导体元件贴附到柔性基板上时，可以实现重量轻、小且薄的半导体装置。因此本发明的半导体显示装置和移位寄存器适用于便携电子设备和具有相对大显示器的显示装置。这些电子设备的具体示例示于图11A至11E。
图11A示出了便携信息终端，包括主体2001、显示部分2002、操作键2003、调制解调器2004等。图11A示出了调制解调器2004可拆卸的便携信息终端，然而调制解调器2004还可结合在主体2001内。根据本发明的半导体显示装置或移位寄存器，制造用于处理信号的显示部分2002或其他电路，因此可以完成该便携信息终端。
图11B示出了IC卡，其包括主体2201、显示部分2202、连接端子2203等。根据本发明的半导体显示装置或移位寄存器，制造用于处理信号的显示部分2202或其他电路，因此可以完成该IC卡。图11B示出了接触型电子卡，然而根据本发明的半导体显示装置或移位寄存器还可以应用于非接触型IC卡以及具有接触和非接触功能的IC卡。
图11C示出显示装置，包括机壳2101、显示部分2102、扬声器2103等。根据本发明的半导体显示装置或移位寄存器，制造用于处理信号的显示部分2102或其他电路，因此可以完成该显示装置。该显示装置包括所有显示信息的显示装置，包括用于个人计算机、TV广播接收以及广告的显示装置。
图11D示出计算机，包括主体2301、机壳2302、显示部分2303、键盘2304、鼠标2305等。计算机可以为其中显示器和包括CPU的主体被集成的计算机(例如笔记本计算机)，或者是其中显示器和包括CPU的主体分离的计算机(例如桌上型计算机)。根据本发明的半导体显示装置或移位寄存器，制造用于处理信号的显示部分2303或其他电路，因此可以完成该计算机。
图11E示出设有记录介质的图像再现装置(特别是DVD再现装置)，包括主体2401、机壳2402、显示部分2403、记录介质(DVD等)读取部分2404、操作键2405、扬声器部分2406等。该设有记录介质的图像再现装置包括家用游戏机等。根据本发明的半导体显示装置或移位寄存器，制造用于处理信号的显示部分2403或其他电路，因此可以完成该图像再现装置。
注意，本发明优点为例如减小机壳以及内部电路中驱动电路占据的面积，降低制造成本和功耗，以及所有前述电子设备特别是便携终端中的高频工作。
如前所述，本发明的半导体显示装置或移位寄存器的应用范围非常广，因此本发明可以应用于所有领域的电子设备。本实施例的电子设备可以与前述实施模式或实施例组合实施。
本申请是基于2004年6月14日于日本专利局提交的日本专利申请No.2004-176199，其全部内容于此引用作为参考。

Claims (6)

1.一种移位寄存器，包括：
分别具有电路(112)的多级触发器电路，所述电路(112)包括：
第一晶体管(101)；
串联电连接到所述第一晶体管(101)的第二晶体管(102)；
第二电路(108)，所述第二电路(108)包括第三晶体管(103)和第四晶体管(104)；以及
第三电路(109)，所述第三电路(109)包括第五晶体管(105)和开关元件(106)，
其中所述第一晶体管(101)的源极和漏极的其中之一电连接到所述第二晶体管(102)的源极和漏极的其中之一；
其中所述第一晶体管(101)的源极和漏极的所述其中之一电连接到所述电路(112)的第一端子；
其中所述第一晶体管(101)的源极和漏极中的另外一个电连接到第一线路(VDD)；
其中所述第四晶体管(104)的源极和漏极的其中之一电连接到所述第一线路(VDD)；
其中所述第二晶体管(102)的源极和漏极中的另外一个电连接到第二线路(VSS)；
其中所述第五晶体管(105)的源极和漏极的其中之一电连接到所述第二线路(VSS)；
其中所述第三晶体管(103)的栅极电连接到所述第四晶体管(104)的栅极；
其中所述第三晶体管(103)的栅极电连接到第二端子(A)；
其中所述开关元件(106)的输入端子被输入时钟信号；
其中所述开关元件(106)的输出端子电连接到所述第二晶体管(102)的栅极；
其中所述第五晶体管(105)的源极和漏极中的另外一个电连接到所述第二晶体管(102)的栅极；
其中所述第三晶体管(103)的源极和漏极的其中之一电连接到第三端子(A2)；
其中所述第三晶体管(103)的源极和漏极中的另外一个电连接到所述第一晶体管(101)的栅极；以及
其中所述第四晶体管(104)的源极和漏极中的另外一个电连接到所述第一晶体管(101)的栅极；
其特征在于，
所述第五晶体管(105)的栅极电连接到第四端子(B)；
所述开关元件(106)的第二控制端子电连接到第五端子(Bb)，以及
所述开关元件(106)的第一控制端子电连接到第四端子(B)，
其中所述第二端子(A)连接到前一级的触发器电路中的所述电路(112)的输出端子(OUT1)，所述第四端子(B)连接到后一级的触发器电路的输出端子(OUT2)。
2.如权利要求1所述的移位寄存器，其中所述第一晶体管(101)和所述第四晶体管(104)是p沟道晶体管，所述第三晶体管(103)和所述第五晶体管(105)是n沟道晶体管。
3.如权利要求1所述的移位寄存器，其中所述第一线路(VDD)向所述第一晶体管(101)的源极和漏极的其中之一以及所述第四晶体管(104)的源极和漏极的其中之一提供的电源电势高于所述第二线路(VSS)。
4.一种移位寄存器，包括：
分别具有电路(212)的多级触发器电路，所述电路(212)包括：
第一晶体管(201)；
串联电连接到所述第一晶体管(201)的第二晶体管(202)；
第二电路(208)，所述第二电路(208)包括第三晶体管(203)和第四晶体管(204)；以及
第三电路(209)，所述第三电路(209)包括第五晶体管(205)和开关元件(206)，
其中所述第一晶体管(201)的源极和漏极的其中之一电连接到所述第二晶体管(202)的源极和漏极的其中之一；
其中所述第一晶体管(201)的源极和漏极的所述其中之一电连接到所述电路(212)的第一端子；
其中所述第一晶体管(201)的源极和漏极中的另外一个电连接到第一线路(VDD)；
其中所述第五晶体管(205)的源极和漏极的其中之一电连接到所述第一线路(VDD)；
其中所述第二晶体管(202)的源极和漏极中的另外一个电连接到第二线路(VSS)；
其中所述第四晶体管(204)的源极和漏极的其中之一电连接到所述第二线路(VSS)；
其中所述第三晶体管(203)的栅极电连接到所述第四晶体管(204)的栅极；
其中所述第三晶体管(203)的栅极电连接到第二端子(A)；
其中所述第五晶体管(205)的栅极电连接到所述开关元件(206)的第一控制端子；
其中所述第五晶体管(205)的栅极电连接到第三端子(B)；
其中所述开关元件(206)的输入端子被输入时钟信号(CK)；
其中所述开关元件(206)的输出端子电连接到所述第五晶体管(205)的源极和漏极中的另外一个；
其中所述开关元件(206)的输出端子电连接到所述第一晶体管(201)的栅极；
其中所述第三晶体管(203)的源极和漏极的其中之一电连接到第四端子(A2)；
其中所述第三晶体管(203)的源极和漏极中的另外一个电连接到所述第四晶体管(204)的源极和漏极中的另外一个；
其中所述第三晶体管(203)的源极和漏极中的另外一个电连接到所述第二晶体管(202)的栅极，
其中所述开关元件(206)的第二控制端子电连接到第五端子(Bb)，
其中所述第二端子(A)连接到前一级的触发器电路中的所述电路(212)的输出端子(OUT1)，所述第三端子(B)连接到后一级的触发器电路的输出端子(OUT2)。
5.如权利要求4所述的移位寄存器，其中所述第一晶体管(201)、所述第三晶体管(203)和所述第五晶体管(205)是p沟道晶体管，所述第四晶体管(204)是n沟道晶体管。
6.如权利要求4所述的移位寄存器，其中所述第一线路(VDD)向所述第一晶体管(201)的源极和漏极的其中之一以及所述第五晶体管(205)的源极和漏极的其中之一提供的电源电势高于所述第二线路(VSS)。
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