以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
(実施の形態1)
まず、本実施形態の半導体装置の基本的構成について、図1を用いて説明する。
図1は、本実施形態の半導体装置の回路図を示す。本実施形態の半導体装置の構成は以下のようになっている。pチャネル型トランジスタ(第3のトランジスタ)101のソース領域は、第1の配線105に接続されている。pチャネル型トランジスタ(第4のトランジスタ)102のソース領域は、第2の配線106に接続されている。pチャネル型トランジスタ101、pチャネル型トランジスタ102のゲート電極は互いに接続され、pチャネル型トランジスタ102のドレイン領域と接続されている。pチャネル型トランジスタ101のドレイン領域は、nチャネル型トランジスタ(第1のトランジスタ)103のドレイン領域と接続され、この交点より出力信号outを得る。nチャネル型トランジスタ103のソース領域は、nチャネル型トランジスタ(第2のトランジスタ)104のゲート電極に接続され、nチャネル型トランジスタ104のソース領域は、nチャネル型トランジスタ103のゲート電極に接続されている。nチャネル型トランジスタ103のゲート電極には第1の入力信号in1(電圧Vin1)が入力され、nチャネル型トランジスタ104のゲート電極には第2の入力信号in2(電圧Vin2)が入力される。
次に、本実施形態の半導体装置の基本的な動作を説明する。ここでは、本実施形態の半導体装置をレベルシフタとして用いた場合を例に挙げて説明する。なお、第1、第2の入力信号は電圧レベルVSS1と電圧レベルVDD1との差を振幅とし、第1の配線105、第2の配線106には共に電源電位VDD2が印加され、第2の入力信号として、第1の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はVSS1<VDD1<VDD2である。
まず、第1の入力信号in1として、電圧レベルVSS1と電圧レベルVDD1との差を振幅とする信号がnチャネル型トランジスタ103のゲート電極に入力され、第2の入力信号として電圧レベルVSS1と電圧レベルVDD1との差を振幅とする信号がnチャネル型トランジスタ104のゲート電極に入力される。ここで、nチャネル型トランジスタ103のソース領域は、nチャネル型トランジスタ104のゲート電極に接続されているため、nチャネル型トランジスタ103のソース電位はVin2となる。同様に、nチャネル型トランジスタ104のソース領域は、nチャネル型トランジスタ103のゲート電極に接続されているため、nチャネル型トランジスタ104のソース電位はVin1となる。
第1の入力信号にHigh信号が入力されると、第2の入力信号はLow信号となるので、nチャネル型トランジスタ103のソース電位がVSS1となり、nチャネル型トランジスタ103は導通状態となる。そして、nチャネル型トランジスタ103のドレイン電位がVSS1となる。一方、pチャネル型トランジスタ102のゲート電極とドレイン領域とが接続されているので、pチャネル型トランジスタ102は飽和領域で動作する。従って、pチャネル型トランジスタ101のゲート電極には、VDD2−Vin1間の電圧をnチャネル型トランジスタ104とpチャネル型トランジスタ102の有する抵抗で抵抗分割した電位が入力される。この電位をV101と表記する。第1の入力信号in1がHigh信号のとき、第2の入力信号はLow信号となるため、nチャネル型トランジスタ104のソース電位はVDD1となり、nチャネル型トランジスタ104は非導通状態となる。これにより、pチャネル型トランジスタ101のゲート電極に入力される電位V101は電源電位VDD2に引っ張られて高くなる。従って、pチャネル型トランジスタ101は非導通状態になり、出力信号outの電位はVSS1となる。
第1の入力信号にLow信号が入力されると、第2の入力信号はHigh信号となるので、nチャネル型トランジスタ103のソース電位がVDD1となり、nチャネル型トランジスタ103が非導通状態となる。一方、nチャネル型トランジスタ104のソース電位はVSS1となり、nチャネル型トランジスタ604は導通状態となる。これにより、pチャネル型トランジスタ101のゲート電極に入力される電位V101は電源電位VSS1に引っ張られて低くなる。従って、pチャネル型トランジスタ101は導通状態になり、出力信号outの電位はVDD2となる。
本実施形態の半導体装置の出力波形を図22に示す。図22(A)〜(C)はそれぞれ、第1の入力信号in1の電位Vin1、第2の入力信号in2の電位Vin2、出力信号outの電位Voutの時間経過を示す。
このようにして、電圧レベルVSS1と電圧レベルVDD1との差を振幅とする入力信号は、電圧レベルVSS1と電圧レベルVDD2との差を振幅とする出力信号に変換される。
ここで、第2の入力信号in2がHigh信号からLow信号へ切り替わる場合について、図2を用いて説明する。図2(A)は、縦軸が第2の入力信号in2の電位、横軸が第2の入力信号in2の時間経過を示す。図2(B)は、縦軸が第1の入力信号in1の電位、横軸が第1の入力信号in1の時間経過を示す。nチャネル型トランジスタ104のゲート−ソース間電圧Vgs104は以下の(2)式で与えられる。
ここで、Vgs104の時間経過を図2(C)に示す。特に、第2の入力信号in2がHigh信号からLow信号へ切り替わるのにかかる時間が長い場合でも、Vin2がVDD1からVSS1まで減少すると同時に、Vin1がVSS1からVDD1まで増加するため、Vgs104がnチャネル型トランジスタ104の閾値電圧Vth104以下になるまでの時間を従来のレベルシフタよりも短縮することができる。すなわち、nチャネル型トランジスタ104が非導通状態になるまでの時間を短縮することができ、その分、VDD2−VSS1間にpチャネル型トランジスタ102とnチャネル型トランジスタ104を介して流れる電流を削減することができる。その結果、消費電力が低減される。また、電流の削減により、出力波形のなまりを抑えることができる。
また、第2の入力信号in2がLow信号からHigh信号へ切り替わる場合についても同様に、Vin2がVSS1からVDD1まで増加すると同時に、Vin1がVDD1からVSS1まで減少するため、Vgs104がnチャネル型トランジスタ104の閾値電圧Vth104以上になってからVDD2に到達するまでに時間を短縮することができる。すなわち、第2のnチャネル型トランジスタ104が導通状態になる時間を短縮することができ、その分、VDD2−VSS1間にpチャネル型トランジスタ102とnチャネル型トランジスタ104を介して流れる電流を削減することができる。その結果、消費電力が低減される。また、電流の削減により、出力波形のなまりを抑えることができる。
ここで、本実施形態のレベルシフタの上面図を図3に示す。ただし、図3中のトランジスタ(pチャネル型トランジスタ101、pチャネル型トランジスタ102、nチャネル型トランジスタ103及びnチャネル型トランジスタ104)は、それぞれ図1の回路図内に付したトランジスタの番号pチャネル型トランジスタ101、pチャネル型トランジスタ102、nチャネル型トランジスタ103及びnチャネル型トランジスタ104に対応している。
なお、図中、配線メタル−ゲートメタル−半導体層間には、それぞれ絶縁膜を有しており、互いに重なる部分においての短絡はない。コンタクトホールを配した部分で互いを接続している。
ここで、図4に、本実施形態で用いられるトランジスタの一例として、CMOSトランジスタの断面図を示す。401はnチャネル型トランジスタを、402はpチャネル型トランジスタを示す。403は基板を示す。404は下地膜を示す。下地膜は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などの絶縁膜から成る。405は半導体層を示す。半導体層の材料として、シリコンやシリコンゲルマニウム合金などが上げられる。406は半導体層を覆うゲート絶縁膜を示す。ゲート絶縁膜にはシリコンを含む絶縁膜を用いる。411、412は第1、第2の導電膜を示す。第1、第2の導電膜はゲート電極を形成するためのものであり、いずれもTa、W、Ti、Mo、Al、Cu等から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いる。407はn型不純物領域を示す。n型不純物領域は、第1のドーピング処理を行い、n型を付与する不純物元素(典型的にはリンや砒素を用いる)を添加することにより、自己整合的に形成される。408はp型不純物領域を示す。p型不純物領域は、第2のドーピング処理を行い、pチャネル型トランジスタを形成する半導体層のみにp型を付与する不純物元素(典型的にはホウ素を用いる)を添加することにより、自己整合的に形成される。409、410は第1、第2の層間絶縁膜を示す。413は半導体層のソース領域とコンタクトを形成するソース配線413を示し、414はドレイン領域とコンタクトを形成するドレイン配線を示す。
なお、本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体基板やSOI基板を用いて形成されるMOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、SOI基板、ガラス基板などに配置することが出来る。
本実施形態のレベルシフタは、その動作の特性上、各々を構成するトランジスタの特性のばらつきが少ないことが望ましい。故に、各回路を構成するトランジスタは、近接に配置することが望ましい。また、トランジスタ基板の作成工程中、レーザー照射等が含まれる場合にも、図3のように近接配置することにより、照射ムラ等によるトランジスタ特性のばらつきを低減することができる。加えて、前述のレーザー照射等は、線状照射が一般的であるため、各トランジスタを平行に配置することで、さらに前述の照射ムラ等によるトランジスタ特性のばらつきを低減することができるため、望ましい。
なお、図3は本実施形態で示したレベルシフタの上面図の一例を示したものであり、本実施形態で示したレベルシフタ回路は図3に示した構成に限定されない。
なお、本実施形態においては、入力信号は、第1の入力信号の反転信号を第2の入力信号としているが、これに限定されない。差動回路として用いる場合は、2つの入力信号の電位Vin1、Vin2に差があればどのような信号でもよい。また、第1の配線105、第2の配線106に電源電圧が印加されているが、これに限定されない。他の回路からの信号が入力されてもよいし、クロック信号が入力されてもよい。また、第1の配線105、第2の配線106には異なる電位を印加してもよい。
(実施の形態2)
本実施形態では、実施の形態1において、トランジスタの極性を変えた場合について、図5を用いて説明する。
図5は、本実施形態の半導体装置の回路図を示す。本実施形態の半導体装置の構成は以下のようになっている。nチャネル型トランジスタ503のソース領域は、第1の配線505に接続されている。nチャネル型トランジスタ504のソース領域は、第2の配線506に接続されている。nチャネル型トランジスタ503、nチャネル型トランジスタ504のゲート電極は互いに接続され、nチャネル型トランジスタ504のドレイン領域と接続されている。nチャネル型トランジスタ503のドレイン領域は、pチャネル型トランジスタ501のドレイン領域と接続され、この交点より出力信号outを得る。pチャネル型トランジスタ501のソース領域は、pチャネル型トランジスタ502のゲート電極に接続され、pチャネル型トランジスタ502のソース領域は、pチャネル型トランジスタ501のゲート電極に接続されている。pチャネル型トランジスタ501のゲート電極には第1の入力信号in1(電圧Vin1)が入力され、pチャネル型トランジスタ502のゲート電極には第2の入力信号in2(電圧Vin2)が入力される。
次に、本実施形態の半導体装置の基本的な動作を説明する。ここでは、本実施形態の半導体装置をレベルシフタとして用いた場合を例に挙げて説明する。なお、第1、第2の入力信号が電圧レベルVSS1と電圧レベルVSS2との差を振幅とし、第1の配線505、第2の配線506には共に電源電位VSS3が印加され、第2の入力信号として、第1の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はVSS3<VSS2<VSS1である。
まず、第1の入力信号in1として、電圧レベルVSS1と電圧レベルVSS2との差を振幅とする信号がpチャネル型トランジスタ501のゲート電極に入力され、第2の入力信号として電圧レベルVSS1と電圧レベルVSS2との差を振幅とする信号がpチャネル型トランジスタ502のゲート電極に入力される。ここで、pチャネル型トランジスタ501のソース領域は、pチャネル型トランジスタ502のゲート電極に接続されているため、pチャネル型トランジスタ501のソース電位はVin2となる。同様に、pチャネル型トランジスタ502のソース領域は、pチャネル型トランジスタ501のゲート電極に接続されているため、pチャネル型トランジスタ502のソース電位はVin1となる。
第1の入力信号にHigh信号が入力されると、第2の入力信号はLow信号となるので、pチャネル型トランジスタ501のソース電位がVSS2となり、pチャネル型トランジスタ501は非導通状態となる。一方、nチャネル型トランジスタ504のゲート電極とドレイン領域とが接続されているので、nチャネル型トランジスタ504は飽和領域で動作する。従って、nチャネル型トランジスタ503のゲート電極には、Vin1−VSS3間の電圧をpチャネル型トランジスタ502とnチャネル型トランジスタ504の有する抵抗で抵抗分割した電位が入力される。この電位をV503と表記する。第1の入力信号in1がHigh信号のとき、第2の入力信号はLow信号となるため、pチャネル型トランジスタ502のソース電位はVSS1となり、pチャネル型トランジスタ502は導通状態となる。これにより、nチャネル型トランジスタ503のゲート電極に入力される電位V503は電源電位VSS1に引っ張られて高くなる。従って、nチャネル型トランジスタ503は導通状態になり、出力信号outの電位はVSS3となる。
第1の入力信号にLow信号が入力されると、第2の入力信号はHigh信号となるので、pチャネル型トランジスタ501のソース電位がVSS1となり、pチャネル型トランジスタ501は導通状態となる。そして、pチャネル型トランジスタ501のドレイン電位がVSS1となる。一方、pチャネル型トランジスタ502のソース電位はVSS2となり、pチャネル型トランジスタ502は非導通状態となる。これにより、nチャネル型トランジスタ503のゲート電極に入力される電位V503は電源電位VSS3に引っ張られて低くなる。従って、nチャネル型トランジスタ503は非導通状態になり、出力信号outの電位はVSS1となる。
本実施形態の半導体装置の出力波形を図23に示す。図23(A)〜(C)はそれぞれ、第1の入力信号in1の電位Vin1、第2の入力信号in2の電位Vin2、出力信号outの電位Voutの時間経過を示す。
このようにして、電圧レベルVSS1と電圧レベルVSS2との差を振幅とする入力信号は、電圧レベルVSS1と電圧レベルVSS3との差を振幅とする出力信号に変換される。
なお、本実施形態においては、入力信号は、第1の入力信号の反転信号を第2の入力信号としているが、これに限定されない。差動回路として用いる場合は、2つの入力信号の電位Vin1、Vin2に差があればどのような信号でもよい。また、第1の配線505、第2の配線506に電源電圧が印加されているが、これに限定されない。他の回路からの信号が入力されてもよいし、クロック信号が入力されてもよい。また、第1の配線505、第2の配線506には異なる電位を印加してもよい。
(実施の形態3)
実施の形態1(図1)では、入力信号in1、in2の電圧振幅よりもnチャネル型トランジスタ103、104の閾値電圧が高い場合には、nチャネル型トランジスタ103、nチャネル型トランジスタ104が非導通状態となり、正常に動作しない場合がある。そこで、本実施形態では、nチャネル型トランジスタ103、nチャネル型トランジスタ104に加えるゲート電位を高くして、nチャネル型トランジスタ103、nチャネル型トランジスタ104を導通状態にしやすくした。
まず、本実施形態の半導体装置の基本的構成について、図8を用いて説明する。
本実施形態の半導体装置は、差動回路部807、第1のレベルシフタ回路808、第2のレベルシフタ回路809から構成されている。差動回路部807の構造は以下のようになっている。pチャネル型トランジスタ801のソース領域は、第1の配線805に接続されている。pチャネル型トランジスタ802のソース領域は、第2の配線806に接続されている。pチャネル型トランジスタ801、pチャネル型トランジスタ802のゲート電極は互いに接続され、pチャネル型トランジスタ802のドレイン領域と接続されている。pチャネル型トランジスタ801のドレイン領域は、nチャネル型トランジスタ803のドレイン領域と接続され、この交点より出力信号outを得る。nチャネル型トランジスタ804のソース領域には、第1の入力信号in1(電圧Vin1)が入力され、nチャネル型トランジスタ803のソース領域には、第2の入力信号in2(電圧Vin2)が入力される。第1のレベルシフタ回路808は、nチャネル型トランジスタ803のゲート電極とnチャネル型トランジスタ804のソース領域とに接続され、第2のレベルシフタ回路809は、nチャネル型トランジスタ804のゲート電極とnチャネル型トランジスタ803のソース領域とに接続される。
ここで、本実施形態の半導体装置をレベルシフタに用いた場合について、図9を用いて説明する。図9は、第1のレベルシフタ回路808、第2のレベルシフタ回路809を具体的に明示した図である。なお、第1、第2の入力信号が電圧レベルVSS1と電圧レベルVDD1との差を振幅とし、第1の配線805、第2の配線806には共に電源電位VDD2が印加され、第2の入力信号として、第1の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はVSS1<VDD1<VDD2である。
本実施形態のレベルシフタは、差動回路部909、第1のレベルシフタ回路910、第2のレベルシフタ回路911から構成されている。差動回路部909は、pチャネル型トランジスタ901、pチャネル型トランジスタ902、nチャネル型トランジスタ903、nチャネル型トランジスタ904から構成されている。第1のレベルシフタ回路910は電流源905とnチャネル型トランジスタ906から構成されている。nチャネル型トランジスタ906のゲート電極と差動回路部909のnチャネル型トランジスタ903のゲート電極は互いに接続され、nチャネル型トランジスタ906のドレイン領域及び電流源905と接続されている。第2のレベルシフタ回路911は電流源907とnチャネル型トランジスタ908から構成されている。nチャネル型トランジスタ908のゲート電極と差動回路部909のnチャネル型トランジスタ904のゲート電極は互いに接続され、nチャネル型トランジスタ908のドレイン領域及び電流源907と接続されている。入力信号に関しては、差動回路部909のnチャネル型トランジスタ904及び第1のレベルシフタ回路910のnチャネル型トランジスタ906のソース領域には第1の入力信号in1(電圧Vin1)が入力され、差動回路部909のnチャネル型トランジスタ903及び第2のレベルシフタ回路911のnチャネル型トランジスタ908のソース領域には第2の入力信号in2(電圧Vin2)が入力される。
次に、本実施形態のレベルシフタの基本的な動作を説明する。
まず、第1の入力信号in1として、電圧レベルVSS1と電圧レベルVDD1との差を振幅とする信号がnチャネル型トランジスタ904、nチャネル型トランジスタ906のソース領域に入力され、第2の入力信号として電圧レベルVSS1と電圧レベルVDD1との差を振幅とする信号がnチャネル型トランジスタ903、nチャネル型トランジスタ908のソース領域に入力される。従って、nチャネル型トランジスタ904、nチャネル型トランジスタ906のソース電位はVin1となり、nチャネル型トランジスタ903、nチャネル型トランジスタ908のソース電位はVin2となる。
次に、第1のレベルシフタ回路910、第2のレベルシフタ回路911の動作について説明する。nチャネル型トランジスタ906、nチャネル型トランジスタ908は、共にゲート電極とドレイン領域とが接続されているので、nチャネル型トランジスタ906、nチャネル型トランジスタ908はいずれも飽和領域で動作する。従って、nチャネル型トランジスタ903のゲート電極には、Vin1−VDD2間の電圧を抵抗分割した電位が入力される。この電位をV903と表記する。同様に、nチャネル型トランジスタ904のゲート電極には、Vin2−VDD2間の電圧を抵抗分割した電位が入力される。この電位をV904と表記する。
なお、nチャネル型トランジスタ903、nチャネル型トランジスタ904のゲート電極に入力される電位V903、V904のうち少なくとも一方が、nチャネル型トランジスタ903、nチャネル型トランジスタ904の閾値電圧よりも高くなるように、レベルシフタ回路910、レベルシフタ回路911を設定する
第1の入力信号in1がHigh信号のとき、第2の入力信号はLow信号となるため、差動回路部909への入力電位V903とV904の大小関係はV903>V904となる。また、nチャネル型トランジスタ903のソース電位がVSS1、nチャネル型トランジスタ904のソース電位がVDD1となるため、nチャネル型トランジスタ903のゲート−ソース間電圧は大きくなり、nチャネル型トランジスタ904のゲート−ソース間電圧は小さくなる。従って、差動回路部909により、出力信号outの電位は下降し、VSS1となる。なお、差動回路部909の基本的な動作は、実施の形態1で示したレベルシフタ(図1)と同じなので、ここでは詳細な説明は割愛する。
第1の入力信号in1がLow信号のとき、第2の入力信号はHigh信号となるため、差動回路部909への入力電位V903とV904の大小関係はV903<V904となる。また、nチャネル型トランジスタ903のソース電位がVDD1、nチャネル型トランジスタ904のソース電位がVSS1となるため、nチャネル型トランジスタ903のゲート−ソース間電圧は小さくなり、nチャネル型トランジスタ904のゲート−ソース間電圧は大きくなる。従って、差動回路部909により、出力信号outの電位は上昇し、VDD2となる。
このようにして、電圧レベルVSS1と電圧レベルVDD1との差を振幅とする入力信号は、電圧レベルVSS1と電圧レベルVDD2との差を振幅とする出力信号に変換される。
本実施形態のレベルシフタは、電圧振幅変換時の電流を低減することにより、出力波形のなまりを抑えるだけでなく、消費電力の削減を実現できる。また、第1のレベルシフタ回路910、第2のレベルシフタ回路911を用いることにより、nチャネル型トランジスタ903、nチャネル型トランジスタ904に加えるゲート電位V903、V904をnチャネル型トランジスタ903、nチャネル型トランジスタ904の閾値電圧よりも高くすることができるため、nチャネル型トランジスタ903、nチャネル型トランジスタ904の閾値電圧が入力信号の電圧振幅が高い場合でも動作が可能となる。
なお、図9に示したレベルシフタ回路は電流源を用いた回路であったが、本実施形態においてレベルシフタ回路はこれに限定されない。レベルシフタ回路として用いることができる回路の一例を図10に示す。図10(A)は、抵抗1001とダイオード1002を直列に接続した回路である。図10(B)は、ダイオード1003と抵抗1004を直列に接続した回路で、図10(A)に示した回路と接続関係が逆になっている。図10(C)は、ダイオード1005、ダイオード1006を直列に接続した回路である。なお、図10に示した回路はレベルシフタ回路の一例であり、これに限定されない。
また、本実施形態においては、入力信号は、第1の入力信号の反転信号を第2の入力信号としているが、これに限定されない。差動回路として用いる場合は、2つの入力信号の電位Vin1、Vin2に差があればどのような信号でもよい。また、第1の配線805、第2の配線806に電源電圧が印加されているが、これに限定されない。他の回路からの信号が入力されてもよいし、クロック信号が入力されてもよい。また第1の配線805、第2の配線806には異なる電位を印加してもよい。
(実施の形態4)
本実施形態では、実施の形態3において、トランジスタの極性を変えた場合について、図11を用いて説明する。実施の形態2(図5)では、入力信号in1、in2の電圧振幅よりもpチャネル型トランジスタ501、pチャネル型トランジスタ502の閾値電圧が低い場合には、pチャネル型トランジスタ501、pチャネル型トランジスタ502が非導通状態となり、正常に動作しない場合がある。そこで、本実施形態では、pチャネル型トランジスタ501、pチャネル型トランジスタ502に加えるゲート電位を低くして、pチャネル型トランジスタ501、pチャネル型トランジスタ502を導通状態にしやすくした。
本実施形態の半導体装置は、差動回路部1107、第1のレベルシフタ回路1108、第2のレベルシフタ回路1109から構成されている。差動回路部1107の構造は以下のようになっている。nチャネル型トランジスタ1103のソース領域は、第1の配線1105に接続されている。nチャネル型トランジスタ1104のソース領域は、第2の配線1106に接続されている。nチャネル型トランジスタ1103、nチャネル型トランジスタ1104のゲート電極は互いに接続され、nチャネル型トランジスタ1104のドレイン領域と接続されている。nチャネル型トランジスタ1103のドレイン領域は、pチャネル型トランジスタ1101のドレイン領域と接続され、この交点より出力信号outを得る。pチャネル型トランジスタ1102のソース領域には、第1の入力信号in1(電圧Vin1)が入力され、pチャネル型トランジスタ1101のソース領域には、第2の入力信号in2(電圧Vin2)が入力される。第1のレベルシフタ回路1108は、pチャネル型トランジスタ1101のゲート電極とpチャネル型トランジスタ1102のソース領域とに接続され、第2のレベルシフタ回路1109は、pチャネル型トランジスタ1102のゲート電極とpチャネル型トランジスタ1101のソース領域とに接続される。
ここで、本実施形態の半導体装置をレベルシフタに用いた場合について、図12を用いて説明する。図12は、第1のレベルシフタ回路1108、第2のレベルシフタ回路1109を具体的に明示した図である。なお、第1、第2の入力信号が電圧レベルVSS1と電圧レベルVSS2との差を振幅とし、第1の配線1105、第2の配線1106には共に電源電位VSS3が印加され、第2の入力信号として、第1の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はVSS3<VSS2<VSS1である。
本実施形態のレベルシフタは、差動回路部1209、第1のレベルシフタ回路1210、第2のレベルシフタ回路1211から構成されている。差動回路部1209は、pチャネル型トランジスタ1201、pチャネル型トランジスタ1202、nチャネル型トランジスタ1203、nチャネル型トランジスタ1204から構成されている。第1のレベルシフタ回路910は電流源905とnチャネル型トランジスタ906から構成されている。第1のレベルシフタ回路1210はpチャネル型トランジスタ1205と電流源1206から構成されている。pチャネル型トランジスタ1205のゲート電極と差動回路部1209のpチャネル型トランジスタ1201のゲート電極は互いに接続され、pチャネル型トランジスタ1205のドレイン領域及び電流源1206と接続されている。第2のレベルシフタ回路1211はpチャネル型トランジスタ1207と電流源1208から構成されている。pチャネル型トランジスタ1207のゲート電極と差動回路部1209のpチャネル型トランジスタ1202のゲート電極は互いに接続され、pチャネル型トランジスタ1207のドレイン領域及び電流源1208と接続されている。入力信号に関しては、差動回路部1209のpチャネル型トランジスタ1202及び第1のレベルシフタ回路1210のpチャネル型トランジスタ1205のソース領域には第1の入力信号in1(電圧Vin1)が入力され、差動回路部1209のpチャネル型トランジスタ1201及び第2のレベルシフタ回路1211のpチャネル型トランジスタ1207のソース領域には第2の入力信号in2(電圧Vin2)が入力される。
次に、本実施形態のレベルシフタの基本的な動作を説明する。
まず、第1の入力信号in1として、電圧レベルVSS1と電圧レベルVSS2との差を振幅とする信号がpチャネル型トランジスタ1202、pチャネル型トランジスタ1205のソース領域に入力され、第2の入力信号として電圧レベルVSS1と電圧レベルVSS2との差を振幅とする信号がpチャネル型トランジスタ1201、pチャネル型トランジスタ1207のソース領域に入力される。従って、pチャネル型トランジスタ1202、pチャネル型トランジスタ1205のソース電位はVin1となり、pチャネル型トランジスタ1201、pチャネル型トランジスタ1207のソース電位はVin2となる。
次に、第1のレベルシフタ回路1210、第2のレベルシフタ回路1211の動作について説明する。pチャネル型トランジスタ1205、pチャネル型トランジスタ1207は、共にゲート電極とドレイン領域とが接続されているので、pチャネル型トランジスタ1205、pチャネル型トランジスタ1207はいずれも飽和領域で動作する。従って、pチャネル型トランジスタ1201のゲート電極には、VSS3−Vin2間の電圧を抵抗分割した電位が入力される。この電位をV1201と表記する。同様に、pチャネル型トランジスタ1202のゲート電極には、VSS3−Vin1間の電圧を抵抗分割した電位が入力される。この電位をV1202と表記する。
第1の入力信号in1がHigh信号のとき、第2の入力信号はLow信号となるため、差動回路部1209への入力電位V1201とV1202の大小関係はV1201>V1202となる。また、pチャネル型トランジスタ1201のソース電位がVSS2、pチャネル型トランジスタ1202のソース電位がVSS1となるため、pチャネル型トランジスタ1201のゲート−ソース間電圧は小さくなり、pチャネル型トランジスタ1202のゲート−ソース間電圧は大きくなる。従って、差動回路部1209により、出力信号outの電位は下降し、VSS3となる。
なお、差動回路部1209の基本的な動作は、実施の形態2で示したレベルシフタ(図5)と同じなので、ここでは詳細な説明は割愛する。
第1の入力信号in1がLow信号のとき、第2の入力信号はHigh信号となるため、差動回路部1209への入力電位V1201とV1202の大小関係はV1201<V1202となる。また、pチャネル型トランジスタ1201のソース電位がVSS1、pチャネル型トランジスタ1202のソース電位がVSS2となるため、pチャネル型トランジスタ1201のゲート−ソース間電圧は大きくなり、pチャネル型トランジスタ1202のゲート−ソース間電圧は小さくなる。従って、差動回路部1209により、出力信号outの電位は上昇しVSS1となる。
このようにして、電圧レベルVSS1と電圧レベルVSS2との差を振幅とする入力信号は、電圧レベルVSS1と電圧レベルVSS3との差を振幅とする出力信号に変換される。
本実施形態のレベルシフタは、電圧振幅変換時の電流を低減することにより、出力波形のなまりを抑えるだけでなく、消費電力の削減を実現できる。また、第1のレベルシフタ回路1210、第2のレベルシフタ回路1211を用いることにより、pチャネル型トランジスタ1201、pチャネル型トランジスタ1202に加えるゲート電位V1201、V1202を低くし、pチャネル型トランジスタ1201、pチャネル型トランジスタ1202の閾値電圧よりも低くすることができるため、pチャネル型トランジスタ1201、pチャネル型トランジスタ1202の閾値電圧が入力信号の電圧振幅よりも低い場合でも動作が可能となる。
なお、図12に示したレベルシフタ回路は電流源を用いた回路であったが、本実施形態においてレベルシフタ回路はこれに限定されない。レベルシフタ回路として用いることができる回路の一例を図10に示す。なお、図10に示した回路はレベルシフタ回路の一例であり、これに限定されない。
また、本実施形態においては、入力信号は、第1の入力信号の反転信号を第2の入力信号としているが、これに限定されない。差動回路として用いる場合は、2つの入力信号の電位Vin1、Vin2に差があればどのような信号でもよい。また、第1の配線1105、第2の配線1106に電源電圧が印加されているが、これに限定されない。他の回路からの信号が入力されてもよいし、クロック信号が入力されてもよい。また、第1の配線1105、第2の配線1106には異なる電位を印加してもよい。
(実施の形態5)
これまでの実施形態で示した半導体装置では、入力信号の低電位側、高電位側のどちらか一方を固定し、他方をシフトさせるレベルシフタとして用いる場合について説明したが、本実施形態では、入力信号の低電位側、高電位側を両方シフトさせるレベルシフタとして用いる場合について、図13を用いて説明する。
実施の形態1、実施の形態2で示した半導体装置を併用することにより、入力信号の低電位側、高電位側を両方シフトさせるレベルシフタとして用いることができる。図13は本実施形態を示す概略図である。図13(A)は、第1、第2の入力信号in1、in2を始めに高電位側レベルシフタ1301に入力し、入力信号の高電位側をシフトさせてから、低電位側レベルシフタ1302を用いて入力信号の低電位側をシフトされる場合を示す。図13(B)は図13(A)とは逆に、第1、第2の入力信号in1、in2を始めに低電位側レベルシフタ1302に入力し、入力信号の低電位側をシフトさせてから、高電位側レベルシフタ1301を用いて入力信号の高電位側をシフトされる場合を示す。本実施形態では、高電位側レベルシフタ1301として実施の形態1で示した半導体装置を用い、低電位側レベルシフタ1302として実施の形態2で示した半導体装置を用いることができる。
ここで、高電位側レベルシフタ1301として実施の形態1で示した半導体装置を用い、低電位側レベルシフタ1302として実施の形態2で示した半導体装置を用いた例について、図14(A)、(B)を用いて説明する。図14(A)は、入力信号の高電位側をシフトした後、低電位側をシフトするレベルシフタの例を示し、図14(B)は、入力信号の低電位側をシフトした後、高電位側をシフトするレベルシフタの例を示す。なお、本実施形態では、第1、第2の入力信号が電圧レベルVSS1と電圧レベルVDD1との差を振幅とし、高電位側の電源電位がVDD2、低電位側の電源電位がVSS3であり、第2の入力信号として、第1の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はVSS3<VSS1<VDD1<VDD2である。
まず、図14(A)に示した、入力信号の高電位側をシフトした後、低電位側をシフトするレベルシフタについて説明する。
図14(A)のレベルシフタの構造は以下のようになっている。高電位側レベルシフタ1409は、実施の形態1で示した半導体装置(図1)と同様の構造となっており、低電位側レベルシフタ1410は、実施の形態2で示した半導体装置(図5)と同様の構造となっている。高電位側レベルシフタ1409は、pチャネル型トランジスタ1401、pチャネル型トランジスタ1402、nチャネル型トランジスタ1403、nチャネル型トランジスタ1404を有し、低電位側レベルシフタ1410は、pチャネル型トランジスタ1405、pチャネル型トランジスタ1406、nチャネル型トランジスタ1407、nチャネル型トランジスタ1408、インバータ1411を有している。
高電位側レベルシフタ1409において、第1の入力信号in1はnチャネル型トランジスタ1403のゲート電極とnチャネル型トランジスタ1404のソース領域に入力され、第2の入力信号in2はnチャネル型トランジスタ1404のゲート電極とnチャネル型トランジスタ1403のソース領域に入力される。pチャネル型トランジスタ1402のドレイン領域はnチャネル型トランジスタ1404のドレイン領域と接続され、この交点から出力信号out1を得る。
低電位側レベルシフタ1410において、高電位側レベルシフタ1409の出力信号out1がpチャネル型トランジスタ1405のゲート電極とpチャネル型トランジスタ1406のソース領域に入力され、高電位側レベルシフタ1409の出力信号out1の反転信号がpチャネル型トランジスタ1406のゲート電極とpチャネル型トランジスタ1405のソース領域に入力される。pチャネル型トランジスタ1406のドレイン領域はnチャネル型トランジスタ1408のドレイン領域と接続され、この交点から出力信号outを得る。
次に、図14(A)のレベルシフタの基本的な動作について説明する。
まずは、高電位側レベルシフタ1409について説明する。第1の入力信号in1として、電圧レベルVSS1と電圧レベルVDD1との差を振幅とする信号がnチャネル型トランジスタ1403のゲート電極とnチャネル型トランジスタ1404のソース領域に入力され、第2の入力信号として電圧レベルVSS1と電圧レベルVDD1との差を振幅とする信号がnチャネル型トランジスタ1404のゲート電極とnチャネル型トランジスタ1403のソース領域に入力される。高電位側レベルシフタ1409の基本的な動作については、図1で示した半導体装置と同じなので、ここでは詳細な説明を割愛するが、最終的に電圧レベルVSS1と電圧レベルVDD2との差を振幅とする信号が出力信号out1として得られる。
次に、低電位側レベルシフタ1410について説明する。pチャネル型トランジスタ1405のゲート電極とpチャネル型トランジスタ1406のソース領域には、電圧レベルVSS1と電圧レベルVDD2との差を振幅とする高電位側レベルシフタ1409の出力信号out1が入力され、pチャネル型トランジスタ1406のゲート電極とpチャネル型トランジスタ1405のソース領域には、電圧レベルVSS1と電圧レベルVDD2との差を振幅とする高電位側レベルシフタ1409の出力信号out1がインバータ1411を介して入力される。低電位側レベルシフタ1410の基本的な動作については、図5で示したレベルシフタと同じなので、ここでは詳細な説明を割愛するが、最終的に電圧レベルVSS3と電圧レベルVDD2との差を振幅とする信号が出力信号outとして得られる。
つぎに、図14(B)に示した、入力信号の低電位側をシフトした後、高電位側をシフトするレベルシフタについて説明する。
図14(B)のレベルシフタの構造は以下のようになっている。高電位側レベルシフタ1420は、実施の形態1で示した半導体装置(図1)と同様の構造となっており、低電位側レベルシフタ1421は、実施の形態2で示した半導体装置(図5)と同様の構造となっている。高電位側レベルシフタ1420は、pチャネル型トランジスタ1412、pチャネル型トランジスタ1413、nチャネル型トランジスタ1414、nチャネル型トランジスタ1415、インバータ1422を有し、低電位側レベルシフタ1421は、pチャネル型トランジスタ1416、pチャネル型トランジスタ1417、nチャネル型トランジスタ1418、nチャネル型トランジスタ1419を有している。
低電位側レベルシフタ1421において、第1の入力信号in1はpチャネル型トランジスタ1416のゲート電極とpチャネル型トランジスタ1417のソース領域に入力され、第2の入力信号in2はpチャネル型トランジスタ1417のゲート電極とpチャネル型トランジスタ1416のソース領域に入力される。nチャネル型トランジスタ1418のドレイン領域はpチャネル型トランジスタ1416のドレイン領域と接続され、この交点から出力信号out1を得る。
高電位側レベルシフタ1420において、低電位側レベルシフタ1421の出力信号out1がnチャネル型トランジスタ1415のゲート電極とnチャネル型トランジスタ1414のソース領域に入力され、低電位側レベルシフタ1421の出力信号out1の反転信号がnチャネル型トランジスタ1414のゲート電極とnチャネル型トランジスタ1415のソース領域に入力される。pチャネル型トランジスタ1412のドレイン領域はnチャネル型トランジスタ1414のドレイン領域と接続され、この交点から出力信号outを得る。
次に、図14(B)のレベルシフタの基本的な動作について説明する。
まずは、低電位側レベルシフタ1421について説明する。第1の入力信号in1として、電圧レベルVSS1と電圧レベルVDD1との差を振幅とする信号がpチャネル型トランジスタ1416のゲート電極とpチャネル型トランジスタ1417のソース領域に入力され、第2の入力信号として電圧レベルVSS1と電圧レベルVDD1との差を振幅とする信号がpチャネル型トランジスタ1417のゲート電極とpチャネル型トランジスタ1416のソース領域に入力される。低電位側レベルシフタ1421の基本的な動作については前述した通りであるため、ここでは詳細な説明を割愛するが、最終的に電圧レベルVSS3と電圧レベルVDD1との差を振幅とする信号が出力信号out1として得られる。
次に、高電位側レベルシフタ1420について説明する。nチャネル型トランジスタ1415のゲート電極とnチャネル型トランジスタ1414のソース領域には、電圧レベルVSS3と電圧レベルVDD1との差を振幅とする低電位側レベルシフタ1421の出力信号out1が入力され、nチャネル型トランジスタ1414のゲート電極とnチャネル型トランジスタ1415のソース領域には、電圧レベルVSS3と電圧レベルVDD1との差を振幅とする低電位側レベルシフタ1421の出力信号out1がインバータ1422を介して入力される。高電位側レベルシフタ1420の基本的な動作については前述した通りであるため、ここでは詳細な説明を割愛するが、最終的に電圧レベルVSS3と電圧レベルVDD2との差を振幅とする信号が出力信号outとして得られる。
このように、本実施形態のレベルシフタを用いると、電圧レベルVSS3と電圧レベルVDD1との差を振幅とする信号を電圧レベルVSS3と電圧レベルVDD2との差を振幅とする信号に変換できる。
なお、本実施形態では、高電位側レベルシフタとして実施の形態1で示した半導体装置を用い、低電位側レベルシフタとして実施の形態2で示した半導体装置を用いたが、高電位側、低電位側レベルシフタとして用いる回路はこれに限定されない。他の実施形態で示した半導体装置であればよい。また、従来のレベルシフタ回路と他の実施形態で示した半導体装置を組み合わせて用いてもよい。
(実施の形態6)
本実施形態では、信号線駆動回路、あるいは走査線駆動回路、あるいは表示素子を有する表示装置において、信号線駆動回路、あるいは走査線駆動回路に本発明の半導体装置を搭載した例について説明する。
図15(A)は、基板1501上に、複数の画素がマトリクス状に配置された画素部1502を有し、画素部1502の周辺に信号線駆動回路1503、第1の走査線駆動回路1504及び第2の走査線駆動回路1505を有する表示装置を示す。図15(A)に示した表示装置は、信号線駆動回路1503と2個の走査線駆動回路(第1の走査線駆動回路1504及び第2の走査線駆動回路1505)を有しているが、本実施形態はこれに限定されず、信号線駆動回路と走査線駆動回路の数は画素の構成に応じて任意に配置することができる。また、信号線駆動回路1503と2個の走査線駆動回路(第1の走査線駆動回路1504、第2の走査線駆動回路1505)には、FPC1506を介して外部より信号が入力されている。しかし、本実施形態はこれに限定されず、画素部以外の半導体装置にはIC等を用いて外部より信号を入力してもよい。
まず、信号線駆動回路1503について図15(B)を用いて説明する。図15(B)は信号線駆動回路1503の構成を示している。信号線駆動回路1503は、シフトレジスタ1507、第1のラッチ回路1508、第2のラッチ回路1509及びレベルシフタ回路1510を有する。
次に、信号線駆動回路1503の動作について簡単に説明する。シフトレジスタ1507は、フリップフロップ回路(FF)等を複数列用いて構成され、クロック信号(S−CLK)、スタートパルス(S−SP)、クロック反転信号(S−CLKB)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ1507より出力されたサンプリングパルスは、第1のラッチ回路1508に入力される。第1のラッチ回路1508には、ビデオ信号(Video Data)が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。
第1のラッチ回路1508において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路1509にラッチパルス(Latch Pulse)が入力され、第1のラッチ回路1508に保持されていたビデオ信号は、一斉に第2のラッチ回路1509に転送される。その後、第2のラッチ回路1509に保持されたビデオ信号は、1行分が同時にレベルシフタ回路1510に入力され、電圧が増幅された後に、信号線へ送られる。
次に、第1の走査線駆動回路1504、第2の走査線駆動回路1505について図15(C)を用いて説明する。図15(C)は第1の走査線駆動回路1504、第2の走査線駆動回路1505の構成を示している。第1の走査線駆動回路1504、第2の走査線駆動回路1505は、シフトレジスタ1511、レベルシフタ回路1512及びバッファ1513を有する。
次に、第1の走査線駆動回路1504、第2の走査線駆動回路1505の動作について簡単に説明する。シフトレジスタ1511は、フリップフロップ回路(FF)等を複数列用いて構成され、クロック信号(G−CLK)、スタートパルス(G−SP)、クロック反転信号(G−CLKB)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。その後、レベルシフタ回路1512及びバッファ1513で増幅されたサンプリングパルスは走査線に入力されて、1行すつ選択状態にしていく。
ここで、本発明の半導体装置を信号線駆動回路1503のレベルシフタ回路1510として搭載した場合を、図16を用いて説明する。図16(A)は、本実施形態における信号線駆動回路1503の1列分の回路図である。図16(A)に示したレベルシフタ回路は、実施の形態1に示したレベルシフタ回路である。レベルシフタ回路1604は、pチャネル型トランジスタ1605、pチャネル型トランジスタ1606、nチャネル型トランジスタ1607、nチャネル型トランジスタ1608、インバータ1609を有している。第2のラッチ回路1603から出力されたビデオ信号を、インバータ1609を介してレベルシフタ回路1604のnチャネル型トランジスタ1607のゲート電極に、第2のラッチ回路1603から出力されたビデオ信号をnチャネル型トランジスタ1608のゲート電極に入力し、nチャネル型トランジスタ1607のドレイン領域から出力信号outを得る。レベルシフタ回路1604の動作は前述した通りであるため、ここでは説明を割愛するが、最終的に第2のラッチ回路1603から出力されたビデオ信号の電圧振幅を増幅することができる。
図16(B)は、本実施形態の信号線駆動回路のタイミングチャートの一例を示している。図16(B)では、クロック信号(S−CLK)、スタートパルス(S−SP)、クロック反転信号(S−CLKB)、ビデオ信号(Video Data)、ラッチパルス(Latch Pulse)が電圧レベルVSS1と電圧レベルVDD1との差を振幅とする場合を例に挙げている。シフトレジスタ1601、第1のラッチ回路1602、第2のラッチ回路1603を経てレベルシフタ回路1604に入力される信号は、High信号となる期間が短い信号となる。一方、本実施形態で用いたレベルシフタ回路1604において、nチャネル型トランジスタ1608のゲート電極にHigh信号が入力された場合に電流が流れる。従って、インバータ1609をnチャネル型トランジスタ1607のゲート電極に接続することにより、nチャネル型トランジスタ1608のゲート電極にHigh信号が入力される時間を大幅に短縮することができるため、電流の削減と消費電力の低減が実現される。
次に、本発明の半導体装置を第1の走査線駆動回路1504、第2の走査線駆動回路1505のレベルシフタ回路1510、レベルシフタ回路1512として搭載した場合を、図17を用いて説明する。図17(A)は、本実施形態における第1の走査線駆動回路1504、第2の走査線駆動回路1505の1行分の回路図である。図17(A)に示したレベルシフタ回路は、実施の形態1に示したレベルシフタ回路である。レベルシフタ回路1702は、pチャネル型トランジスタ1704、pチャネル型トランジスタ1705、nチャネル型トランジスタ1706、nチャネル型トランジスタ1707、インバータ1708を有している。シフトレジスタ1701から出力されたサンプリングパルスを、インバータ1708を介してレベルシフタ回路1702のnチャネル型トランジスタ1706のゲート電極に、シフトレジスタ1701から出力されたサンプリングパルスをnチャネル型トランジスタ1707のゲート電極に入力し、nチャネル型トランジスタ1706のドレイン領域から出力信号outを得、バッファ1703に入力する。レベルシフタ回路1702の動作は前述した通りであるため、ここでは説明を割愛するが、最終的にシフトレジスタ1701から出力されたサンプリングパルスの電圧振幅を増幅することができる。
図17(B)は、本実施形態の走査線駆動回路のタイミングチャートの一例を示している。図17(C)では、クロック信号(G−CLK)、スタートパルス(G−SP)、クロック反転信号(G−CLKB)が電圧レベルVSS1と電圧レベルVDD1との差を振幅とする場合を例に挙げている。シフトレジスタ1701を経てレベルシフタ回路1702に入力される信号は、High信号となる期間が短い信号となる。一方、本実施形態で用いたレベルシフタ回路1702において、nチャネル型トランジスタ1707のゲート電極にHigh信号が入力された場合に電流が流れる。従って、インバータ1708をnチャネル型トランジスタ1706のゲート電極に接続することにより、nチャネル型トランジスタ1707のゲート電極にHigh信号が入力される時間を大幅に短縮することができるため、電流の削減と消費電力の低減が実現される。
また、本発明のレベルシフタ回路を搭載することにより、電圧振幅変換時にレベルシフタに電流が流れる時間を短縮できるため、出力波形のなまりを抑えることもできる。
なお、本実施形態では、本発明のレベルシフタ回路を、信号線駆動回路及び走査線駆動回路のレベルシフタ回路1510及びレベルシフタ回路1512として用いた例を示したが、本発明のレベルシフタ回路を信号線駆動回路及び走査線駆動回路の別の箇所に用いてもよい。
例えば、本発明のレベルシフタ回路を、信号線駆動回路及び走査線駆動回路に入力されるクロック信号の増幅回路として用いてもよい。この例を図20、図21に示す。
図20は、本発明のレベルシフタ回路を、信号線駆動回路に入力されるクロック信号の増幅回路として用いた例を示す。第1のレベルシフタ回路2001はpチャネル型トランジスタ2002、pチャネル型トランジスタ2003、nチャネル型トランジスタ2004、nチャネル型トランジスタ2005、インバータ2006を有する。電圧レベルVSS1と電圧レベルVDD3との差を振幅とするクロック信号(Input S−CLK)を第1のレベルシフタ回路2001に入力し、電圧レベルVSS1と電圧レベルVDD1との差を振幅とするクロック信号(S−CLK)を生成する。ここで、電源電圧の大小関係は、VSS1<VDD3<VDD1である。
図21は、本発明のレベルシフタ回路を、走査線駆動回路に入力されるクロック信号の増幅回路として用いた例を示す。第1のレベルシフタ回路2101はpチャネル型トランジスタ2102、pチャネル型トランジスタ2103、nチャネル型トランジスタ2104、nチャネル型トランジスタ2105、インバータ2106を有する。電圧レベルVSS1と電圧レベルVDD3との差を振幅とするクロック信号(Input G−CLK)を第1のレベルシフタ回路2101に入力し、電圧レベルVSS1と電圧レベルVDD1との差を振幅とするクロック信号(G−CLK)を生成する。ここで、電源電圧の大小関係は、VSS1<VDD3<VDD1である。
このように、本発明のレベルシフタ回路を、信号線駆動回路及び走査線駆動回路に入力されるクロック信号の増幅回路として用いることにより、クロック信号(Input S−CLK、Input G−CLK)の電圧振幅を小さくすることができるため、クロック信号を流す配線の負荷を小さくすることができるとともに、消費電力を削減することができる。また、電圧振幅変換時にレベルシフタに電流が流れる時間を短縮できるため、出力波形のなまりを抑えることもできる。
なお、本実施形態では、実施の形態1で示した半導体装置(図1)を用いたが、レベルシフタ回路として用いる回路はこれに限定されない。他の実施形態で示した半導体装置を用いてもよい。
また、本実施形態に示した半導体装置に用いる表示素子は限定されない。液晶を用いた液晶表示装置や、エレクトロルミネッセンス(Electro Luminescence : EL)で発光する無機及び有機材料を用いたEL表示装置、Digital Micromirror Device(DMD)素子を用いた表示装置、電界放出ディスプレイ(Field Emission Display : FED)、表面電界ディスプレイ(Surface−conduction Electron−emitter Display : SED)、及び電子ペーパー等に対しても本発明は適用できる。
(実施の形態7)
本実施形態では、本発明の半導体装置をオペアンプに適用した例を、図18を用いて説明する。
図18(A)はオペアンプの回路記号を示す。オペアンプは、第1の入力電位Vin1及び第2の入力電位Vin2との電位差に対し、増幅された出力電位Voutを出力する機能を有する。オペアンプの回路構成としては、様々なものがあるが、主に差動回路と増幅回路から構成されている。そこで、本実施形態では、本発明の半導体装置を差動回路として適用し、増幅回路としてソース接地回路と組み合わせた場合を例に挙げて説明する。なお、電源電位はVSS1、VDD2を用い、大小関係はVSS1<VDD2である。
図18(B)は、本実施形態におけるオペアンプの回路図を示す。本実施形態におけるオペアンプの構成は以下のようになっている。
本実施形態におけるオペアンプは、差動回路1807と増幅回路1808から構成されている。差動回路1807として、実施の形態1で示した半導体装置(図1)を適用した。差動回路1807は、pチャネル型トランジスタ1801、pチャネル型トランジスタ1802、nチャネル型トランジスタ1803、nチャネル型トランジスタ1804から構成されている。第1の入力電位Vin1がnチャネル型トランジスタ1804のゲート電極とnチャネル型トランジスタ1803のソース領域に印加され、第2の入力電位Vin2がnチャネル型トランジスタ1803のゲート電極とnチャネル型トランジスタ1804のソース領域に印加される。nチャネル型トランジスタ1804のドレイン領域はpチャネル型トランジスタ1802のドレイン領域と接続され、この交点から出力電位Vout1を得る。
増幅回路1808は、ソース接地回路となっており、nチャネル型トランジスタ1805、nチャネル型トランジスタ1806から構成されている。nチャネル型トランジスタ1805のドレイン領域は高電位電源(電源電位VDD2)に接続されている。nチャネル型トランジスタ1805のゲート電極とドレイン領域は互いに接続されている。nチャネル型トランジスタ1806のソース領域は低電位電源(電源電位VSS1)に接続されている。nチャネル型トランジスタ1806のゲート電極には、差動回路1807からの出力電位Vout1が印加される。nチャネル型トランジスタ1806のドレイン領域は、nチャネル型トランジスタ1805のソース領域と接続され、この交点から出力電位Voutを得る。
次に、本実施形態におけるオペアンプの基本的な動作を説明する。
差動回路1807において、第1の入力電位Vin1と第2の入力電位Vin2に差がある場合、出力端子には、nチャネル型トランジスタ1803に流れる電流I1803とnチャネル型トランジスタ1804に流れる電流I1804の差分の電流(I1803 −I1804)が流れる。従って、出力電位Vout1として差分の電流による電位が得られる。第1の入力電位Vin1と第2の入力電位Vin2の大小関係がVin1>Vin2の場合、nチャネル型トランジスタ1803に流れる電流I1803は減少し、nチャネル型トランジスタ1804に流れる電流I1804は増加する。従って、出力電位Vout1は下降する。
次に、増幅回路1808において、nチャネル型トランジスタ1805のゲート電極とドレイン領域が接続されているため、nチャネル型トランジスタ1805は飽和領域で動作する。従って、出力電位Voutは、VDD2−VSS1間の電圧を抵抗分割した電位となる。第1の入力電位Vin1と第2の入力電位Vin2の大小関係がVin1>Vin2の場合、差動回路1807の出力電位Vout1が下降するため、nチャネル型トランジスタ1806のゲート−ソース間電圧が小さくなる。従って、出力電位Voutは電源電位VDD2に引っ張られて高くなる。なお、第1の入力電位Vin1と第2の入力電位Vin2の電位差が大きい程、出力電位Voutはより電源電位VDD2に近くなる。
一方、第1の入力電位Vin1と第2の入力電位Vin2の大小関係がVin1<Vin2の場合、差動回路1807において、nチャネル型トランジスタ1803に流れる電流I1803は増加し、nチャネル型トランジスタ1804に流れる電流I1804は減少する。従って、出力電位Vout1は上昇する。これにより、増幅回路1808において、nチャネル型トランジスタ1806のゲート−ソース間電圧が大きくなる。従って、出力電位Voutは電源電位VSS1に引っ張られて低くなる。なお、第1の入力電位Vin1と第2の入力電位Vin2の電位差が大きい程、出力電位Voutはより電源電位VSS1に近くなる。
このようにして、入力電位Vin1とVin2の電位差に対して、VSS1〜VDD2の範囲で増幅された出力電位Voutが得られる。
なお、本実施形態においては、差動回路として実施の形態1で示した半導体装置を用いたが、差動回路として用いる回路はこれに限定されない。他の実施形態で示した半導体装置を用いてもよい。また、増幅回路としてソース接地回路を用いたが、増幅回路として用いる回路はこれに限定されない。
(実施の形態8)
本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等)、記憶媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置)等が挙げられる。それらの電子機器の具体例を図19に示す。
図18(A)はテレビであり、筐体1901、支持台1902、表示部1903、スピーカー部1904、ビデオ入力端子1905等を含む。本発明は、表示部1903を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたテレビを提供することが可能となる。
図19(B)はデジタルスチルカメラであり、本体1906、表示部1907、受像部1908、操作キー1909、外部接続ポート1910、シャッター1911等を含む。本発明は、表示部1907を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたデジタルスチルカメラを提供することが可能となる。
図19(C)はノート型パーソナルコンピュータであり、本体1912、筐体1913、表示部1914、キーボード1915、外部接続ポート1916、ポインティングマウス1917等を含む。本発明は、表示部1914を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたノート型パーソナルコンピュータを提供することが可能となる。
図19(D)はモバイルコンピュータであり、本体1918、表示部1919、スイッチ1920、操作キー1921、赤外線ポート1922等を含む。本発明は、表示部1919を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたモバイルコンピュータを提供することが可能となる。
図19(E)は記憶媒体装置を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体1923、筐体1924、表示部A1925、表示部B1926、記憶媒体(DVD等)読み込み部1927、操作キー1928、スピーカー部1929等を含む。表示部A1925は主に画像情報を表示し、表示部Bは主に文字情報を表示するが、本発明は、表示部A、B1925、1926を構成する半導体装置に用いることができる。なお、記憶媒体を備えた画像再生装置には家庭用ゲーム機器等も含まれる。本発明の半導体装置を用いることにより、消費電力が低減された画像再生装置を提供することが可能となる。
図19(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体1930、表示部1931、アーム部1932等を含む。本発明は、表示部1931を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたゴーグル型ディスプレイ(ヘッドマウントディスプレイ)を提供することが可能となる。
図19(G)はビデオカメラであり、本体1933、表示部1934、筐体1935、外部接続ポート1936、リモコン受信部1937、受像部1938、バッテリー1939、音声入力部1940、操作キー1941等を含む。本発明は、表示部1934を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたビデオカメラを提供することが可能となる。
図19(H)は携帯電話であり、本体1942、筐体1943、表示部1944、音声入力部1945、音声出力部1946、操作キー1947、外部接続ポート1948、アンテナ1949等を含む。本発明は、表示部1944を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減された携帯電話を提供することが可能となる。
以上のように、本発明の適応範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。