JPH06216753A - 低振幅入力レベル変換回路 - Google Patents

低振幅入力レベル変換回路

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JPH06216753A
JPH06216753A JP5180788A JP18078893A JPH06216753A JP H06216753 A JPH06216753 A JP H06216753A JP 5180788 A JP5180788 A JP 5180788A JP 18078893 A JP18078893 A JP 18078893A JP H06216753 A JPH06216753 A JP H06216753A
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敏一 前川
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Abstract

(57)【要約】 【目的】 低振幅の入力クロック信号に対しても十分動
作可能なレベル変換回路を提供する。 【構成】 入力レベル変換回路はディテクタ／オフセッ
タ１Ａ，１Ｂ及びレベルシフタ２を備えている。レベル
シフタ２は、所定の閾値を有する入力トランジスタｍｎ
１を含み比較的低振幅の入力クロック信号ＣＫ１を比較
的高振幅の出力クロック信号Ｖｏｕｔに増幅する。ディ
テクタ／オフセッタ１Ａは、該入力トランジスタｍｎ１
の閾値を検出しこれに応じたオフセットを入力クロック
信号ＣＫ１に加えた後、該レベルシフタ２に供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はレベル変換回路に関す
る。より詳しくは、薄膜トランジスタ集積回路装置等に
内蔵されそのクロックインターフェースとして機能し、
低振幅の入力クロック信号をパルス増幅する低振幅入力
レベル変換回路に関する。
【０００２】
【従来の技術】図７に従来のレベル変換回路の一例を示
す。このレベル変換回路１０１は薄膜トランジスタ（Ｔ
ＦＴ）集積回路装置１０２に内蔵され、そのクロックイ
ンターフェースとして機能する。レベル変換回路１０１
は一対の入力トランジスタｍｎ１，ｍｎ２及び一対の負
荷トランジスタｍｐ１，ｍｐ２とを含むカレントミラー
回路からなる。各入力トランジスタはＮチャネル電界効
果型のＴＦＴである。又、各負荷トランジスタはＰチャ
ネル電界効果型のＴＦＴである。一対の入力トランジス
タｍｎ１，ｍｎ２のゲートには互いに逆相のクロック信
号ＣＫ１，ＣＫ２が夫々供給される。カレントミラー回
路は電源電圧ＶＤＤの供給を受け、入力クロック信号Ｃ
Ｋ１，ＣＫ２に応答して、パルス増幅された出力クロッ
ク信号Ｖｏｕｔを供給する。この出力クロック信号Ｖｏ
ｕｔは薄膜トランジスタ集積回路装置１０２の動作用内
部クロックとして用いられる。この薄膜トランジスタ集
積回路装置１０２は比較的高い動作電圧を有し、電源電
圧ＶＤＤは例えば１１Ｖ〜１４Ｖ程度である。一方、一
対の入力クロック信号ＣＫ１，ＣＫ２はタイミングジェ
ネレータ（ＴＧ）１０３から供給される。このタイミン
グジェネレータ１０３は通常シリコンチップに形成され
たＣＭＯＳゲートアレイからなり、その電源電圧は比較
的低い。
【０００３】
【発明が解決しようとする課題】図８を参照して発明が
解決しようとする課題を簡潔に説明する。（ａ）に示す
様に、従来のレベル変換回路１０１は、入力クロック信
号ＣＫ１に応答して、出力クロック信号Ｖｏｕｔをパル
ス増幅する。この際、入力クロック信号ＣＫ１の振幅
（ピーク電位）は、入力トランジスタｍｎ１の閾値Ｖｔ
ｈよりある程度高い事が必要である。例えば、閾値Ｖｔ
ｈが３Ｖとすると、入力クロック信号のピーク電位は４
Ｖ以上必要となる。（ｂ）に示す様に、入力クロック信
号ＣＫ１のピーク電位が閾値電圧Ｖｔｈより低いと、入
力トランジスタｍｎ１が十分に導通せず、適正な出力ク
ロック信号Ｖｏｕｔが得られない。
【０００４】一方、入力クロック信号の供給源となる外
部のタイミングジェネレータ１０３は一般にＣＭＯＳゲ
ートアレイで構成されており、近年その低電圧化が急速
に進展し、電源電圧は従来の５Ｖから３．３Ｖさらには
それ以下となっている。この様に低電圧化されたタイミ
ングジェネレータから供給されるクロック信号には、薄
膜トランジスタ集積回路装置１０２側のＴＦＴ閾値を下
回るものがあり、現状では低電圧化されたＣＭＯＳゲー
トアレイと薄膜トランジスタ集積回路装置とを直接イン
ターフェースする事が非常に困難な状況となってきてい
るという課題がある。
【０００５】図７に示した従来例では互いに反対極性の
二相入力クロック信号ＣＫ１，ＣＫ２を用いてレベル変
換回路を動作させている。従って、クロックインターフ
ェースとして一対の接続端子が必要になる。必要な内部
クロックの数が増加するにつれて、クロックインターフ
ェースの接続端子数が増大し、結線作業が煩雑になると
ともにデバイスのコンパクトな実装が阻害される。この
点に鑑み、単相入力クロック信号により動作するレベル
変換回路が提案されており、その例を図９に示す。基本
的には図７に示した二相入力レベル変換回路と同様の構
成を有しており、対応する部分には対応する参照符号を
付して理解を容易にしている。異なる点は、入力トラン
ジスタｍｎ２のゲートに対して反転入力クロック信号Ｃ
Ｋ２に代え、固定の直流バイアスＶＧを印加している事
である。
【０００６】図１０を参照して、図９に示した単相入力
レベル変換回路の動作を簡潔に説明する。入力クロック
信号ＣＫがハイレベルになると、入力トランジスタｍｎ
１及び負荷トランジスタｍｐ２が導通状態となり、パル
ス増幅された出力クロック信号Ｖｏｕｔが立ち上がる。
次に入力クロック信号ＣＫがローレベルになると、負荷
トランジスタｍｐ２が非導通状態になるとともに、固定
バイアスＶＧの印加された入力トランジスタｍｎ２の動
作により、出力クロック信号Ｖｏｕｔが立ち下がる。か
かる動作を安定して行なう為、入力クロック信号ＣＫの
ピーク電位や駆動トランジスタｍｎ２の閾値電圧等に基
き、固定バイアスＶＧを適切に設定する必要がある。し
かしながら、固定バイアスＶＧを内部回路的に設定する
事は実際上極めて困難である。又、固定バイアスＶＧを
外部入力としても、微妙な調整を要し実用的ではない。
図７に示した二相入力レベル変換回路と同様に、図９に
示した単相入力レベル変換回路においても、入力クロッ
ク信号のピーク電位が入力トランジスタの閾値電圧以下
になると、適正な出力クロック信号Ｖｏｕｔを得る事が
できないという課題がある。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は比較的低振幅の二相又は単相入力ク
ロック信号に対しても安定動作可能なレベル変換回路を
提供する事を目的とする。かかる目的を達成する為に以
下の手段を講じた。即ち、本発明にかかる低振幅入力レ
ベル変換回路は前段に配置されたディテクタ／オフセッ
タと後段に配置されたレベル変換部とから構成されてい
る。レベル変換部は、所定の閾値を有する入力トランジ
スタを含み比較的低振幅の入力クロック信号を比較的高
振幅の出力クロック信号に増幅する。ディテクタ／オフ
セッタは、該入力トランジスタの閾値を検出しこれに応
じたオフセットを入力クロック信号に加えた後該レベル
変換部に供給する。
【０００８】本発明の一態様によれば、前記ディテクタ
／オフセッタは、該入力トランジスタの閾値を検出する
検出素子を備え、検出結果に応じたオフセットを入力ク
ロック信号に加える。この検出素子は、該入力トランジ
スタと同等の閾値を有する様に形成された検出トランジ
スタからなり、そのソース／ゲート間に生じる閾値レベ
ルの電圧に応じたオフセットを入力クロック信号にかけ
るとともに、該検出トランジスタを駆動する電流源が備
えられている。この電流源は、例えば電源ラインと検出
トランジスタの間に直列接続されたトランジスタ素子又
は抵抗素子からなる。好ましくは、前記レベル変換部は
互いに逆相の二相入力クロック信号をゲートに受け入れ
る一対の入力トランジスタを含んでおり、一方の入力ト
ランジスタのゲートに供給される入力クロック信号は同
時に他方の入力トランジスタのソースに印加される様に
なっている。かかる構成を有するレベル変換部は、例え
ばカレントミラー回路からなる。あるいは、これに代え
てフリップフロップ回路を用いても良い。
【０００９】本発明は上述した二相入力レベル変換回路
に限られるものではなく、単相入力レベル変換回路にも
適用できる。即ち、本発明の他の態様によれば、レベル
変換部は一対の入力トランジスタを含んでおり、一方の
入力トランジスタのゲートには対応する検出素子により
所定のオフセットが加えられた単相の入力クロック信号
が印加される。他方の入力トランジスタのゲートには対
応する検出素子を介して直接所定のオフセットが印加さ
れる。この場合、一方の入力トランジスタのゲートに供
給される単相の入力クロック信号は、同時に他方の入力
トランジスタのソースに供給されている。単相入力クロ
ック信号がゼロレベルに切り換わった時、一方の入力ト
ランジスタの駆動能力を他方の入力トランジスタより低
下させる為の補助素子が含まれており、出力クロック信
号の反転安定化を図る。前記補助素子は補助トランジス
タからなり、そのソースは他方の入力トランジスタのソ
ースに接続されており、そのドレインは一方の入力トラ
ンジスタのゲートに接続されており、そのゲートは他方
の入力トランジスタのゲートと共通接続されている。
【００１０】本発明にかかる低振幅入力レベル変換回路
は、例えば薄膜トランジスタ集積回路装置に内蔵され、
そのクロックインターフェースとして機能する。例え
ば、薄膜トランジスタ集積回路装置としては、液晶画素
及び画素駆動用薄膜トランジスタを含むアクティブマト
リクス表示部と、該薄膜トランジスタに対する画像信号
の供給を制御する水平シフトレジスタ及び選択信号を供
給する垂直シフトレジスタを含む周辺駆動回路部と、こ
れらシフトレジスタに入力クロック信号を供給する低振
幅入力レベル変換回路とが同一基板上に形成されたアク
ティブマトリクス型液晶表示装置が挙げられる。この場
合には、低振幅入力レベル変換回路は、電界効果型のＴ
ＦＴを集積形成したものである。但し、本発明はこれに
限られるものではなく、低振幅入力レベル変換回路はバ
ルクシリコンを用いたＭＯＳトランジスタであっても良
い。又、半導体材料としてＧａＡｓを用いたものであっ
ても良い。
【００１１】
【作用】本発明によれば、低振幅の入力クロック信号を
先ずＴＦＴの閾値に応じた適正なレベルまで内部的にオ
フセットを加え、しかる後レベル変換を行なう。従来閾
値プラスαの入力クロック信号振幅が必要であったのに
対し、閾値以下の入力ピーク電位であっても十分パルス
増幅動作が可能となる。従って、本発明にかかる低振幅
入力レベル変換回路を用いれば、低電圧化されたＣＭＯ
Ｓゲートアレイからなるタイミングジェネレータに対し
ても直接クロックインターフェースが可能となる。又、
本発明は二相入力レベル変換回路ばかりでなく単相入力
レベル変換回路にも適用可能であり、クロックインター
フェースとして用いた場合接続端子数を削減することが
できる。
【００１２】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる低振幅入力レベ
ル変換回路の第１実施例を示す回路図である。図示する
様に、本レベル変換回路は前段のディテクタ／オフセッ
タ１Ａ，１Ｂと後段のレベルシフタ２（レベル変換部）
とから構成されている。レベルシフタ２は所定の閾値Ｖ
ｔｈを有する入力トランジスタｍｎ１を含み、比較的低
振幅の入力クロック信号ＣＫ１を比較的高振幅の出力ク
ロック信号Ｖｏｕｔに増幅する様動作する。なお、本例
では入力トランジスタｍｎ１はＮチャネル電界効果型の
ＴＦＴからなる。一方、ディテクタ／オフセッタ１Ａは
入力トランジスタｍｎ１の閾値Ｖｔｈを検出し、これに
応じたオフセットを入力クロック信号ＣＫ１に加えた後
レベルシフタ２に供給する。このディテクタ／オフセッ
タ１Ａは検出素子を備えている。検出素子は、該入力ト
ランジスタｍｎ１と同等の閾値を有する様に形成された
検出トランジスタｍｐＡを備え、そのソース／ゲート間
に生じる閾値レベルの電圧に応じたオフセットを入力ク
ロック信号ＣＫ１にかけるとともに、該検出トランジス
タｍｐＡを駆動する電流源Ｉｏが備えられている。この
検出トランジスタｍｐＡはＰチャネル電界効果型のＴＦ
Ｔからなり、ドレインとゲートは互いに結線されている
とともに、対応する入力トランジスタｍｎ１のゲートに
も接続されている。又、そのソースには入力クロック信
号ＣＫ１が供給される。検出トランジスタｍｐＡはソー
ス／ゲート間の電圧が閾値を超えた時導通し、電流源Ｉ
ｏから電流が流れる。この電流が流れるとノードＡの電
位が低下し検出トランジスタｍｐＡは非導通状態とな
る。従って、定常状態では、検出トランジスタｍｐＡの
ソース／ゲート間電圧は閾値電圧＋αに保たれる。検出
トランジスタｍｐＡの閾値は入力トランジスタｍｎ１と
等しくなる様に予め形成されているので、結果的に入力
トランジスタｍｎ１の閾値が検出された事になる。図か
ら明らかな様に、入力トランジスタｍｎ１のゲートには
常に閾値Ｖｔｈ＋αのバイアスがかかる為、入力クロッ
ク信号ＣＫ１にはこのバイアスに応じたＤＣオフセット
が加えられる事になる。
【００１３】本例では、レベルシフタ２は一対の入力ト
ランジスタｍｎ１，ｍｎ２と一対の負荷トランジスタｍ
ｐ１，ｍｐ２とを含むカレントミラー回路からなる。他
方の入力トランジスタｍｎ２も同様にＮチャネル電界効
果型のＴＦＴからなり、対応する他方のディテクタ／オ
フセッタ１Ｂに接続されている。又負荷トランジスタｍ
ｐ１，ｍｐ２はともにＰチャネル電界効果型のＴＦＴか
らなる。一対の入力トランジスタｍｎ１，ｍｎ２には互
いに逆相の入力クロック信号ＣＫ１，ＣＫ２が夫々対応
するディテクタ／オフセッタ１Ａ，１Ｂを介して供給さ
れる。一方のクロック信号ＣＫ１がハイレベルになると
対応する入力トランジスタｍｎ１が導通し、これに応じ
て負荷トランジスタｍｐ２も導通する。従って、このト
ランジスタのドレインは電源電圧ＶＤＤ側に持ち上が
り、増幅された出力クロック信号Ｖｏｕｔが得られる。
所定の保持時間経過後、一対の入力クロック信号が反転
し、他方の検出トランジスタｍｐＢを介して他方の入力
トランジスタｍｎ２が導通すると、そのドレインは接地
（ＧＮＤ）側にプルダウンされ、出力クロック信号Ｖｏ
ｕｔが立ち下がる。
【００１４】図２は、図１に示した低振幅入力レベル変
換回路のシュミレーション結果を示す波形図である。縦
軸に電圧をとり、横軸に経過時間をとってある。本例で
は、互いに逆相の入力クロック信号ＣＫ１，ＣＫ２は約
１Ｖの振幅を有し、約０．５μｓのパルス幅を有する。
又、一対の入力トランジスタの閾値電圧Ｖｔｈは３．５
Ｖ程度である。さらに、電源電圧ＶＤＤは１２Ｖ程度に
設定されている。波形図から明らかな様に、入力クロッ
ク信号ＣＫ１，ＣＫ２は図１に示したディテクタ／オフ
セッタ１Ａ，１Ｂにより夫々閾値Ｖｔｈ＋α分のオフセ
ットを加えられ、入力ノードＡ，Ｂにおける電位波形は
ＶＡ，ＶＢで表わされる。このレベルシフトにより、入
力トランジスタｍｎ１，ｍｎ２は有効に駆動される為、
電源電圧ＶＤＤ付近までパルス増幅された出力クロック
信号Ｖｏｕｔが得られる。但し、図１に示す負荷トラン
ジスタｍｐ２が導通した時、これと直列に接続された入
力トランジスタｍｎ２にも若干の貫通電流が流れる為、
出力クロック信号ＶｏｕｔのピークレベルにはΔＶ分の
電圧降下が見られる。但し、この電圧降下は実用上問題
のないレベルである。本例では、入力トランジスタｍｎ
２のソースとゲート間に閾値電圧Ｖｔｈ＋α分の電圧が
印加される為、若干の貫通電流が流れる事になる。上述
した様に、本発明によれば入力トランジスタのゲートに
常に閾値以上の電圧が印加される為、無効分がなくレベ
ル変換が高速に行なわれる。
【００１５】図３は図１に示したディテクタ／オフセッ
タ１Ａの具体的な構成例を示す回路図である。（ａ）の
具体例では、検出トランジスタｍｐＡに接続される電流
源が、ゲート接地されたＰチャネル電界効果型のトラン
ジスタｍｐ３からなる。一方、（ｂ）の具体例では、こ
の電流源が高抵抗素子Ｒからなる。
【００１６】図４は、本発明にかかる低振幅入力レベル
変換回路の第２実施例を示す回路図である。理解を容易
にする為、図１に示した第１実施例と対応する部分には
対応する参照番号及び参照符号を付してある。本例で
は、レベルシフタとしてカレントミラー回路に代え、フ
リップフロップ回路が採用されている。即ち、一方の入
力トランジスタｍｎ１のドレインは対向する負荷トラン
ジスタｍｐ２のゲートに接続され、他方の入力トランジ
スタｍｎ２のドレインは同じく対向する負荷トランジス
タｍｐ１のゲートに接続されている。一方の入力クロッ
ク信号ＣＫ１がハイレベルになると入力トランジスタｍ
ｎ１が導通しこれに応じて負荷トランジスタｍｐ２も導
通する。この結果、トランジスタｍｐ２のドレインは電
源電圧ＶＤＤ側にプルアップされ一方の出力クロック信
号Ｖｏｕｔ１はハイレベルになる。この時、残りの負荷
トランジスタｍｐ１は非導通状態となるので、他方の出
力端子にはローレベルの出力クロック信号Ｖｏｕｔ２が
現われる。次に、一対の入力クロック信号ＣＫ１，ＣＫ
２が反転すると、入力トランジスタｍｎ１が非導通状態
となり、代わりに入力トランジスタｍｎ２が導通状態と
なる。この結果、出力クロック信号Ｖｏｕｔ１は立ち下
がり、他方の出力クロック信号Ｖｏｕｔ２が立ち上がる
事になる。なお、本例では入力トランジスタとしてＮチ
ャネル型を用い、負荷トランジスタとしてＰチャネル型
を用いたが、これを逆にしても良い事は勿論である。こ
の時には、電源電圧ＶＤＤ側と接地（ＧＮＤ）側を入れ
換える様にする。この様な変形は、図１に示した第１実
施例においても当然可能である。
【００１７】図５は本発明にかかる低振幅入力レベル変
換回路の第３実施例を示す回路図である。本実施例は、
図１に示した第１実施例の変形であって、出力クロック
信号の電圧降下ΔＶを抑制する事を目的とする。基本的
に第１実施例と同様の構成を有しており、対応する部分
には対応する参照符号を付して理解を容易にしている。
異なる点は、入力トランジスタｍｎ１のソースを接地せ
ず、入力クロック信号ＣＫ２を供給する事と、同じく入
力トランジスタｍｎ２のソースに入力クロック信号ＣＫ
１を供給する事である。
【００１８】次に、この第３実施例の動作を詳細に説明
する。なお、本例では互いに逆相の入力クロック信号Ｃ
Ｋ１，ＣＫ２の振幅を２．０Ｖに設定し、入力トランジ
スタｍｎ１，ｍｎ２の閾値を３．５Ｖに設定している。
一方の入力クロック信号ＣＫ１がハイレベルになると、
対応する入力トランジスタｍｎ１のゲートには閾値分の
オフセットが加わった５．５Ｖが印加される。この時、
入力トランジスタｍｎ１のソースにはローレベルにある
クロック信号ＣＫ２が印加されているので、ソース／ゲ
ート間電圧は５．５Ｖとなり当該入力トランジスタｍｎ
１は導通する。従って、負荷トランジスタｍｐ２のゲー
トが０Ｖに引かれるのでオン状態となり、出力クロック
信号Ｖｏｕｔは電源電圧ＶＤＤ側に立ち上がる。この
時、直列接続されている入力トランジスタｍｎ２のソー
スには入力クロック信号ＣＫ１の２．０Ｖが印加され、
同じくゲートには閾値分に相当する電圧３．５Ｖが印加
されている。この入力トランジスタｍｎ２のソース／ゲ
ート間電圧は３．５Ｖ−２．０Ｖ＝１．５Ｖとなり、完
全なオフ状態を維持する。従って、負荷トランジスタｍ
ｐ２のドレインは略完全に電源電圧ＶＤＤ側に持ち上げ
られ、出力クロック信号Ｖｏｕｔに実質的な電圧降下は
生じない。
【００１９】ここで、図６を参照して本発明にかかる低
振幅入力レベル変換回路の応用例を説明する。本例で
は、低振幅入力レベル変換回路はアクティブマトリクス
型液晶表示装置５１に内蔵され、外部タイミングジェネ
レータ５２に対するクロックインターフェースとして機
能する。図示する様に、アクティブマトリクス型液晶表
示装置５１はアクティブマトリクス表示部を有し、マト
リクス状に配列した多数の液晶画素ＬＣとこれを駆動す
るＴＦＴとを含んでいる。なお、個々の液晶画素ＬＣの
両端には付加容量ＣＳが並列接続されている。各ＴＦＴ
のドレインは対応する液晶画素ＬＣの一端を構成する画
素電極に接続され、ソースは信号ライン５３に接続さ
れ、ゲートはゲートライン５４に接続されている。又、
各液晶画素ＬＣの他端は対向電極ＣＯＭに接続されてい
る。複数のゲートライン５４は垂直シフトレジスタ５５
に接続されており選択信号の供給を受ける。複数の信号
ライン５３は夫々サンプリングスイッチＳＷを介して共
通のデータライン５６に接続されており画像信号Ｖｓｉ
ｇの供給を受ける。各サンプリングスイッチＳＷは対応
するゲート回路５７を介して水平シフトレジスタ５８に
接続されている。これらシフトレジスタ５５，５８等は
周辺駆動回路部を構成する。
【００２０】垂直シフトレジスタ５５は線順次でゲート
ライン５３を選択する。一方、水平シフトレジスタ５８
はゲート回路５７を介して順次サンプリングスイッチＳ
Ｗを導通させ、画像信号Ｖｓｉｇを各信号ライン５３に
分配する。１本のゲートライン５４が選択されると、当
該ライン上のＴＦＴが一斉に導通状態となる。この導通
したＴＦＴを介して、各信号ライン５３からサンプリン
グされた画像信号Ｖｓｉｇが液晶画素ＬＣに書き込まれ
る。当該ゲートラインの選択が解除されると、液晶画素
ＬＣに書き込まれた画像信号は、次の選択動作までその
まま保持される。
【００２１】水平シフトレジスタ５８は水平スタート信
号ＨＳＴにより起動し、互いに逆相の水平クロック信号
ＨＣＫ１，ＨＣＫ２に同期して水平スタート信号ＨＳＴ
を順次転送し、サンプリングスイッチＳＷを駆動する。
又、垂直シフトレジスタ５５は垂直スタート信号ＶＳＴ
に応じて起動し、互いに逆相の垂直クロック信号ＶＣＫ
１，ＶＣＫ２に同期して垂直スタート信号ＶＳＴを転送
し、複数のゲートライン５４を線順次で選択する。これ
ら水平スタート信号ＨＳＴ、水平クロック信号ＨＣＫ
１，ＨＣＫ２、垂直スタート信号ＶＳＴ、垂直クロック
信号ＶＣＫ１，ＶＣＫ２は、夫々前述した低振幅入力レ
ベル変換回路６１〜６４により内部的に形成される。こ
れらの低振幅入力レベル変換回路６１〜６４は、具体的
には図１，図４又は図５に示した回路構成を有する。但
し、単相の内部クロック信号を出力する図１又は図５の
回路構成を用いて、一対の水平クロック信号ＨＣＫ１，
ＨＣＫ２又は垂直クロック信号ＶＣＫ１，ＶＣＫ２を形
成する場合には、内部的に反転信号を作成する為のイン
バータが必要になる。上述した低振幅入力レベル変換回
路６１〜６４には、外部タイミングジェネレータ５２か
ら夫々適切に調整された周期及び位相を有する二相入力
クロック信号が供給される。
【００２２】ところで図６に示した応用例では、低振幅
入力レベル変換回路６１ないし６４として二相入力構造
のものが採用されている。従って、タイミングジェネレ
ータ５２と二相入力レベル変換回路６１ないし６４から
なるクロックインターフェースとの間には合計８個の接
続端子が必要である。二相入力レベル変換回路に代えて
単相入力レベル変換回路をクロックインターフェースと
して用いれば、この接続端子数を半減する事が可能であ
る。特に、水平スタート信号ＨＳＴを出力するレベル変
換回路６１及び垂直スタート信号ＶＳＴを出力するレベ
ル変換回路６３については、本来的に単相入力構造の方
が適している。この点に鑑み、図１１に本発明の第４実
施例として単相入力レベル変換回路を示す。この第４実
施例は、図５に示した二相入力構造の第３実施例を単相
入力構造に改良したものである。従って、理解を容易に
する為第３実施例と対応する部分には対応する参照符号
を付してある。図示する様に、一方のディテクタ／オフ
セッタ１Ａには単相の入力クロック信号ＣＫが供給され
ており、その構成は先の実施例に含まれるディテクタ／
オフセッタと同様である。但し、本実施例では検出トラ
ンジスタｍｎＡとしてＰチャネル型に代えＮチャネル型
を採用している。他方のディテクタ／オフセッタ１Ｂは
同様にＮチャネル型の検出トランジスタｍｎＢを含んで
いる。但し、そのソースは接地されている。両方のディ
テクタ／オフセッタ１Ａ，１Ｂの間にはレベルシフタ２
が接続されており、本例では差動型カレントミラー回路
からなる。図示する様に、レベルシフタ２は一対の入力
トランジスタｍｎ１，ｍｎ２を含んでおり、一方の入力
トランジスタｍｎ１のゲートには対応する検出トランジ
スタｍｎＡにより所定のオフセットが加えられた単相の
入力クロック信号ＣＫが印加される。他方の入力トラン
ジスタｍｎ２のゲートには対応する検出トランジスタｍ
ｎＢを介して直接所定のオフセットが印加されている。
この単相入力クロック信号ＣＫは同時に他方の入力トラ
ンジスタｍｎ２のソースに供給されている。このレベル
シフタ２は補助素子を含んでおり、単相入力クロック信
号ＣＫがゼロレベルに切り換わった時、一方の入力トラ
ンジスタｍｎ１の駆動能力を他方の入力トランジスタｍ
ｎ２より低下させ、出力クロック信号Ｖｏｕｔの反転安
定化を図る。該補助素子はＮチャネル型の補助トランジ
スタｍｎＸからなり、そのソースは他方の入力トランジ
スタｍｎ２のソースに接続されており、そのドレインは
一方の入力トランジスタｍｎ１のゲートに接続されてお
り、そのゲートは他方の入力トランジスタｍｎ２のゲー
トと共通接続されている。
【００２３】引き続き図１１を参照して単相入力レベル
変換回路の動作を詳細に説明する。単相入力クロック信
号ＣＫがハイレベルに立ち上がると検出トランジスタｍ
ｎＡを介して一方の入力トランジスタｍｎ１が導通状態
となり駆動トランジスタｍｐ２のゲート電圧が接地レベ
ル側に引き下げられる。この結果駆動トランジスタｍｐ
２が導通状態となり出力ノードＣの電位が電源電圧ＶＤ
Ｄ側に引き上げられ出力クロック信号Ｖｏｕｔが立ち上
がる。続いて単相入力クロック信号ＣＫがゼロレベルに
立ち下がると一方の入力トランジスタｍｎ１のゲートに
はオフセットレベルの電圧が印加される。他方の入力ト
ランジスタｍｎ２のゲートには対応する検出トランジス
タｍｎＢにより常時オフセットレベルの電圧が印加され
ている。従って、このままではレベルシフタ２を構成す
るカレントミラー回路の差動入力に電位差が生じない為
出力ノードＣの電位が不定になるか、あるいは電源電位
ＶＤＤと接地電位（ＧＮＤ）の中間レベルとなってしま
う。そこで、本実施例では差動型カレントミラー回路に
補助トランジスタｍｎＸを組み込み、単相入力クロック
信号ＣＫがゼロレベルの時ノードＡの電位をノードＢの
電位よりも十分低下させる様にしている。この補助トラ
ンジスタｍｎＸは単相入力クロック信号ＣＫがハイレベ
ルの時、入力トランジスタｍｎ２と同様カットオフに近
い状態である為、出力ノードＣの充電を阻害しない。一
方、単相入力クロック信号ＣＫがゼロレベルの時、ノー
ドＡの電位を引き下げ検出トランジスタｍｎＡ、入力ト
ランジスタｍｎ１、負荷トランジスタｍｐ１及びｍｐ２
をカットオフに近づけ、出力ノードＣの放電特性を改善
して出力クロック信号Ｖｏｕｔの状態を確定させる。な
お設計事項として補助トランジスタｍｎＸのサイズをあ
る程度最適化する事が重要である。例えば、補助トラン
ジスタｍｎＸのサイズが大きすぎると単相入力クロック
信号ＣＫがゼロレベルの時ノードＡの電位は十分に引き
下げる事ができる一方、単相入力クロック信号ＣＫがハ
イレベルの時補助トランジスタｍｎＸの漏れ電流により
ノードＡの電位が十分に上昇しきらず、出力ノードＣの
充電特性を損なう惧れがある。
【００２４】図１２は、図１１に示した第４実施例の回
路構成をさらに具体化させたものである。この具体例で
は電源電圧ＶＤＤは１２Ｖに設定されている。又、検出
トランジスタｍｎＡの電流源としてトランジスタｍｐ
３，ｍｐ５，ｍｎ６からなるカレントミラー構成を採用
している。特に、電流制御用の高抵抗素子としてトラン
ジスタｍｎ６を採用している。同様に、他方の検出トラ
ンジスタｍｎＢの電流源として、トランジスタｍｐ４，
ｍｐ５，ｍｎ６からなるカレントミラー構成を採用して
いる。さらに、出力ノードＣには一対のトランジスタｍ
ｐ７，ｍｎ７からなるインバータを介して負荷容量ＣＬ
Ｄが接続される。このインバータは出力バッファであ
る。
【００２５】最後に図１３を参照して、図１２に示した
単相入力レベル変換回路のシミュレーション結果を示
す。（１）は５Ｖの振幅を有する単相入力クロック信号
ＣＫを供給した場合のシミュレーション結果を表わして
いる。なお入力クロック信号ＣＫのパルス幅は約２００
nsである。出力クロック信号Ｖｏｕｔは入力クロック信
号ＣＫに応答して十分電源電圧レベル近傍まで立ち上が
る。又、負荷容量には反転された出力電圧ＶＬＤが印加
される。（２）は単相入力クロック信号ＣＫの振幅を３
Ｖまで下げた場合のシミュレーション結果を表わしてい
る。（１）の場合と比べ略遜色なく応答性に優れた出力
クロック信号Ｖｏｕｔ及び出力電圧ＶＬＤが得られてい
る。
【００２６】
【発明の効果】以上説明した様に、本発明によれば、低
振幅の入力クロック信号を適正なレベルまで内部的にオ
フセットし、しかる後パルス振幅のレベル変換を行なう
事により、アクティブマトリクス型液晶表示装置等によ
って代表される薄膜トランジスタ集積回路装置のクロッ
クインターフェースを例えば３Ｖ以下の低電圧で高速に
行なう事が可能になるという効果がある。外部タイミン
グジェネレータを構成するＣＭＯＳゲートアレイの低電
圧化トレンドに十分対応する事が可能となり、ゲートア
レイ側においても特に高耐圧ＭＯＳプロセスによるパル
スアンプを組み込む必要がなくなり、チップの小型化が
可能になるという効果がある。さらに、ＣＭＯＳゲート
アレイに直接接続可能となる為、アクティブマトリクス
型液晶表示装置キットの商品性が高まるという効果があ
る。加えて、本発明によれば、二相入力レベル変換回路
に補助素子を追加するという単純な構成により単相入力
化が可能となり、安定且つ高速のパルス増幅が行なえる
という効果がある。かかる構成を有する単相入力レベル
変換回路を用いる事により、シフトレジスタのスタート
パルスの様な単相信号のレベル変換が容易に実現可能に
なるという効果がある。単相入力レベル変換回路をクロ
ックインターフェースとして用いる事により、従来に比
し接続端子数を削減する事が可能になるという効果があ
る。
【図面の簡単な説明】
【図１】本発明にかかる低振幅入力レベル変換回路の第
１実施例を示す回路図である。
【図２】図１に示した実施例のシミュレーション結果を
示す波形図である。
【図３】図１に示した実施例に組み込まれるディテクタ
／オフセッタの構成例を示す回路図である。
【図４】本発明にかかる低振幅入力レベル変換回路の第
２実施例を示す回路図である。
【図５】本発明にかかる低振幅入力レベル変換回路の第
３実施例を示す回路図である。
【図６】本発明にかかる低振幅入力レベル変換回路の応
用例を示すブロック図である。
【図７】従来のレベル変換回路の一例を示す回路図であ
る。
【図８】従来のレベル変換回路の動作を説明する為の波
形図である。
【図９】従来のレベル変換回路の他の例を示す回路図で
ある。
【図１０】従来のレベル変換回路の動作を説明する為の
波形図である。
【図１１】本発明にかかる低振幅入力レベル変換回路の
第４実施例を示す回路図である。
【図１２】図１１に示した第４実施例の具体的な回路構
成例を示す回路図である。
【図１３】図１２に示した具体例のシミュレーション結
果を示す波形図である。
【符号の説明】
１Ａ ディテクタ／オフセッタ １Ｂ ディテクタ／オフセッタ ２ レベルシフタ ｍｎ１ 入力トランジスタ ｍｎ２ 入力トランジスタ ｍｐ１ 負荷トランジスタ ｍｐ２ 負荷トランジスタ ｍｐＡ 検出トランジスタ ｍｐＢ 検出トランジスタ ｍｎＸ 補助トランジスタ ＣＫ 単相入力クロック信号 ＣＫ１ 入力クロック信号 ＣＫ２ 入力クロック信号 Ｖｏｕｔ 出力クロック信号

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 所定の閾値を有する入力トランジスタを
    含み比較的低振幅の入力クロック信号を比較的高振幅の
    出力クロック信号に増幅するレベル変換部と、該入力ト
    ランジスタの閾値を検出しこれに応じたオフセットを入
    力クロック信号に加えた後該レベル変換部に供給するデ
    ィテクタ／オフセッタとを備えた低振幅入力レベル変換
    回路。
  2. 【請求項２】 前記ディテクタ／オフセッタは、該入力
    トランジスタの閾値を検出する検出素子を備え、検出結
    果に応じたオフセットを入力クロック信号に加える請求
    項１記載の低振幅入力レベル変換回路。
  3. 【請求項３】 前記検出素子は、該入力トランジスタと
    同等の閾値を有する様に形成された検出トランジスタか
    らなり、そのソース／ゲート間に生じる閾値レベルの電
    圧に応じたオフセットを入力クロック信号にかけるとと
    もに、該検出トランジスタを駆動する電流源が備えられ
    ている請求項２記載の低振幅入力レベル変換回路。
  4. 【請求項４】 前記電流源は、電源ラインと検出トラン
    ジスタの間に直列接続されたトランジスタ素子又は抵抗
    素子からなる請求項３記載の低振幅入力レベル変換回
    路。
  5. 【請求項５】 前記レベル変換部は、互いに逆相の入力
    クロック信号をゲートに受け入れる一対の入力トランジ
    スタを含んでおり、一方の入力トランジスタのゲートに
    供給される入力クロック信号は同時に他方の入力トラン
    ジスタのソースに印加される請求項１記載の低振幅入力
    レベル変換回路。
  6. 【請求項６】 前記レベル変換部は、カレントミラー回
    路からなる請求項１記載の低振幅入力レベル変換回路。
  7. 【請求項７】 前記レベル変換部は、フリップフロップ
    回路からなる請求項１記載の低振幅入力レベル変換回
    路。
  8. 【請求項８】 薄膜トランジスタ集積回路装置に内蔵さ
    れ、そのクロックインターフェースとして機能する請求
    項１記載の低振幅入力レベル変換回路。
  9. 【請求項９】 前記レベル変換部は一対の入力トランジ
    スタを含んでおり、一方の入力トランジスタのゲートに
    は対応する検出素子により所定のオフセットが加えられ
    た単相の入力クロック信号が印加され、他方の入力トラ
    ンジスタのゲートには対応する検出素子を介して直接所
    定のオフセットが印加されている請求項２記載の低振幅
    入力レベル変換回路。
  10. 【請求項１０】 一方の入力トランジスタのゲートに供
    給される単相の入力クロック信号は同時に他方の入力ト
    ランジスタのソースに供給されているとともに、該単相
    入力クロック信号がゼロレベルに切り換わった時、一方
    の入力トランジスタの駆動能力を他方の入力トランジス
    タより低下させる為の補助素子を含んでおり、出力クロ
    ック信号の反転安定化を図る請求項９記載の低振幅入力
    レベル変換回路。
  11. 【請求項１１】 前記補助素子は補助トランジスタから
    なり、そのソースは他方の入力トランジスタのソースに
    接続されており、そのドレインは一方の入力トランジス
    タのゲートに接続されており、そのゲートは他方の入力
    トランジスタのゲートと共通接続されている請求項１０
    記載の低振幅入力レベル変換回路。
  12. 【請求項１２】 液晶画素及び画素駆動用薄膜トランジ
    スタを含むアクティブマトリクス表示部と、該薄膜トラ
    ンジスタに対する画像信号の供給を制御する水平シフト
    レジスタ及び選択信号を供給する垂直シフトレジスタを
    含む周辺駆動回路部と、これらシフトレジスタにクロッ
    ク信号を供給するクロックインターフェースとが同一基
    板上に形成されたアクティブマトリクス型液晶表示装置
    であって、 前記クロックインターフェースは、所定の閾値を有する
    入力トランジスタを含み比較的低振幅の外部入力クロッ
    ク信号を比較的高振幅の内部出力クロック信号に増幅す
    るレベル変換部と、該入力トランジスタの閾値を検出し
    これに応じたオフセットを外部入力クロック信号に加え
    た後該レベル変換部に供給するディテクタ／オフセッタ
    とを備えた低振幅入力レベル変換回路を用いるものであ
    るアクティブマトリクス型液晶表示装置。
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