JP3934551B2 - 半導体集積回路、液晶駆動装置および液晶表示システム - Google Patents

Description

技術分野
本発明は、小振幅差動信号インターフェースなどの差動型回路を有する半導体集積回路に適用して有用な技術に関し、更には液晶ドライバなど２電源の供給を受ける半導体集積回路に利用して特に有用な技術に関する。
背景技術
例えばノート型コンピュータなどにおいてディスプレイとして用いられるＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ）液晶パネルのデータ線を駆動する液晶ドライバとして、例えば１画素あたり６ビットのデジタル表示データを高速に入力するとともに、これらのデジタルデータに基づいて６４階調で３８４本の液晶駆動用の出力電圧を発生するものがある。近年、このような液晶ドライバにおいて高速にデジタルデータを送受信するインターフェースとして、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）やその派生規格の小振幅差動信号インターフェースが用いられている。このような小振幅差動信号インターフェースを用いることで、ＣＭＯＳレベルインターフェースなどを適用した場合に比べて、消費電力の削減や入出力信号の電磁波干渉（ＥＭＩ：ｅｌｅｃｔｒｏ ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の低減を図ることが出来る。
図５には、本発明前に本発明者らによって検討された小振幅差動信号インターフェースの一例のＭＯＳＦＥＴ回路図を示す。
小振幅差動信号インターフェースは、例えば図５に示すように、入力された差動信号の差電圧を増幅する差動増幅段６１、差動増幅段６１からの出力電圧をレベルシフト回路６２ａにより上昇させ且つ該出力電圧に基づき出力側の信号を生成する駆動段６２、並びに、出力側に接続されている負荷を駆動して所定の振幅の信号を出力する出力段６３などを備えているものがある。差動増幅段６１には一対の差動入力ＭＯＳＦＥＴ Ｑ６２，Ｑ６３の共通ソースに接続されて定電流を供給する定電流用ＭＯＳＦＥＴ Ｑ６１が設けられており、該定電流用ＭＯＳＦＥＴ Ｑ６１により差動増幅段６１に流れる直流電流が制御される。
ところで、小振幅差動信号インターフェースや該インターフェースを備えた半導体チップにおいては、入力差動信号の中心電圧の変動許容幅を広くしたいと云った要求や、半導体チップに供給するロジック用の電源電圧を低くして消費電力を下げたいという要求がある。
しかしながら、上記の小振幅差動信号インターフェースにおいては、差動増幅段６１に設けられている定電流用ＭＯＳＦＥＴ Ｑ６１のソースに、駆動段６２や出力段６３に供給されるロジック用の電源電圧ＶＣＣが共通に供給される構成であるので、電源電圧ＶＣＣを下げると定電流用ＭＯＳＦＥＴ Ｑ６１のゲート・ソース間電圧Ｖｇｓも小さくなる。
次式（１）にＭＯＳＦＥＴの飽和領域でのドレイン電流式を示す。
Ｉ＝β（Ｗ／Ｌ）（Ｖｇｓ−Ｖｔｈ）^２ ・・・・・ （１）
ここで、βは定数、Ｗはゲート幅、Ｌはゲート長、Ｖｔｈはしきい値電圧である。
この式（１）からも分るように、ゲート・ソース間電圧Ｖｇｓが小さくなると、ＭＯＳＦＥＴのプロセスばらつきでしきい値電圧Ｖｔｈが基準値からずれたときにこのばらつきが電流値Ｉに及ぼす影響が大きくなるという課題や、同じ電流を流すためにはゲート幅を大きくしなければならないといった課題が生じる。
また、電源電圧ＶＣＣを下げると差動入力ＭＯＳＦＥＴ Ｑ６２，Ｑ６３の共通ソースの電位も下がるので、入力される差動信号ＹＰ，ＹＮの中心電圧の変動により差動増幅段６１に流れる電流も比較的大きく変化して、消費電流や回路特性が変わってしまうため、入力差動信号ＹＰ，ＹＮの中心電圧の変動許容幅も広くすることが出来ないといった課題が生じる。
さらに、差動入力ＭＯＳＦＥＴ Ｑ６２，Ｑ６３の共通ソースの電位が下がると、差動増幅段からの出力電圧は低くなってしまい、後段の駆動段６２にレベルシフト回路６２ａを設ける必要があるという問題もあった。しかし、レベルシフト回路６２ａは直流電流を流す必要があることから、その分消費電流が増してしまうので、レベルシフト回路６２ａに流す直流電流は小さくなるように設計されるのが一般的である。ところが、そのように設計するとレベルシフト回路６２ａでの信号の立上りが遅くなり、信号遅延時間が大きくなるという課題が生じる。
以上のことから図５のような入力回路を備えた半導体集積回路においては、ロジック用の電源電圧ＶＣＣをあまり低く設定することが出来ず、その結果半導体チップの消費電力を下げられないという問題があることがわかった。
この発明の目的は、入力差動信号の中心電圧の変動許容幅を広くとれ、且つ、消費電力の低減を図れる差動型回路を備えた半導体集積回路及び液晶駆動装置を提供することにある。
この発明の他の目的は、入力差動信号の中心電圧の変動許容幅を広くとれ、且つ、ロジック用の電源電圧を低くして消費電力の低減を図れる半導体集積回路及び液晶駆動装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、互いにソースが共通接続された一対の差動ＭＯＳトランジスタと該差動ＭＯＳトランジスタ対の共通ソースと電源電圧端子との間に接続された定電流用ＭＯＳトランジスタとを有し差動入力信号を増幅する差動増幅段と、該差動増幅段の一方の出力端子から出力される電圧に基づき出力信号を生成する出力段とが設けられた差動型回路を備えた半導体集積回路において、上記差動増幅段の前記電源電圧端子には上記出力段に供給される第１電源電圧よりも電圧値の高い第２電源電圧が供給される構成とした。
このような手段によれば、上記第１電源電圧よりも大きな第２電源電圧により定電流用ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓを大きくすることが出来るので、上記の式（１）から分るように、該トランジスタのしきい値電圧Ｖｔｈのばらつきが電流に与える影響を小さくすることができ、更に、同じ電流を流すのに必要なトランジスタのサイズを小さくすることが出来る。
また、上記定電流用ＭＯＳトランジスタのドレイン側の電圧も高くできることから、入力差動信号の中心電圧の変化による電流の変動も抑えることが出来る。従って、入力差動信号ＹＰ，ＹＮの中心電圧の変動により消費電流や回路特性が変わらない、該中心電圧の変動許容幅の広い回路を実現できる。
また、上記定電流用ＭＯＳトランジスタのドレイン側の電圧も高くできることから、差動増幅段からの出力電圧を高くすることができ、後段にレベルシフト回路を設ける必要がなくなる。従って、レベルシフト回路に流れる直流電流をなくし消費電力を低減できるとともに、レベルシフト回路が不要な分、信号の立上りを早くすることができ信号遅延時間の短縮を図ることが出来る。
また、本発明に係る半導体集積回路は、外部から入力される一対の差動信号を受けて該差動信号の電圧差に応じた信号を内部回路に供給する入力回路と、該入力回路からの信号を受けて論理動作を行う内部論理回路と、該内部論理回路の信号よりも振幅の大きな信号を外部へ出力する出力回路とを備え、上記内部論理回路には第１電源電圧が、また上記出力回路には上記第１電源電圧よりも電圧値の高い第２電源電圧が供給される半導体集積回路において、上記入力回路は、互いにソースが共通接続された一対の差動ＭＯＳトランジスタと該差動ＭＯＳトランジスタ対の共通ソースと電源電圧端子との間に接続された定電流用トランジスタとを有し差動入力信号を増幅する差動増幅段と、該差動増幅段の一方の出力端子から出力される電圧に基づき出力信号を生成する出力段とを備え、上記差動増幅段の前記電源電圧端子には上記第２電源電圧が供給されるように構成したものである。
このような手段によれば、差動増幅段に上記第２電源電圧を供給するので、上記入力回路に入力される差動信号の中心電圧変動許容幅を広くすることが出来るとともに、ロジック用の第１電源電圧を低く設定してそれによる消費電力の低減を図ることが出来る。また、第１電源電圧よりも電圧値の高い第２電源電圧として、出力回路で高電圧の信号出力用に用いられる電源を流用しているので、差動増幅段用に新たな電源電圧を用意する必要がない。また、一定の直流電流を流す場合でも差動増幅段のトランジスタサイズを小さくできるのでチップ面積を大きくさせない。
具体的には、差動信号からなる画素毎のデジタルデータを上記入力回路に入力するとともに、該デジタルデータに基づき液晶パネルを駆動する駆動電圧を生成して上記出力回路から出力する液晶駆動用の半導体集積回路であって、上記第２電源電圧として液晶パネルを駆動するための液晶駆動用電源を用いると良い。
また、具体的には、上記定電流用トランジスタはゲートにバイアス電圧が印加され定電流を流すＰチャネルＭＯＳトランジスタにより構成されるものである。
また、上記差動増幅段は、互いにソースが共通接続され一対の差動信号をそれぞれゲートに受ける２個の差動入力ＰチャネルＭＯＳトランジスタを有し、これら２個の差動入力ＰチャネルＭＯＳトランジスタの共通ソースが上記定電流用のＰチャネルＭＯＳトランジスタのドレインに接続される構成である。
また、本発明に係る液晶駆動装置は、表示データを入力する差動型の入力回路において、差動増幅段に流れる動作電流を遮断するスタンバイ手段を設けたものである。このような手段によれば、差動増幅段に無駄に流れる電流を遮断して、消費電力をさらに低下することが出来る。
望ましくは、複数の表示データが連続的に転送されるタイミングを示す外部信号に基づいて上記スタンバイ手段による動作電流の遮断を解除させる一方、連続的に転送された表示データの入力完了の検出に基づき上記スタンバイ手段による動作電流の遮断を開始させるように構成すると良い。
このような構成によれば、スタンバイ手段の制御用に外部から新たな信号を入力する必要が生じず、外部とやり取りする入出力信号の体系は従来のまま差動増幅段の電流制御が可能となる。
また、望ましくは、上記の入力回路に１個の外部クロック毎に２個の入力信号がシリアルに入力される場合に、差動の外部クロックの正相側と負相側とを互いに逆にした関係で入力する２個のクロック入力回路を備え、該２個のクロック入力回路を介して入力される２個のクロック信号に基づき上記２個の入力信号の取り込みタイミングを与えるように構成すると良い。
このような構成によれば、半導体の製造ばらつき、差動の外部クロックの中心電圧、電源電圧および温度などの条件がある程度変化しても、入力信号の取り込みタイミングを与えるクロック信号のばらつきとして影響しにくいので、表示データの取り込みタイミングを容易に調整することが出来る。
発明を実施するため最良の形態
以下、本発明の好適な実施例を図面に基づいて説明する。
＜第１の実施例＞
図１は、本発明を適用して好適な小振幅差動信号インターフェースの実施例を詳細に示す回路図である。図中、ＭＯＳＦＥＴの横にはゲート幅Ｗ（μｍ）とゲート長Ｌ（μｍ）との比“Ｗ／Ｌ”の好適な数値例を記す。
この実施例の小振幅差動信号インターフェース（差動型入力回路）は、例えばＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）に規定されているＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェースや、その派生技術の小振幅差動信号インターフェースであり、例えば外部クロックやデータ信号など外部から入力される小振幅差動信号（例えば振幅２００ｍＶ〜５００ｍＶ）を入力して、これら１対の小振幅差動信号の電圧差に応じて内部回路にハイレベル又はロウレベルの信号を出力するものである。
図１に示すように、この小振幅差動信号インターフェースは、一対の差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３と、該差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３の共通ソースに接続された定電流用ＭＯＳＦＥＴ Ｑ１と、差動入力ＭＯＳＦＥＴＱ２，Ｑ３のドレインに接続されたアクティブ負荷ＭＯＳＦＥＴ Ｑ４，Ｑ５とからなる差動増幅段１、並びに、該差動増幅段１からの増幅出力を受けてこの出力電圧に応じてハイレベルとロウレベルの信号を出力する駆動段２や出力段３などから構成される。
この実施例の回路においては駆動段２やバッファ段３には、ロジック用の電源電圧ＶＣＣ（例えば２．７Ｖ〜３．６Ｖ）が供給される。一方、差動増幅段１には、電源電圧としてロジック用の電源電圧ＶＣＣよりも高い液晶駆動用の電源電圧ＶＬＣＤ（例えば６Ｖ〜１０Ｖ）が供給される。また、定電流用ＭＯＳＦＥＴ Ｑ１のゲートには、定電圧回路とバイアス回路とにより生成された電流制御用電圧ＳＶＧＰ（例えば１．６Ｖ〜１．８Ｖ）が印加され、ＭＯＳＦＥＴの飽和領域の動作により差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３の共通ソース側へバイアス電流を供給する。
このとき、定電流用ＭＯＳＦＥＴ Ｑ１のゲート・ソース間電圧Ｖｇｓは液晶駆動用の電源電圧ＶＬＣＤにより図５の回路形式に比べて大きな電圧になる。従って、上記したＭＯＳＦＥＴの飽和状態での電流式 Ｉ＝β（Ｗ／Ｌ）（Ｖｇｓ−Ｖｔｈ）^２からも分るように、ＭＯＳＦＥＴのプロセスばらつきによりしきい値電圧Ｖｔｈが基準値から多少ずれても、ドレイン電流値にあまり大きな影響を与えない。また、ゲート・ソース間電圧Ｖｇｓが比較的に大きいので、ＭＯＳＦＥＴのゲート幅Ｗをあまり大きくしなくても、所望の電流値が得られる。
さらに、差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３のソース端子が接続されるノードｎ１の電圧も高くなることから、入力差動信号ＹＰ，ＹＮの中心電圧が多少変動しても差動増幅段１に流れる電流は余り変化せず、消費電流や回路特性は一定したものとなる。従って、入力差動信号ＹＰ，ＹＮの中心電圧の変動許容幅を広くすることが出来る。
また、差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３の共通ソースの電圧が高くなることから、差動増幅段１の出力ノードｎ２に出力されるハイレベルの電圧は駆動段２のＰチャネルＭＯＳＦＥＴ Ｑ６を十分にオンできる電圧となるため、例えば図５に示した従来の小振幅差動信号インターフェースに設けられているようなレベルシフト回路６２ａをなくすことが出来る。従って、レベルシフト回路が無い分、消費電力を低減でき、且つ、信号遅延も小さくすることが出来る。
なお、差動増幅段１には高い電源電圧ＶＬＣＤが供給されるので、差動増幅段１と該差動増幅段１の出力をゲートに受ける駆動段２を構成するＭＯＳＦＥＴは高耐圧（例えば７Ｖ耐圧）のＭＯＳＦＥＴにより構成されるのが望ましい。
次に、上記小振幅差動信号インターフェースの特性について定量的に説明する。
図３と図４は、図１の小振幅差動インターフェースの特性を示すグラフであり、図３はプロセスばらつきによりＭＯＳＦＥＴのしきい値電圧ＶｔｈがＰチャネル形もＮチャネル形もともに高く形成された場合のもの、図４はともに低く形成された場合のものである。
これらのグラフにおいて横軸は定電流用ＭＯＳＦＥＴ Ｑ１のソースに供給される電源電圧ＶＬＣＤの電圧値、縦軸は差動増幅段１に流れる直流電流値である。また、各グラフ線により、入力差動信号の中心電圧Ｖｒｅｆが０．５Ｖ，１．２Ｖ，２．４Ｖそれぞれの場合と、チップ温度が−３０℃，２５℃，７５℃のそれぞれ場合を示している。
以下、プロセスばらつきによる特性変化、入力差動信号の中心電圧Ｖｒｅｆによる特性変化、電源電圧ＶＬＣＤによる特性変化について順に述べる。
プロセスばらつきによる電流値の変化量は１０％未満である。例えば、チップ温度２５℃、液晶駆動電圧ＶＬＣＤ＝８Ｖ、入力差動信号の中心電圧＝１．２Ｖの条件下では、図３のしきい値電圧Ｖｔｈが高く形成されたものでは６７μＡの電流値が得られる一方、図４のしきい値電圧Ｖｔｈが低く形成されたものでは７３μＡの電流値が得られ、それらの差は１０％未満の値である。また、グラフから、このプロセスばらつきによる電流値の変化量は、何れのチップ温度、液晶駆動電圧ＶＬＣＤ、入力差動信号の中心電圧であっても同等のものであることが分る。
入力差動信号の中心電圧Ｖｒｅｆの変化は、図３と図４のグラフにおいて実線と点線と２点鎖線により示される。同グラフから、チップ温度やしきい値電圧Ｖｔｈの特性が同じであれば、入力差動信号の中心電圧Ｖｒｅｆの相違による電流値のずれはほとんど生じないことが分る。
また、電源電圧ＶＬＣＤによる電流値の変化は、大きい場合（図３のしきい値電圧Ｖｔｈが高く形成され、チップ温度−３０℃の場合）で２６μＡ／５Ｖ、標準的な場合（チップ温度３０℃）で２０μＡ〜１７μ／５Ｖであり、その変化量は小さなものである。これにより電流ミニマムで動作する様設計しても、電流マックスは極たんに大きくならず、低消費電流化が可能である。
図６〜図８には、図５に示した従来の小振幅差動インターフェースの特性グラフを示す。図６は、ＭＯＳＦＥＴのしきい値電圧ＶｔｈがＰチャネルとＮチャネルとともに低く形成され、且つ電源電圧ＶＣＣが最大値３．６Ｖの場合、図７はしきい値電圧Ｖｔｈと電源電圧ＶＣＣがともに基準値の場合、図８はしきい値電圧Ｖｔｈがともに高く形成され、且つ電源電圧ＶＣＣが最小値２．７Ｖの場合のものである。
これらのグラフにおいて横軸は定電流用ＭＯＳＦＥＴ Ｑ１のゲート幅Ｗを、縦軸は差動増幅段１に流れる直流電流値を示している。また、各グラフ線により、入力差動信号の中心電圧Ｖｒｅｆが０．５Ｖ，１．２Ｖ，ＶＣＣ−１．２Ｖのそれぞれの場合を示している。
従来の小振幅差動信号インターフェースにおいては、定電流用ＭＯＳＦＥＴ Ｑ１のゲート幅Ｗを１００μｍとし、入力差動信号の中心電圧Ｖｒｅｆが０．５〜ＶＣＣ−１．２Ｖと変化したとき、図６の場合で電流値は５６３μＡ〜３２６μＡと４０％以上の変化量となる。同様に、図７の場合でも３３０μＡ〜１９０μＡと４０％以上、図８の場合でも１７３μＡ〜１０１μＡと４０％以上の変化量となってしまうことが分る。
また、入力差動信号の中心電圧が一定（Ｖｒｅｆ＝１．２Ｖ）の条件で、その他の条件が最大に変化した場合、即ち、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈがｍｉｎ、電源電圧ＶＣＣがｍａｘ３．６Ｖ、チップ温度が−３０℃（図６の点Ａ）から、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈがｍａｘ、電源電圧ＶＣＣがｍｉｎ２．７Ｖ、チップ温度が７５℃（図６の点Ｃ）に変化したときには、電流値は４８４μＡから１２３μＡへと７４％も低下してしまう。電流ミニマム条件で動作保証できる設計を行なう場合、電流マックスは極たんに大きくなり低消費電流化ができない。
ほぼ同様の条件で本実施例の図１の小振幅差動信号インターフェースの特性を考察すると、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈが最小、チップ温度が−３０℃（図４の点Ａ’）の条件から、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈが最大、チップ温度が７５℃（図３の点Ｃ’）の条件に変化した場合にも、電流値は９６μＡから５４μＡへと４３％の低下に抑えられることが分る。
以上のように、上記実施例の小振幅差動信号インターフェースによれば、差動増幅段１にロジック用の電源電圧ＶＣＣより高い液晶駆動電圧ＶＬＣＤを供給するように構成しているので、プロセスばらつきによるＭＯＳＦＥＴのしきい値電圧Ｖｔｈ、入力差動信号の中心電圧Ｖｒｅｆ、並びに電源電圧ＶＬＣＤが多少変化しても、差動増幅段１に流れる電流値はさほど変動せず、差動増幅段１の特性（例えば、立上り立下り時間、出力電圧など）を正常に保つことが出来る。従って、入力差動信号の中心電圧の変動許容幅を広くすることが出来る。
以下、上記の小振幅差動信号インターフェースを２つの電源電圧の供給を受ける半導体集積回路に適用した例について説明する。
図２は、上記小振幅差動信号インターフェースを信号入力部に備えた液晶駆動ドライバの全体構成を示すブロック図である。
この実施例の液晶駆動装置としての液晶ドライバ１００は、例えばノート型コンピュータのディスプレイとして用いられるＴＦＴ液晶パネルのデータ線を駆動するもので、特に制限されるものでないが、単結晶シリコンのような１個の半導体チップ上に形成されて構成される。
この実施例の液晶ドライバ１００は、小振幅差動信号の形態で外部から入力される例えば１画素あたり６ビットのデジタル表示データＤＡＴＡ００Ｐ，ＤＡＴＡ００Ｎ〜ＤＡＴＡ２２Ｐ，ＤＡＴＡ２２Ｎと外部クロックＣＬＰ，ＣＬＮを高速に入力するインターフェース１０１として上述の小振幅差動インターフェース１０１，１２を備えている。また、入力したデジタルデータを一時的に保持するデータレジスタ１０４や、データレジスタ１０４に保持されたデータが順次所定ビットに移されて１ライン分のデータを保持するデータラッチ回路１２２、並びに、データレジスタ１０４のデータをデータラッチ回路１２２の所定ビットに転送するためのシフトレジスタ１２１、データラッチ回路１２１に保持された１ライン分のデジタルデータから各画素毎の階調度を示すアナログ信号に変換するＤ／Ａコンバータ１２３、Ｄ／Ａコンバータ１２３からのアナログ信号に基づきＴＦＴ液晶パネルのデータ線の駆動電圧Ｙ１〜Ｙ３８４を発生させて出力する出力バッファ１２４等を備えている。
液晶ドライバ１００には、小振幅差動インターフェース１０１の駆動段２やバッファ段３、データレジスタ１０４、シフトレジスタ１２１、データラッチ回路１２２など、内部論理回路の動作電源として使用される電源電圧ＶＣＣと、液晶駆動電圧Ｙ１〜Ｙ３８４の生成に使用される液晶駆動用電源電圧ＶＬＣＤとがチップ外部から供給される。液晶駆動用電源電圧ＶＬＣＤは抵抗分割回路（図示略）等により階調表示用に複数段階の電圧Ｖ１〜Ｖ１０に分割されＤ／Ａコンバータ１２３や出力バッファ１２４に供給される。そして、この液晶駆動用電源電圧ＶＬＣＤが小振幅差動信号インターフェース１０１の差動増幅段１にも供給されるように構成されている。
このような液晶ドライバ１００によれば、外部から入力するデジタル表示データＤＡＴＡ００Ｐ，ＤＡＴＡ００Ｎ〜ＤＡＴＡ２２Ｐ，ＤＡＴＡ２２Ｎや外部クロックＣＬＰ，ＣＬＮの中心電圧の変動許容幅を広くとることが出来るとともに、ロジック用の電源電圧ＶＣＣが小振幅差動信号インターフェース１０１の特性に影響を及ぼさないため、該電源電圧ＶＣＣを低く設定することも可能である。それにより、更に高速動作可能で低消費電力の半導体チップを実現することが出来る。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、小振幅差動インターフェースの具体的な回路構成を例示したが、差動増幅段などは公知の種々の変形例があるし、差動増幅段より後段の回路構成も種々の変形が可能である。また、ＭＯＳＦＥＴに限られずバイポーラトランジスタにより構成することも出来る。また、ロジック用の電源電圧ＶＣＣ、液晶駆動電圧ＶＬＣＤ、および、ＭＯＳＦＥＴのサイズなど、実施の形態で具体的に示した値も適宜変更可能である。
次に、図１の差動増幅段１に供給する電源電圧として、液晶駆動用の電源電圧ＶＬＣＤ以外の電圧を適用可能にした構成例について説明する。図１においては、定電流用ＭＯＳＦＥＴ Ｑ１（図１）のソース端子に液晶駆動用の電源電圧ＶＬＣＤが接続されているが、以下、このソース端子に第２電源電圧ＶＤＤ２が接続される場合を説明する。
図９は、小振幅差動インターフェースに供給する第２電源電圧ＶＤＤ２を複数の電圧の中から選択可能とする選択回路の一例を示す図である。
この実施例は、小振幅差動インターフェース１０１の差動増幅段１に供給される第２電源電圧ＶＤＤ２を、液晶駆動用の電源電圧ＶＬＣＤや、液晶の階調駆動のためために外部から供給される階調電源Ｖ０〜Ｖ１０のうち適当なもの（例えば電圧の高い方から４つなど）の中から何れかを選択できるようにしたものである。
差動増幅段１の電源電圧ＶＤＤ２はロジック用の電源電圧ＶＣＣよりある程度大きければ効果が得られ、逆に大き過ぎると素子耐圧を過度に上げる必要が生じることから、それにより消費電力がやや大きくなってしまうことが考えられる。そこで、この実施例では、液晶駆動用の電源電圧ＶＬＣＤより電位の低い階調電源Ｖ０，Ｖ１…を差動増幅段の電源電圧ＶＤＤ２として選択可能とし、電源電圧ＶＬＣＤが大きすぎる場合にそれ以下の階調電源Ｖ０，Ｖ１…を適用するものである。
階調電源Ｖ０〜Ｖ１０は、液晶ドライバの内部において所定の比率に抵抗分割され、それにより例えば６４×２階調の駆動電圧が生成される。駆動電圧は液晶パネルの特性に応じて異なる値が求められるため、階調電源Ｖ０〜Ｖ１０を外部入力として、それを抵抗分割して内部生成される駆動電圧の値を可変にしている。
従って、階調電圧Ｖ０〜Ｖ１０の値は、適用されるシステムにより異なってくるため、電源電圧ＶＤＤ２に適用する場合には幾つかの階調電圧Ｖ０，Ｖ１…の中から何れかを選択可能なようにすると都合が良い。
図９の選択回路は、小振幅差動インターフェース１０１に供給される差動増幅段１の電源電圧ＶＤＤ２の電源ラインＬｖｄｄ２と、液晶駆動用の電源電圧ＶＬＣＤ並びに階調電圧Ｖ０〜Ｖ３がそれぞれ印加される電源線Ｌ００，Ｌ０〜Ｌ３との間に高耐圧のスイッチＭＯＳＦＥＴ ＭＳ１〜ＭＳ５をそれぞれ設け、そのソース端子とドレイン端子を介して接続したものである。そして、これらスイッチＭＯＳＦＥＴ ＭＳ１〜ＭＳ５のゲート端子に選択信号が供給されるようにしたものである。
選択信号は、例えば、液晶ドライバに専用の入力端子を設け、この入力端子を介して外部から供給されるようにする。或いは、液晶ドライバ内に制御レジスタを設け、この制御レジスタに設定された値に基づき制御レジスタから供給されるようにしても良い。
このように、差動増幅段１の電源電圧ＶＤＤ２として階調電源Ｖ０〜Ｖ３の何れかを適用した場合でも、差動入力信号の中心電圧の変動許容幅を大きくしたり、ロジック用の電源電圧ＶＣＣを低くして内部回路の高速化や消費電力の低減が図れるといった効果が得られる。
さらに、この実施例の液晶ドライバでは、液晶駆動用の電源電圧ＶＬＣＤが非常に高い場合に、それより低い階調電圧Ｖ０〜Ｖ３の中から適当なものを選択して差動増幅段１の電源電圧ＶＤＤ２とすることが出来るので、差動増幅段１の素子耐圧を過度に上げなくて済み、それによる消費電力の増加を抑えることが出来る。
なお、電源電圧ＶＤＤ２として液晶駆動用電源電圧ＶＬＣＤや階調電源Ｖ０〜Ｖ３を選択可能とする構成は、上記のスイッチＭＯＳＦＥＴを用いた構成に限られず、様々な構成が適用可能である。
図１０と図１１には、ＣＯＦパッケージの場合に配線フィルム上の配線により電源電圧の選択を可能とした構成例を示す。
この例は、液晶ドライバ１００の実装構造として、配線フィルム５１上に液晶駆動装置としての半導体チップ５２を実装してなるＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）パッケージを採用したものである。この例では、液晶ドライバ１００の回路を集積した半導体チップ５２に第２電源電圧ＶＤＤ２の接続パッドＧ０を設ける一方、配線フィルム５１の配線を適宜選択することで、電源電圧ＶＤＤ２を液晶駆動用電源電圧ＶＬＣＤや階調電源Ｖ０，Ｖ１…の中から選択可能としている。
例えば、図１０や図１１のように、配線フィルム５１上に形成される点線で示される配線Ｈ１，Ｈ２により電源電圧ＶＤＤ２の接続パッドＧ０と、液晶駆動用電源電圧ＶＬＣＤの入力パッドＪ００または階調電源Ｖ０，Ｖ１…の接続パッドＪ０，Ｊ１…の何れかに接続することで、電源電圧ＶＤＤ２として液晶駆動用電源電圧ＶＬＣＤや階調電源Ｖ０，Ｖ１…のうち何れかを選択することが出来る。
図１２と図１３には、マスタスライス方式の配線パターンにより第２電源電圧ＶＤＤ２の選択を可能とした例を示す。
この例は、半導体チップ５２の製造過程において、配線パターンにより電源電圧ＶＤＤ２の選択を行うものである。図１２や図１３のように、配線パターンとして、例えば、第２電源電圧ＶＤＤ２の電源線Ｌｖｄｄ２と、液晶駆動用電源電圧ＶＬＣＤの入力パッドＪ００または階調電源Ｖ０，Ｖ１…の入力パッドＪ０〜Ｊ３の何れかが接続される配線パターンを適宜選択することで、第２電源電圧ＶＤＤ２として液晶駆動用電源電圧ＶＬＣＤや階調電源Ｖ０，Ｖ１…の何れかを選択することが出来る。
図１４は、半導体チップ５２に設けられたヒューズ素子を切断することで第２電源電圧の選択を可能とした構成例である。
この例は、例えば電源電圧ＶＤＤ２の電源線Ｌｖｄｄ２と、液晶駆動用電源電圧ＶＬＣＤや階調電源Ｖ０，Ｖ１…の入力パッドとの間にヒューズ素子ＦＳを設けておき、ウェハ段階、或いは半導体チップやパッケージの段階で不要なヒューズ素子ＦＳを切断することで、第２電源電圧ＶＤＤ２として液晶駆動用電源電圧ＶＬＣＤや階調電源Ｖ０，Ｖ１…の何れかを選択することが出来る。ヒューズ素子ＦＳは、例えば、レーザーを用いて切断したり、プローブを用いて所定の電流を流すことで切断する。
図１５には、小振幅差動インターフェース１０１に供給される第２電源電圧を生成する回路の一例を示す。
上述の実施例では、差動増幅段１に供給される第２電源電圧ＶＤＤ２として、液晶駆動用電源電圧ＶＬＣＤや、階調電源Ｖ０，Ｖ１…を直接用いる例を示したが、この実施例は、液晶駆動用の電源電圧ＶＬＣＤを用いてそれより低い電圧を生成して第２電源電圧ＶＤＤ２として供給するものである。
電圧生成回路については、種々の公知技術を適用することが出来るが、例えば図１５のように、液晶駆動用の電源電圧ＶＬＣＤを、抵抗Ｒ１，Ｒ２により抵抗分割し、分割して得られた電位を電圧ホロワ４０を介して出力するようにして構成できる。
また、図１５では電源電圧ＶＬＣＤを用いて第２電源電圧ＶＤＤ２を生成したが、電源電圧ＶＬＣＤの替わりに階調電源Ｖ０，Ｖ１…を用いてても良いし、さらにそれらから生成された電圧を用いても良い。
＜第２の実施例＞
この第２実施例は、第１の実施例で説明した液晶ドライバ１００に、差動の表示データＤＡＴＡＰ，ＤＡＴＡＮが入力される小振幅差動インターフェース１０１の差動増幅段１の動作電流を不要なときに遮断するスタンバイ機能を付加したものである。すなわち、第１の実施例で説明した小振幅差動インターフェース１０１の差動増幅段１の電源電圧（ＶＬＣＤ，ＶＤＤ２）は内部回路の電源電圧（ＶＣＣ）より高くされるので、差動増幅段１の消費電力は無視しえない値となってしまう。さらに、液晶システムでは、第１の実施例の液晶ドライバ１００をたとえば８個利用して作られるのでシステムの消費電力は大きくなると考えられる。そこで、本実施例では、第１の実施例の差動増幅段１にスタンバイ機能を付加し、消費電力を極力低下させることが可能な液晶ドライバ１００について説明される。
図１６には、スタンバイ機能が付加された第２実施例の小振幅差動インターフェースの回路図の一例を示す。
この小振幅差動インターフェースでは、図１の小振幅差動インターフェース１０１からの主な変更点として、定電流用ＭＯＳＦＥＴ Ｑ１のゲート端子に印加されるバイアス電圧を、一定の動作電流を供給するための電流制御用電圧ＳＶＧＰＤ０と、第２電源電圧ＶＤＤ２とで切り換え可能にされている。また、それに付随して、差動増幅段１を非アクティブにしたときに差動増幅段１の出力ノードｎ４の電位を強制的にロウレベルに保持するスイッチＭＯＳＦＥＴ Ｑ２１が設けられている。
定電流用ＭＯＳＦＥＴ Ｑ１のバイアス電圧を切り換える構成は、高耐圧ＭＯＳＦＥＴを駆動するためロジック用のスタンバイ信号ＳＴＢを高い電圧に変換するレベルシフト回路５と、電源電圧ＶＤＤ２と定電流用ＭＯＳＦＥＴ Ｑ１のゲート端子とを接続／遮断する高耐圧でＰチャネル形のスイッチＭＯＳＦＥＴ Ｑ１５と、電流制御用電圧ＳＶＧＰＤ０と定電流用ＭＯＳＦＥＴ Ｑ１のゲート端子とを接続／遮断する高耐圧Ｐチャネル形のスイッチＭＯＳＦＥＴ Ｑ１６と、信号反転用のインバータＩＮＶ２０等から構成される。尚、電源電圧ＶＣＣとＶＤＤ２との差がそれほどない場合には、レベルシフト回路５は省略されても良い。
上記の構成によれば、スタンバイ信号ＳＴＢがロウレベルの状態では、電流制御用電圧ＳＶＧＰＤ０を接続するスイッチＭＯＳＦＥＴ Ｑ１６がオンにされ、電源電圧ＶＤＤ２を接続するスイッチＭＯＳＦＥＴ Ｑ１５がオフにされる。それにより、定電流用ＭＯＳＦＥＴ Ｑ１のゲートに電流制御用電圧ＳＶＧＰＤ０が印加されて差動増幅段１に動作電流が供給される。
さらに、このとき、出力ノードｎ４に接続されたスイッチＭＯＳＦＥＴ Ｑ２１はオフにされて作用を及ぼさない。このスイッチＭＯＳＦＥＴ Ｑ２１はＮチャネル形のものであるので、そのゲートに入力される信号はレベルシフト回路５でレベル変換しなくても、スイッチＭＯＳＦＥＴ Ｑ２１をオフさせることが出来る。
一方、スタンバイ信号ＳＴＢがハイレベルにされると、電源電圧ＶＤＤ２を接続するスイッチＭＯＳＦＥＴ Ｑ１５がオンに、電流制御用電圧ＳＶＧＰＤ０を接続するスイッチＭＯＳＦＥＴ Ｑ１６がオフにされる。それにより、定電流用ＭＯＳＦＥＴ Ｑ２のゲートに電源電圧ＶＤＤ２が印加されて差動増幅段１の動作電流が遮断される。
さらに、このとき、出力ノードｎ４のスイッチＭＯＳＦＥＴＱ２１がオンされて、出力ノードｎ４の電位は強制的にグランドＧＮＤに下げられる。それにより、駆動段２やバッファ段３の状態が安定して貫通電流が遮断される。
上記のスタンバイ信号ＳＴＢは、図示は省略するが、例えば、上述の小振幅差動インターフェースを備えた液晶ドライバにおいて、外部から入力されるクロック信号やタイミングパルスに基づき内部のタイミング信号を生成するタイミング制御回路などから供給される。
図１７は、上記のスタンバイ機能が付加された液晶ドライバを用いて構成された液晶表示システムの一例を示す構成図である。以下、説明を分りやすくするため、図２においてデータラッチ回路１２２に入力されていた外部クロックＣＬＫ１のことを水平クロックＣＬ１と、差動アンプ１２に入力されていた外部クロックＣＬＰ，ＣＬＮのことを転送クロックＣＬ２と呼び方を変更する。
この図において、３３は液晶を充填したパネルにＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）アレイやカラー表示を可能とする３原色カラーフィルタが配設された液晶パネル、３２は上記ＴＦＴアレイのゲート線を水平走査クロックＣＬ３に同期させて順に駆動する走査ドライバ（ゲート線ドライバ）、３４は液晶駆動に必要な各種の電源電圧を生成する液晶駆動電源回路、３５はＴＦＴアレイのソース線を駆動するスタンバイ機能が付加された液晶駆動装置としての液晶ドライバ（ソース線ドライバ）、３１は液晶ドライバ３５へ表示データを供給するとともに該液晶ドライバ３５と走査ドライバ３２へ制御信号や動作タイミングを与える制御装置としてのコントローラである。尚、上記各回路３１，３２，３４，３５へ基準電位とされる電源電圧ＶＣＣ及び接地電位ＧＮＤを供給する端子及び配線も、液晶表示システムに設けられる。
上記液晶駆動電源回路３４は、液晶パネル３３への対向電極電圧ＶＣＯＭや、走査ドライバ３２へのＴＦＴアレイのゲート線駆動用の電圧ＶＧＯＮ，ＶＧＯＦＦ、並びに、液晶ドライバ３５への液晶駆動用電源電圧ＶＬＣＤや階調電源Ｖ０〜Ｖ９を、それぞれ生成する。尚、電源回路３４から出力される電圧ＶＬＣＤ，Ｖ０〜Ｖ９の供給配線ＬＶＳは液晶ドライバ３５のそれぞれへ各電圧ＶＬＣＤ，Ｖ０〜Ｖ９を供給するための配線であり、本発明の液晶システムにも設けられている。従って、液晶システムの配線ＬＶＳを変更することなく、本発明の液晶ドライバ（１００，３５）を液晶システムへ利用することができる。
この実施例の液晶表示システムにおいては、液晶パネル３３のソース線の数に合わせて液晶ドライバ３５が複数個（例えば８個）配設される。そして、これら複数の液晶ドライバ３５がそれぞれ対応する３８４本（１２８画素×３原色）のソース線をそれぞれ駆動する一方、走査ドライバ３２により各ゲート線が順次駆動されていくことで、液晶パネル３３の全領域で表示動作がなされるようになっている。尚、図１７の液晶ドライバ３５は第１実施例の駆動ドライバ１００とされても液晶システムを構成可能である。
図１８は、液晶表示システムの動作を説明するタイムチャートである。この図において、上２段と下３段とは時間軸の尺度を異ならせて記してある。また、ＦＲＭはフレーム期間を表わすフレーム信号である。
図１７の液晶表示システムにおいては、コントローラ３１から各液晶ドライバ３５…へ、表示データＤＡＴＡに加えて、１水平期間を表わす水平クロックＣＬ１や、表示データＤＡＴＡの転送タイミングを与える転送クロックＣＬ２などが出力される。表示データＤＡＴＡは、３原色×１ライン（１０２４画素）のデータを転送単位として、１水平期間の中で連続して転送される。表示データＤＡＴＡや転送クロックＣＬ２は、それぞれ差動信号が用いられている。
また、複数の液晶ドライバ３５には、連続して転送される１ライン分の表示データＤＡＴＡのうち各ドライバにより担われる３原色×１２８画素分の表示データＤＡＴＡがそれぞれ取り込まれる。各液晶ドライバ３５には、担当分の表示データＤＡＴＡのみが入力されるように、表示データＤＡＴＡの入力タイミングを知らせるイネーブル信号ＥＩＯが、それぞれ別のタイミングで入力されるようになっている。
イネーブル信号ＥＩＯは、先ず、コントローラ３１から１番目の液晶ドライバ３５に出力され、それに基づき、１番目の液晶ドライバ３５で表示データの入力が開始される。その後転送が進んで、１番目の液晶ドライバ３５で担当分のデータ入力が完了する直前になると、該液晶ドライバ３５から２番目の液晶ドライバ３５へイネーブル信号ＥＩＯが転送される。２番目の液晶ドライバ３５では、このイネーブル信号ＥＩＯに基づき表示データの入力を同様に開始し、担当分のデータ入力が完了する直前に次段の液晶ドライバ３５へイネーブル信号ＥＩＯを転送する。そして、このような処理が、１段目から最終段の液晶ドライバ３５に架けて実行されることで、１ライン分の全表示データがそれぞれ分割されて複数の液晶ドライバ３５に入力されるようになっている。
なお、図１８では、コントローラ３１や各液晶ドライバ３５…から出力されるイネーブル信号ＥＩＯをまとめて１段に記しており、ＥＩＯ０はコントローラ３１から出力されるもの、ＥＩＯ１は１番目の液晶ドライバ３５から出力されるもの、ＥＩＯ８は最後の液晶ドライバ３５から出力されるものである。最後の液晶ドライバ３５で生成されたイネーブル信号ＥＩＯ８の出力先はない。
各液晶ドライバ３５がイネーブル信号ＥＩＯを次段へ転送するタイミングは、例えば、各液晶ドライバ３５に内蔵されるタイミング制御回路において、イネーブル信号ＥＩＯの入力後の転送クロックＣＬ２を計数することで計られる。
図１７や図１８に示されるように、表示データＤＡＴＡは、クロック信号ＣＬ２Ｐの立ち上りと立ち下りの両方のタイミングで液晶ドライバ３５に転送される。転送レートは、１クロック当たり１画素６ビットの階調データが３原色分含まれる１８ビット、１クロックの片エッジ当たりではその半分の９ビットである。
表示データＤＡＴＡは、１水平期間に３原色×１ライン分のデータが転送されるが、次のラインの転送に移行されるまでに、表示データの転送が行われないブランク期間が生じる。また、各液晶ドライバ３５は、１ラインの表示データＤＡＴＡの転送中、担当分の表示データＤＡＴＡのみを入力し、その他の分が転送されている間は、入力処理を行わない。
従って、この実施例の液晶ドライバ３５では、上記の表示データＤＡＴＡの入力が行われない期間に、小振幅差動インターフェース１０１をスタンバイモードにして消費電力を削減する処理が行われる。
図１９には、各液晶ドライバで行われるスタンバイ処理の動作タイミングのタイミングチャートの一例を示す。
スタンバイ処理は、液晶ドライバ３５に内蔵されたタイミング制御回路により、液晶表示システムの表示制御に必要な信号を用いて実行される。
図１９は、スタンバイモードから復帰するための信号として水平クロックＣＬ１を用いた例である。すなわち、各液晶ドライバ３５のタイミング制御回路にコントローラ３１からの水平クロックＣＬ１が入力され、その立上りが検出された場合に、タイミング制御回路から出力されるスタンバイ信号ＳＴＢがロウレベルにされて、スタンバイモードが解除される。
一方、スタンバイモードの開始は、各液晶ドライバ３５のタイミング制御回路が各担当分の表示データＤＡＴＡの入力を完了したことを検出することで行われる。各液晶ドライバ３５のタイミング制御回路は、水平クロックＣＬ１の後に入力されるイネーブル信号ＥＩＯに基づいて表示データＤＡＴＡの入力を開始させ、カウンタで転送クロックＣＬ２を計数しながら表示データＤＡＴＡを取り込ませる。そして、担当分（３原色×１２８画素）の表示データＤＡＴＡの最後のデータが、小振幅差動インターフェース１０１を通過して後段のデータラッチ回路１２２又はデータレジスタ１０４等のラッチ回路にラッチされたタイミングを、上記カウンタの計数値から検出する。そして、この検出に基づき、小振幅差動インターフェース１０１に出力されるスタンバイ信号ＳＴＢをハイレベルにしてスタンバイモードに移行させる。
図２０には、スタンバイ処理の動作タイミングのその他の例を示す。
この例は、スタンバイモードから復帰するための信号としてイネーブル信号ＥＩＯを用いたものである。すなわち、各液晶ドライバ３５に内蔵されるタイミング制御回路により、イネーブル信号ＥＩＯの立上りが検出された場合に小振幅差動インターフェース１０１に供給されるスタンバイ信号ＳＴＢがロウレベルにされて、スタンバイモードが解除される。スタンバイモードの開始については図１９の例と同様である。
以上のように、この第２実施例の液晶ドライバ３５並びに液晶表示システムによれば、各液晶ドライバにおいて表示データＤＡＴＡが転送されない期間に、小振幅差動インターフェース１０１の差動増幅段１の動作電流が遮断されるので、差動増幅段１の電源電圧（ＶＤＤ２）が内部回路の電源電圧（ＶＣＣ）より高くされても消費電力をより低減することが出来る。
なお、図１９と図２０の例では、後者の方がより効率的にスタンバモードを発生させられるので、消費電力もより低減できるが、イネーブル信号ＥＩＯの入力から表示データＤＡＴＡの入力開始までの期間が短い場合には、小振幅差動インターフェース１０１のスタンバイ解除が間に合わない恐れが生じるので、そのような場合には、図１９の例を適用すると良い。
＜第３の実施例＞
図２１は、第３実施例の液晶ドライバにおいて表示データと転送クロックの入力部を示す回路図である。
第３の実施例は、第１や第２の実施例で示した液晶ドライバにおいて、表示データＤＡＴＡの転送タイミングを与える転送クロックＣＬ２の入力回路について改良したものである。
差動の転送クロックＣＬ２（その正相側をＣＬ２Ｐ，負相側をＣＬ２Ｎと示す）を差動アンプで取り込む場合、差動アンプの特性により、差動増幅段を通過する転送クロックＣＬ２の立上り時間と立下り時間とを同一にすることは難しく、差動信号の中心電圧、電源電圧、或いは温度等の条件により、これらの時間にずれが生じてくる。それゆえ、差動アンプを通過する転送クロックＣＬ２は、立上り信号の遅延時間（以下、立上り遅延と呼ぶ）と、立下り信号の遅延時間（以下、立下り遅延と呼ぶ）とがずれてしまう。
従って、転送クロックＣＬ２を１個の差動アンプで入力し、この入力クロックの両エッジを用いて１クロックで２回、差動の表示データＤＡＴＡ（その正相側をＤＡＴＡＰ，負相側をＤＡＴＡＮと記す）の取込みを行うようにした場合、例えば、外部から入力される転送クロックＣＬ２Ｐ，ＣＬ２Ｎの中心電圧が大きくずれた場合などに、転送クロックＣＬ２のクロックスキューが大きくなり、表示データＤＡＴＡの取り込みが正しく行えなくなると云う恐れが生じる。そして、このような問題を回避するため、上記のような構成の場合には、外部入力される転送クロックＣＬ２や表示データＤＡＴＡの信号波形の条件を厳しく規定するしかなかった。
そこで、第３実施例の液晶ドライバにおいては、図２１に示すように、転送クロックＣＬ２が入力される２個の差動アンプ１２，１３を備え、これらの差動アンプ１２，１３を介してそれぞれ入力された２系統のクロック信号ＣＣ３，ＣＣ４に基づいて表示データＤＡＴＡをラッチ回路１５，１６でラッチするように構成したものである。
表示データＤＡＴＡは、小振幅差動インターフェース１０１の差動アンプ１１やタイミング調整用の遅延回路１４を介して入力される。また、ラッチ回路１５，１６は、小振幅差動インターフェース１０１の後段に設けられたデータレジスタ１０４（図２）を構成するものである。
２個の差動アンプ１２，１３のうち一方の差動アンプ１２は、その正相入力端子に正相の転送クロックＣＬ２Ｐが、負相入力端子に負相の転送クロックＣＬ２Ｎがそれぞれ入力されるように接続されている。他方の差動アンプ１３は、その正相入力端子に負相の転送クロックＣＬ２Ｎが、負相入力端子に正相の転送クロックＣＬ２Ｐがそれぞれ入力されるように接続されている。
また、一方のラッチ回路１５は差動アンプ１２からのクロック信号ＣＣ４の立上りで表示データＤＡＴＡを取り込み、他方のラッチ回路１６は差動アンプ１３からのクロック信号ＣＣ３の立上りで表示データＤＡＴＡを取り込むように構成されている。
図２２は、図２１の回路において表示データと転送クロックの遅延量をそれぞれ示した波形図である。
上記のような構成によれば、図２２（ａ）に示されるように、差動アンプ１２，１３における立上り遅延と立下り遅延とにはずれが生じるが、差動アンプ１２，１３の正相入力端子と負相入力端子とが互いに逆に接続しているため、差動アンプ１３通過後の信号ＣＣ３の立上りタイミングＴ３と、差動アンプ１４通過後の信号ＣＣ４の立上りタイミングＴ４とは、それぞれ転送クロックＣＬ２Ｐ（＝信号ＣＣ１）の立下りタイミングＴ１と立上りタイミングＴ２から差動アンプ１２，１３の立上り遅延ＤＦ，ＤＲをそれぞれ加えたタイミングとなる。
従って、この第３実施例の転送クロックＣＬ２の入力方式によれば、ラッチ回路１５にラッチタイミングを与える信号ＣＣ４の立上りと、ラッチ回路１６にラッチタイミングを与える信号ＣＣ３の立上りエッジとの発生間隔が均等になり、その分、表示データＤＡＴＡの取り込みエラーが発生しにくくなる。それゆえ、差動の転送クロックＣＬ２や差動の表示データＤＡＴＡの中心電圧等の条件を緩めることができ、さらに、より高速な表示データＤＡＴＡの転送も可能となる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記第１〜第３の実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば第３実施例では、スタンバイモードを解除するのに水平クロックＣＬ１やイネーブル信号ＥＩＯを用いたが、その他、連続的な表示データの転送の開始が分るような信号がシステムで用いられている場合には、そのような信号を用いてスタンバイモードの解除を行っても良い。また、スタンバイモードの開始についても、連続的な表示データの転送の終りが分るような信号をシステムで用いている場合に、そのような信号を用いてスタンバイモードを開始するように構成しても良い。その他、スタンバイ信号自体をチップ外から入力する構成とし、液晶表示システムで各ブロックのタイミング制御を行うコントローラ等により各液晶ドライバにスタンバイ信号を供給するように構成しても良い。
また、スタンバイモードにおいて小振幅差動インターフェース１０１の差動増幅段の動作電流を遮断する構成として、第３実施例では電流用ＭＯＳＦＥＴ Ｑ１のバイアス電圧を切り換える構成を示したが、その他、電源電圧ＶＤＤ２の供給を遮断する構成など種々な方式があり得る。
また、第２実施例では、スタンバイモードを水平期間毎に発生させるように説明したが、例えば、フレーム期間の最初や最後に表示データの転送が行われない水平期間がある場合に、これらの水平期間を全部スタンバイモードにするように制御しても良い。また、フレーム期間の最初や最後にのみスタンバイモードを発生させ、表示データの転送がある水平期間にはスタンバイモードを解除するように構成しても、従来よりも消費電力を低減させることが出来る。
また、第３実施例の転送クロックＣＬ２の入力回路において、転送クロックＣＬ２を入力する２個の差動アンプは全く同じ回路構成にする必要はなく、立上り遅延又は立下り遅延が同等となれば回路構成は任意である。
また、第１実施例では、差動の表示データＤＡＴＡを安定的に取り込むために、小振幅差動インターフェース１０１において差動増幅段１の動作電圧を後段の駆動段２やバッファ段３の動作電圧ＶＣＣよりも大きくなるように構成したが、その他、動作電圧を大きくする代わりに差動増幅段１の構成素子に低しきい値電圧のＭＯＳＦＥＴを使用し、後段の駆動段２やバッファ段３の構成素子に高しきい値電圧のＭＯＳＦＥＴを使用して小振幅差動インターフェース１０１を構成しても、動作電源を変えた場合と同様の作用により、表示データＤＡＴＡの安定的な取り込みを行うことが可能である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、小振幅差動信号インターフェースのような差動型回路において、入力差動信号の中心電圧の変動許容幅を広くとれ、且つ、消費電力の低減を図れるという効果がある。
また、小振幅差動信号インターフェースを備えた半導体集積回路において、入力差動信号の変動許容幅を広くとれ、且つ、ロジック用の電源電圧を低くして消費電力の低減を図れるという効果がある。
また、スタンバイ機能により、表示データが転送されないブランク期間に小振幅差動インターフェースの差動増幅段に流れる動作電流が遮断されるので、液晶駆動回路の消費電力及び液晶システムの消費電力をさらに低減することが出来る。
また、表示データの連続転送を知らせる水平クロックやイネーブル信号に基づきスタンバイ機能が自動的に解除される機能と、連続転送される一連の表示データの最後を検出して自動的にスタンバイ機能を開始する機能とを採用することで、スタンバイ機能のために新たな外部信号を設ける必要がなく、従前のシステムをそのまま適用できると云う効果がある。
また、差動のクロック信号の両エッジを用いて１個のクロックで２回のデータ入力を行う入力インターフェースにおいて、正相と負相の入力端子を互いに逆さにした２個の差動アンプでクロック信号を入力し、これらのクロック信号を用いてデータを取り込むことで、クロックスキューを減少させて安定的にデータを取り込むことが出来る。延いては、差動のクロック信号やデータ信号の波形の条件を緩めたり、より高速なデータ転送を行うことが可能となる。
産業上の利用の可能性
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶ドライバについて説明したがこの発明はそれに限定されるものでなく、例えば１チップマイクロコンピュータやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）など、小振幅差動信号インターフェースを備え、且つ、内部の論理回路用とインターフェース用と２つの電源電圧の供給を受ける半導体集積回路に広く利用することができる。
【図面の簡単な説明】
図１は、本発明を適用して好適な小振幅差動信号インターフェースの実施例を示す回路図である。
図２は、本発明に係る小振幅差動信号インターフェースを備えた液晶ドライバの全体構成を示すブロック図である。
図３は、ＭＯＳＦＥＴのしきい値電圧ＶｔｈがＰチャネルとＮチャネルとともに高く形成された場合における図１の小振幅差動インターフェースの特性グラフである。
図４は、ＭＯＳＦＥＴのしきい値電圧ＶｔｈがＰチャネルとＮチャネルとともに低く形成された場合における図１の小振幅差動インターフェースの特性グラフである。
図５は、本発明者らによって検討された小振幅差動信号インターフェースの一例を示す回路図である。
図６は、ＭＯＳＦＥＴのしきい値電圧ＶｔｈがＰチャネルとＮチャネルとともに低く形成された場合における図５の小振幅差動インターフェースの特性グラフである。
図７は、ＭＯＳＦＥＴのしきい値電圧ＶｔｈがＰチャネルとＮチャネルとともに基準値に形成された場合における図５の小振幅差動インターフェースの特性グラフである。
図８は、ＭＯＳＦＥＴのしきい値電圧ＶｔｈがＰチャネルとＮチャネルとともに高く形成された場合における図５の小振幅差動インターフェースの特性グラフである。
図９は、小振幅差動インターフェースに供給する第２電源電圧を複数の中から選択可能とした構成例を示す図である。
図１０は、ＣＯＦ上の配線で第２電源電圧の選択を可能とした構成例を示すＣＯＦパッケージの平面図であり、第２電源電圧に液晶駆動電圧ＶＬＣＤを選択した状態のものである。
図１１は、図１０のＣＯＦパッケージにおいて第２電源電圧に階調駆動用の電圧を選択した状態を示す図である。
図１２は、アルミ配線のマスタースライスにおいて第２電源電圧の選択を可能とする構成例を示す半導体チップの概略図であり、第２電源電圧に液晶駆動電圧ＶＬＣＤが選択された状態のものである。
図１３は、図１２の半導体チップにおいて第２電源電圧に階調駆動用の電圧が選択された状態を示す図である。
図１４は、半導体チップにヒューズを設けて第２電源電圧の選択を可能とした構成例を示す半導体チップの概略図である。
図１５は、小振幅差動インターフェースに供給する第２電源電圧の生成回路の一例を示す回路図である。
図１６は、スタンバイ機能が付加された第３実施例の小振幅差動インターフェースを示す回路図である。
図１７は、スタンバイ機能が付加された液晶ドライバを用いて構成された液晶表示システムの一例を示す構成図である。
図１８は、図１７の液晶表示システムの動作を説明するタイムチャートである。
図１９は、各液晶ドライバで行われるスタンバイ処理の動作タイミングの一例を示すタイミングチャートである。
図２０は、各液晶ドライバで行われるスタンバイ処理の動作タイミングのその他の例を示すタイミングチャートである。
図２１は、実施例の液晶ドライバにおいて表示データと転送クロックの入力部を示す回路図である。
図２２は、図２１の回路において表示データと転送クロックとの関係を示した波形図である。

Claims (4)

1. 外部から入力される一対の差動信号を受けて該差動信号の電圧差に応じた出力信号を内部論理回路に供給する入力回路と、該入力回路からの信号を受けて論理動作を行う内部論理回路と、該内部論理回路の信号よりも振幅の大きな信号を外部へ出力する出力回路とを備え、上記内部論理回路には第１電源電圧が、また上記出力回路には上記第１電源電圧よりも電圧値の高い第２電源電圧が供給される半導体集積回路であって、上記入力回路は、互いにソースが共通接続された一対の差動ＭＯＳトランジスタと該差動ＭＯＳトランジスタ対の共通ソースと電源電圧端子との間に接続された電流用トランジスタとを有し入力される差動信号を増幅する差動増幅段と、該差動増幅段の一方の出力端子から出力される電圧に基づき上記出力信号を生成する出力段とを備え、上記差動増幅段の前記電源電圧端子には上記第２電源電圧が供給されていることを特徴とする半導体集積回路。
2. 上記入力回路には差動信号からなる画素毎のデジタルデータ信号が入力されるとともに、該デジタルデータ信号に基づき上記出力回路から液晶パネルを駆動する駆動電圧が出力されるようにされた液晶駆動用の半導体集積回路であって、上記第２電源電圧として液晶パネルを駆動するための液晶駆動用電源電圧が用いられていることを特徴とする請求項１に記載の半導体集積回路。
3. 上記電流用トランジスタはゲートにバイアス電圧が印加された第１ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の半導体集積回路。
4. 上記一対の差動ＭＯＳトランジスタは、上記差動信号のそれぞれをゲートに受ける一対の第２ＰチャネルＭＯＳトランジスタからなり、これら第２ＰチャネルＭＯＳトランジスタの共通ソースが上記第１ＰチャネルＭＯＳトランジスタのドレインに接続されていることを特徴とする請求項３に記載の半導体集積回路。

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