JPH05284004A

JPH05284004A - 化合物半導体集積回路

Info

Publication number: JPH05284004A
Application number: JP5016074A
Authority: JP
Inventors: Maya Koyanagi; まや小柳; Yoshiaki Kaneko; 良明金子; Kazuhisa Tsukahara; 和久塚原
Original assignee: Fujitsu Ltd; Fujitsu Quantum Devices Ltd
Current assignee: Fujitsu Ltd; Fujitsu Quantum Devices Ltd
Priority date: 1992-02-06
Filing date: 1993-02-03
Publication date: 1993-10-29

Abstract

(57)【要約】【目的】入力されるＥＣＬレベルの論理信号を所定の
論理レベルの論理信号に変換する入力インタフェース回
路を内蔵してなる化合物半導体集積回路に関し、電源電
圧が変動した場合であっても、入力インタフェース回路
の論理信号が内部回路に正しく伝わり、誤動作が発生し
ないようにする。【構成】入力インタフェース回路（３４）の出力回路
部（３６）は、内部回路（３５）と同様に、電圧（Ｖ
１）を高電圧側の電源電圧、電圧（Ｖ２）を低電圧側の
電源電圧として動作するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されるＥＣＬ(emi
tter-coupled logic) レベルの論理信号をＧａＡｓ（ガ
リウム・ヒ素）レベルの論理信号に変換する入力インタ
フェース回路を内蔵してなるＧａＡｓ集積回路等、入力
されるＥＣＬレベルの論理信号を内部回路に必要なレベ
ルの論理信号に変換する入力インタフェース回路を内蔵
してなる化合物半導体集積回路に関する。

【０００２】近年、ＧａＡｓ集積回路は、その集積度が
高まったことに相まって、高速性・低消費電力性が要求
される分野に広く使用されている。この場合、従来から
使用されているＥＣＬ集積回路と整合できるものである
ことが要求されるため、ＧａＡｓ集積回路の入力部に、
ＥＣＬレベルの論理信号をＧａＡｓレベルの論理信号に
変換する入力インタフェース回路を設ける必要がある。

【０００３】

【従来の技術】従来、入力されるＥＣＬレベルの論理信
号をＧａＡｓレベルの論理信号に変換する入力インタフ
ェース回路を内蔵して構成されたＧａＡｓ集積回路とし
て、図１８にその要部を示すようなものが知られてい
る。

【０００４】図中、１はＥＣＬレベル、例えばハイ
（Ｈ）レベルを−１．１４［Ｖ］、ロー（Ｌ）レベルを
−１．５２［Ｖ］とする論理信号ＳＡが入力される入力
端子、２はＥＣＬレベルの論理信号ＳＡをＧａＡｓレベ
ル、例えばＨレベルを−０．４５［Ｖ］、Ｌレベルを−
１．２５［Ｖ］とする論理信号ＳＣ，ＳＣバーに変換す
る入力インタフェース回路である。

【０００５】３は内部回路、３Ａは内部回路の正相入力
端子、３Ｂは内部回路３の逆相入力端子であり、これら
正相入力端子３Ａ及び逆相入力端子３Ｂが接続される入
力部のスレッショルド電圧は、例えばＨレベル側が−
０．８［Ｖ］、Ｌレベル側が−０．９［Ｖ］とされてい
る。

【０００６】４は接地（ＧＮＤ）電圧に設定される電源
線（以下、ＧＮＤ電圧に設定される電源線をＧＮＤ線と
いう）、５はＧＮＤ電圧よりも低い電圧ＶＳＳＩ、例え
ば、−１．２５［Ｖ］を電源電圧として供給する電源線
（以下、電圧ＶＳＳ１を供給する電源線をＶＳＳ１電源
線という）である。即ち、内部回路３は、ＧＮＤ電圧を
高電圧側の電源電圧とし、ＶＳＳ１を低電圧側の電源電
圧として動作するように構成されたものである。

【０００７】入力インタフェース回路２において、６は
入力バッファをなす差動増幅回路であり、この差動増幅
回路６において、７，８はＧＮＤ線、９はＶＳＳ１より
も低い電圧ＶＳＳ２、例えば、−２．０［Ｖ］を電源電
圧として供給する電源線（以下、電圧ＶＳＳ２を供給す
る電源線をＶＳＳ２電源線という）である。

【０００８】内部回路３を入力インタフェース回路２と
同じ電源電圧ＶＳＳ２で駆動することは可能である。し
かし、内部回路３の電力消費を低減すると共に動作速度
を向上するため、絶対値が電源電圧ＶＳＳ２の絶対値よ
りも小さい電源電圧ＶＳＳ１で内部回路３が駆動され
る。尚、電源電圧ＶＳＳ１及びＶＳＳ２は、互いに独立
した電源より供給される。

【０００９】又、１０，１１は駆動用トランジスタをな
すエンハンスメント型のショットキーゲート電界効果ト
ランジスタ（以下、エンハンスメント型のショットキー
ゲート電界効果トランジスタをＥ・ＦＥＴという）、１
２は基準電圧Ｖref 、例えば、−１．３３［Ｖ］が入力
される基準電圧入力端子である。

【００１０】１３は電流源をなすデプリーション型のシ
ョットキーゲート電界効果トランジスタ（以下、デプリ
ーション型のショットキーゲート電界効果トランジスタ
をＤ・ＦＥＴという）１４，１５は負荷をなすＤ・ＦＥ
Ｔである。

【００１１】この差動増幅回路６は、Ｈレベルのスレッ
ショルド電圧を、例えば−０．９［Ｖ］、Ｌレベルのス
レッショルド電圧を、例えば−１．９［Ｖ］とし、ノー
ド１６にＨレベルを０［Ｖ］、Ｌレベルを−１．０
［Ｖ］とする正相の論理信号ＳＢを出力し、ノード１７
にＨレベルを０［Ｖ］、Ｌレベルを−１．０［Ｖ］とす
る逆相の論理信号ＳＢバーを出力するように回路定数が
設定されている。

【００１２】入力インタフェース回路２において、１８
は差動増幅回路６から出力される正相の論理信号ＳＢを
ＧａＡｓレベルの正相の論理信号ＳＣに変換するレベル
変換回路である。このレベル変換回路１８において、１
９はＧＮＤ線、２０はＶＳＳ２電源線、２１はＥ・ＦＥ
Ｔ、２２はダイオード、２３はＤ・ＦＥＴであり、ノー
ド２４にＧａＡｓレベルの正相の論理信号ＳＣを出力す
るように構成されている。

【００１３】このレベル変換回路１８は、Ｅ・ＦＥＴ２
１がＯＮとされる場合、ＧａＡｓレベルのＨレベルであ
る例えば−０．４５［Ｖ］を出力し、Ｅ・ＦＥＴ２１が
ＯＦＦとされる場合、ＧａＡｓレベルのＬレベルである
例えば−１．２５［Ｖ］を出力するように回路定数が設
定されている。

【００１４】又、入力インタフェース回路２において、
２５は差動増幅回路６から出力される逆相の論理信号Ｓ
ＢバーをＧａＡｓレベルの逆相の論理信号ＳＣバーに変
換するレベル変換回路である。このレベル変換回路２５
において、２６はＧＮＤ線、２７はＶＳＳ２電源線、２
８はＥ・ＦＥＴ、２９はダイオード、３０はＤ・ＦＥＴ
であり、ノード３１にＧａＡｓレベルの逆相の論理信号
ＳＣバーを出力するように構成されている。

【００１５】このレベル変換回路２５は、Ｅ・ＦＥＴ２
８がＯＮとされる場合、ＧａＡｓレベルのＨレベルであ
る例えば−０．４５［Ｖ］を出力し、Ｅ・ＦＥＴ２８が
ＯＦＦとされる場合、ＧａＡｓレベルのＬレベルである
例えば−１．２５［Ｖ］を出力するように回路定数が設
定されている。

【００１６】かかるＧａＡｓ集積回路においては、入力
端子１に入力されるＥＣＬレベルの論理信号ＳＡがＨレ
ベルの場合、差動増幅回路６のＥ・ＦＥＴ１０及びＥ・
ＦＥＴ１１は、それぞれＯＮ及びＯＦＦとなり、差動増
幅回路６から出力される正相の論理信号ＳＢ及び逆相の
論理信号ＳＢバーは、それぞれＨレベル及びＬレベルと
なる。

【００１７】この結果、レベル変換回路１８では、Ｅ・
ＦＥＴ２１がＯＮとなり、ノード２４にＧａＡｓレベル
のＨレベルが出力され、これが内部回路３の正相入力端
子３Ａに供給される。又、レベル変換回路２５では、Ｅ
・ＦＥＴ２８がＯＦＦとなり、ノード３１にＧａＡｓレ
ベルのＬレベルが出力され、これが内部回路３の逆相入
力端子３Ｂに供給される。

【００１８】これに対して、入力端子１に入力されるＥ
ＣＬレベルの論理信号ＳＡがＬレベルの場合、差動増幅
回路６のＥ・ＦＥＴ１０及びＥ・ＦＥＴ１１は、それぞ
れＯＦＦ及びＯＮとなり、差動増幅回路６から出力され
る正相の論理信号ＳＢ及び逆相の論理信号ＳＢバーは、
それぞれＬレベル及びＨレベルとなる。

【００１９】この結果、レベル変換回路１８では、Ｅ・
ＦＥＴ２１がＯＦＦとなり、ノード２４にＧａＡｓレベ
ルのＬレベルが出力され、これが内部回路３の正相入力
端子３Ａに供給される。又、レベル変換回路２５では、
Ｅ・ＦＥＴ２８がＯＮとなり、ノード３１にＧａＡｓレ
ベルのＬレベルが出力され、これが内部回路３の逆相入
力端子３Ｂに供給される。

【００２０】

【発明が解決しようとする課題】かかる従来のＧａＡｓ
集積回路においては、入力インタフェース回路２と内部
回路３とは、低電圧側の電源電圧を異なるものとしてい
るので、電源電圧ＶＳＳ１が電源電圧ＶＳＳ２に対して
絶対的又は相対的に変動すると、内部回路３の入力部の
スレッショルド電圧が入力インタフェース回路２から出
力される論理信号ＳＣ，ＳＣバーに対して絶対的又は相
対的に変動し、入力インタフェース回路２から出力され
る論理信号ＳＣ，ＳＣバーが内部回路３に正確に伝わら
ず、誤動作が発生してしまう場合があるという問題点が
あった。

【００２１】図１９は、内部回路３の入力部のスレッシ
ョルド電圧の変動の様子を示したものであり、図１９
（ａ）は、入力インタフェース回路２から出力される論
理信号ＳＣ（ＳＣバー）のＨレベル及びＬレベルを示し
ており、ＶＯＨはＨレベル、ＶＯＬはＬレベルである。

【００２２】図１９（ｂ）は、電源電圧ＶＳＳ１が電源
電圧ＶＳＳ２に対して絶対的又は相対的に変動していな
い場合の内部回路３の入力部のスレッショルド電圧を示
しており、ＶＩＨはＨレベルのスレッショルド電圧、Ｖ
ＩＬはＬレベルのスレッショルド電圧である。この場
合、ＶＯＨ＞ＶＩＨ、ＶＯＬ＜ＶＩＬとなっているの
で、内部回路３の入力部は入力インタフェース回路２か
ら出力されるＨレベル及びＬレベルを正しく判断できる
こととなる。

【００２３】図１９（ｃ）は、電源電圧ＶＳＳ１が電源
電圧ＶＳＳ２に対して負側に絶対的又は相対的に変動し
た場合の内部回路３の入力部のスレッショルド電圧の変
化の一例を示しており、ＶＩＨ’はＨレベルのスレッシ
ョルド電圧、ＶＩＬ’はＬレベルのスレッショルド電圧
である。この場合には、ＶＯＬ＞ＶＩＬ’となってしま
っているので、内部回路３の入力部は、入力インタフェ
ース回路２から出力されるＬレベルを判断できないこと
となる。

【００２４】図１９（ｄ）は、電源電圧ＶＳＳ１が電源
電圧ＶＳＳ２に対して正側に絶対的又は相対的に変動し
た場合の内部回路３の入力部のスレッショルド電圧の変
化の一例を示しており、ＶＩＨ”はＨレベルのスレッシ
ョルド電圧、ＶＩＬ”はＬレベルのスレッショルド電圧
である。この場合には、ＶＯＨ＜ＶＩＨ”となってしま
っているので、内部回路３の入力部は、入力インタフェ
ース回路２から出力されるＨレベルを判断できないこと
となる。

【００２５】本発明は、かかる点に鑑み、電源電圧が変
動した場合であっても、入力インタフェース回路の論理
信号が内部回路に正しく伝わり、誤動作が発生しないよ
うにした化合物半導体集積回路を提供することを目的と
する。

【００２６】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、３２は電圧Ｖ１を高電圧側の電源電圧
とし、電圧Ｖ１よりも低電圧の電圧Ｖ２を低電圧側の電
源電圧とすると共に、ＥＣＬレベルとは異なるレベルの
論理信号で動作する内部回路である。３３はＥＣＬレベ
ルの論理信号ＳＡが入力される入力端子、３４は入力さ
れるＥＣＬレベルの論理信号ＳＡを内部回路３２に必要
なレベルの論理信号に変換する入力インタフェース回路
であり、この入力インタフェース回路３４は、入力回路
部３５と、出力回路部３６とを設けて構成されている。

【００２７】入力回路部３５は、電圧Ｖ１を高電圧側の
電源電圧とし、電圧Ｖ１よりも低電圧の電圧Ｖ３を低電
圧側の電源電圧として動作するものであり、出力回路部
３６は、電圧Ｖ１を高電圧側の電源電圧とし、電圧Ｖ２
を低電圧側の電源電圧として動作するものである。入力
インタフェース回路３４及び内部回路３２は、同一の半
導体チップ上に設けられていても良い。

【００２８】

【作用】本発明においては、入力インタフェース回路３
４の入力回路部３５は、内部回路３２と異なり、電圧Ｖ
３を低電圧側の電源電圧として動作するものであるが、
出力回路部３６は、内部回路３２と同様に、電圧Ｖ１を
高電圧側の電源電圧とし、電圧Ｖ２を低電圧側の電源電
圧とするものである。

【００２９】この結果、電源電圧が変動した場合、入力
インタフェース回路３４から出力される論理信号及び内
部回路３２の入力部のスレッショルド電圧は、同一方向
にシフトすることになる。

【００３０】従って、本発明によれば、電源電圧が変動
した場合であっても、入力インタフェース回路３４から
出力される論理信号を内部回路３２に正しく伝えること
ができ、電源電圧の変動によって入力インタフェース回
路３４から出力される論理信号が内部回路３２に正しく
伝わらないことによる誤動作を回避することができる。

【００３１】

【実施例】以下、図２〜図６を参照して本発明の第１実
施例につき、本発明をＧａＡｓ集積回路に適用した場合
を例にして説明する。なお、図２において、図１８に対
応する部分には同一符号を付し、その重複説明は省略す
る。

【００３２】図２は本発明の一実施例の要部を示す回路
図であり、本実施例においては、入力インタフェース回
路３７は、差動増幅回路６及びレベル変換回路１８，２
５を入力回路部とし、レベル変換回路１８と内部回路３
の正相入力端子３Ａとの間及びレベル変換回路２５と内
部回路３の逆相入力端子３Ｂとの間にそれぞれ出力回路
部をなすプッシュプル回路３８，３９を設けて構成され
ており、その他については、図１８に示す従来のＧａＡ
ｓ集積回路と同様に構成されている。

【００３３】プッシュプル回路３８は、ＧａＡｓレベル
の正相の論理信号ＳＤを出力するものである。図中、４
０はＧＮＤ線、４１はＶＳＳ１電源線、４２はＥ・ＦＥ
Ｔ、４３はＤ・ＦＥＴであり、Ｅ・ＦＥＴ４２は、その
ドレインをＧＮＤ線４０に接続され、そのゲートを差動
増幅回路６のノード１６に接続されている。

【００３４】Ｄ・ＦＥＴ４３は、そのドレインをＥ・Ｆ
ＥＴ４２のソースに接続され、そのゲートをレベル変換
回路２５のノード３１に接続され、そのソースをＶＳＳ
１電源線４１に接続されている。そして、Ｅ・ＦＥＴ４
２のソースとＤ・ＦＥＴ４３のドレインとの接続点であ
るノード４４は、内部回路３の正相入力端子３Ａに接続
されている。

【００３５】尚、このプッシュプル回路３８は、Ｅ・Ｆ
ＥＴ４２及びＤ・ＦＥＴ４３がそれぞれＯＮ及びＯＦＦ
とされる場合、ノード４４にＧａＡｓレベルのＨレベ
ル、例えば、−０．４５［Ｖ］を出力し、Ｅ・ＦＥＴ４
２及びＤ・ＦＥＴ４３がそれぞれＯＦＦ及びＯＮとされ
る場合、ノード４４にＧａＡｓレベルのＬレベル、例え
ば、−１．２５［Ｖ］を出力するように回路定数が設定
されている。

【００３６】プッシュプル回路３９は、ＧａＡｓレベル
の逆相の論理信号ＳＤバーを出力するものである。図
中、４５はＧＮＤ線、４６はＶＳＳ１電源線、４７はＥ
・ＦＥＴ、４８はＤ・ＦＥＴであり、Ｅ・ＦＥＴ４７
は、そのドレインをＧＮＤ線４５に接続され、そのゲー
トを差動増幅回路６のノード１７に接続されている。

【００３７】Ｄ・ＦＥＴ４８は、そのドレインをＥ・Ｆ
ＥＴ４７のソースに接続され、そのゲートをレベル変換
回路１８のノード２４に接続され、そのソースをＶＳＳ
１電源線４６に接続されている。そして、Ｅ・ＦＥＴ４
７のソースとＤ・ＦＥＴ４８のドレインとの接続点であ
るノード４９は、内部回路３の逆相入力端子３Ｂに接続
されている。

【００３８】このプッシュプル回路３９は、Ｅ・ＦＥＴ
４７及びＤ・ＦＥＴ４８がそれぞれＯＮ及びＯＦＦとさ
れる場合、ノード４９にＧａＡｓレベルのＨレベル、例
えば、−０．４５［Ｖ］を出力し、Ｅ・ＦＥＴ４７及び
Ｄ・ＦＥＴ４８がそれぞれＯＦＦ及びＯＮとされる場
合、ノード４９にＧａＡｓレベルのＬレベル、例えば、
−１．２５［Ｖ］を出力するように回路定数が設定され
ている。

【００３９】このように構成された本実施例において
は、入力端子１に入力されるＥＣＬレベルの論理信号Ｓ
ＡがＨレベルの場合、差動増幅回路６のＥ・ＦＥＴ１０
及びＥ・ＦＥＴ１１がそれぞれＯＮ及びＯＦＦとなり、
正相出力ＳＢ及び逆相出力ＳＢバーは、それぞれＨレベ
ル及びＬレベルとなる。この結果、レベル変換回路１８
では、Ｅ・ＦＥＴ２１がＯＮとなり、ノード２４に例え
ば電圧ＶＳＳ１であるＨレベルが出力され、レベル変換
回路２５では、Ｅ・ＦＥＴ２８がＯＦＦとなり、ノード
３１に例えば電圧ＶＳＳ２であるＬレベルが出力され
る。

【００４０】そこで、プッシュプル回路３８では、Ｅ・
ＦＥＴ４２及びＤ・ＦＥＴ４３がそれぞれＯＮ及びＯＦ
Ｆとされ、ノード４４にＧａＡｓレベルのＨレベルが出
力され、プッシュプル回路３９では、Ｅ・ＦＥＴ４７及
びＤ・ＦＥＴ４８がそれぞれＯＦＦ及びＯＮとされ、ノ
ード４９にＧａＡｓレベルのＬレベルが出力される。こ
れに対して、入力端子１に入力されるＥＣＬレベルの論
理信号ＳＡがＬレベルの場合には、差動増幅回路６のＥ
・ＦＥＴ１０及びＥ・ＦＥＴ１１がそれぞれＯＦＦ及び
ＯＮとなり、正相出力ＳＢ及び逆相出力ＳＢバーは、そ
れぞれＬレベル及びＨレベルとなる。この結果、レベル
変換回路１８では、Ｅ・ＦＥＴ２１がＯＦＦとなり、ノ
ード２４に例えば電圧ＶＳＳ２であるＬレベルが出力さ
れ、レベル変換回路２５では、Ｅ・ＦＥＴ２８がＯＮと
なり、ノード３１に例えば電圧ＶＳＳ１であるＨレベル
が出力される。

【００４１】そこで、プッシュプル回路３８では、Ｅ・
ＦＥＴ４２及びＤ・ＦＥＴ４３がそれぞれＯＦＦ及びＯ
Ｎとされ、ノード４４にＧａＡｓレベルのＬレベルが出
力され、プッシュプル回路３９では、Ｅ・ＦＥＴ４７及
びＤ・ＦＥＴ４８がそれぞれＯＮ及びＯＦＦとされ、ノ
ード４９にＧａＡｓレベルのＨレベルが出力される。か
かる本実施例では、入力インタフェース回路３７の入力
回路部をなす差動増幅回路６及びレベル変換回路１８，
２５は、ＧＮＤ電圧を高電圧側の電源電圧とし、電圧Ｖ
ＳＳ２を低電圧側の電源電圧として動作するように構成
されているが、出力回路部をなすプッシュプル回路３
８，３９は、内部回路３と同様に、ＧＮＤ電圧を高電圧
側の電源電圧とし、電圧ＶＳＳ１を低電圧側の電源電圧
として動作するように構成されている。

【００４２】この結果、電源電圧ＶＳＳ１が電源電圧Ｖ
ＳＳ２に対して絶対的又は相対的に負側に変動した場
合、入力インタフェース回路３７から出力される論理信
号ＳＤ，ＳＤバーのＨレベル電圧ＶＯＨ、Ｌレベル電圧
ＶＯＬ及び内部回路３の入力部のスレッショルド電圧Ｖ
ＩＨ，ＶＩＬは、図３に示すように、ともに負側にシフ
トすることになる。

【００４３】又、電源電圧ＶＳＳ１が電源電圧ＶＳＳ２
に対して絶対的又は相対的に正側に変動した場合、入力
インタフェース回路３７から出力される論理信号ＳＤ，
ＳＤバーのＨレベル電圧ＶＯＨ、Ｌレベル電圧ＶＯＬ及
び内部回路３の入力部のスレッショルド電圧ＶＩＨ，Ｖ
ＩＬは、図４に示すように、ともに正側にシフトするこ
とになる。

【００４４】図５は、ＶＳＳ１が変動した場合の入力イ
ンタフェース回路３７から出力される正相の論理信号Ｓ
Ｄのシフト量をＶＳＳ２＝−２［Ｖ］の場合についてシ
ミュレーションした結果を、横軸にＥＣＬレベルの論理
信号ＳＡの電圧をとり、縦軸に論理信号ＳＤの電圧をと
ることによって示している。同図中、二点鎖線はＶＳＳ
１＝−１．１［Ｖ］、一点鎖線はＶＳＳ１＝−１．２
［Ｖ］、細かい破線はＶＳＳ１＝−１．３［Ｖ］、粗い
破線はＶＳＳ１＝−１．４［Ｖ］、実線はＶＳＳ１＝−
１．５［Ｖ］の場合の論理信号ＳＤを夫々示す。

【００４５】又、図６は、ＶＳＳ１が変動した場合の入
力インタフェース回路３７から出力される逆相の論理信
号ＳＤバーのシフト量をＶＳＳ２＝−２［Ｖ］の場合に
ついてシミュレーションした結果を、横軸にＥＣＬレベ
ルの論理信号ＳＡの電圧をとり、縦軸に論理信号ＳＤバ
ーの電圧をとることによって示している。同図中、二点
鎖線はＶＳＳ１＝−１．１［Ｖ］、一点鎖線はＶＳＳ１
＝−１．２［Ｖ］、細かい破線はＶＳＳ１＝−１．３
［Ｖ］、粗い破線はＶＳＳ１＝−１．４［Ｖ］、実線は
ＶＳＳ１＝−１．５［Ｖ］の場合の論理信号ＳＤバーを
夫々示す。

【００４６】このように、本実施例によれば、電源電圧
ＶＳＳ１が電源電圧ＶＳＳ２に対して絶対的又は相対的
にプラス側に変動した場合、入力インタフェース回路３
７から出力される論理信号ＳＤ，ＳＤバー及び内部回路
３の入力部のスレッショルド電圧ＶＩＨ，ＶＩＬを同一
方向にシフトさせることができるので、電源電圧ＶＳＳ
１が変動した場合であっても、入力インタフェース回路
３７から出力される論理信号ＳＤ，ＳＤバーを内部回路
３に正しく伝え、入力インタフェース回路３７から出力
される論理信号ＳＤ，ＳＤバーが内部回路３に正しく伝
わらないことによる誤動作を回避することができる。

【００４７】次に、図７及び図８を参照して、本発明の
第２実施例を説明する。れらの図中、図２と同一部分に
は同一符号を付し、その説明は省略する。図７は第２実
施例の要部を示し、図８は第２実施例の要部の等価回路
を示す。

【００４８】本実施例では、図７に示す如く、レベル変
換回路１８，１９及びプッシュプル回路３８，３９の代
わりに、回路５１，５２が設けられている。回路５１は
Ｅ・ＦＥＴ５４，５５とＤ・ＦＥＴ５６とからなり、回
路５２はＥ・ＦＥＴ５７，５８とＤ・ＦＥＴ５９とから
なる。従って、差動増幅回路６が入力インタフェース回
路３７の入力回路部を構成し、回路５１，５２が入力イ
ンタフェース回路３７の出力回路部を構成する。論理信
号ＳＤはＥ・ＦＥＴ５５とＤ・ＦＥＴ５６とを接続する
ノードから出力され、論理信号ＳＤバーはＥ・ＦＥＴ５
８とＤ・ＦＥＴ５９とを接続するノードから出力され
る。例えば、ＧＮＤ電圧は０［Ｖ］、電源電圧ＶＳＳ１
は−１．６［Ｖ］、電源電圧ＶＳＳ２は−２．０［Ｖ］
である。

【００４９】Ｄ・ＦＥＴ１４及びＥ・ＦＥＴ５７はレベ
ル変換回路を構成し、Ｄ・ＦＥＴ１５及びＥ・ＦＥＴ５
４は他のレベル変換回路を構成する。Ｄ・ＦＥＴ１４と
Ｅ・ＦＥＴ５７、そしてＤ・ＦＥＴ１５とＥ・ＦＥＴ５
４は夫々互いに異なる電源電圧ＶＳＳ２及びＶＳＳ１と
接続されるが、電流源として用いられるＤ・ＦＥＴ１３
の存在により、レベル変換が行われる際にノード６０が
一種のフローティング状態となる。即ち、たとえ電源電
圧ＶＳＳ１（又はＶＳＳ２）が変動しても、ノード６０
は中間レベルに保たれる。

【００５０】ここで、論理信号ＳＢがＨレベルで論理信
号ＳＢバーがＬレベルであると、論理信号ＳＤはＨレベ
ル（例えば、約０〜−０．５［Ｖ］）の論理信号ＳＢに
よりＨレベル（例えば、約−０．９［Ｖ］）となる。こ
のため、Ｅ・ＦＥＴ５７はＨレベルの論理信号ＳＤによ
りオンとなり、論理信号ＳＢバーをＬレベル側に引っぱ
る。従って、論理信号ＳＢのＨレベルへの遷移は、この
Ｌレベルの論理信号ＳＢバーにより加速される。

【００５１】尚、論理信号ＳＢがＬレベルで論理信号Ｓ
ＢバーがＨレベルの場合の動作は、上記の場合と同様で
あるのでその説明は省略する。

【００５２】論理信号ＳＢ，ＳＢバーの制御は、入力端
子１に印加される論理信号ＳＡにより行われるが、この
制御による変化を加速するのはＥ・ＦＥＴ５４，５７を
含むプッシュプル回路である。

【００５３】論理信号ＳＡがＬレベルからＨレベルへ変
化すると、図１０に示す第２実施例の論理回路からも明
らかな如く、論理信号ＳＢバーはＬレベルとなる。この
際、Ｄ・ＦＥＴ１３が構成する電流源の働きにより、入
力端子１２を介して基準電圧Ｖref を印加されているＥ
・ＦＥＴ１１のソース電位が上昇し、Ｅ・ＦＥＴ１１が
オフとなる。つまり、論理信号ＳＡがＬレベルからＨレ
ベルへ変化すると、Ｅ・ＦＥＴ１１がオフとなるため
に、入力インタフェース回路３７内ではあたかも基準電
圧Ｖref がＨレベルからＬレベルへ変化したかのように
見える。このため、論理信号ＳＢバーのＨレベルからＬ
レベルへの変化と基準電圧Ｖref のみかけ上のＨレベル
からＬレベルへの変化とにより、論理信号ＳＢのＬレベ
ルからＨレベルへの変化は加速される。この結果、論理
信号ＳＡのレベル及び基準電圧Ｖref のみかけ上のレベ
ルに関係なく、論理信号ＳＢ，ＳＢバーの安定化が図れ
る。図８中、破線で囲まれた各回路部分は、ソースフォ
ロワに接続する２入力ノア（ＮＯＲ）回路として機能す
ると共に、電源電圧ＶＳＳ１，ＶＳＳ２間でレベル変換
を行うレベル変換回路としても機能する。例えば図８中
破線で囲まれた左側の回路部分の場合、上記ソースフォ
ロワはバッファ回路とみなし得るＥ・ＦＥＴ５８及びＤ
・ＦＥＴ５９により構成される。図８中、電流源として
機能する各Ｄ・ＦＥＴは電流源として図示されている。

【００５４】このため、第１実施例の論理回路は図９に
示す如くとなるが、これに比較して第２実施例の論理回
路は図１０に示す如くとなる。第１実施例は例えばＲＡ
Ｍの様なメモリに適用されて好適であり、基本的には図
９に示す如き接続のインバータ及びバッファＩＮＶ１〜
ＩＮＶ４からなる。他方、第２実施例はレジスタ又はラ
ッチ回路に適用されて好適であり、基本的には図１０に
示す如き接続の２入力ＮＯＲ回路ＮＯＲ１，ＮＯＲ２か
らなる。従って、第２実施例は第１実施例に比べて回路
の制御が容易である。

【００５５】次に、本発明の第３実施例を図１１と共に
説明する。図１１は第３実施例の要部を示し、同図中図
７と同一部分には同一符号を付し、その説明は省略す
る。

【００５６】本実施例では、回路５２ＡはＥ・ＦＥＴ５
７，５８₁〜５８₃とＤ・ＦＥＴ５９₁〜５９₃とから
なる。この回路５２Ａは、回路５１と共に入力インタフ
ェース回路３７の出力回路部を構成する。論理信号ＳＤ
ＩはＥ・ＦＥＴ５８₃とＤ・ＦＥＴ５９₃とを接続する
ノードから出力され、論理信号ＳＤ２はＥ・ＦＥＴ５８
₂とＤ・ＦＥＴ５９₂とを接続するノードから出力され
る。

【００５７】第２実施例では、相補論理信号ＳＤ，ＳＤ
バーが出力されるが、本実施例では論理信号ＳＤ１，Ｓ
Ｄ２が出力される。つまり、第２実施例はオア（ＯＲ）
出力とＮＯＲ出力とを出力するが、本実施例では２つの
ＯＲ出力を出力する。

【００５８】次に、本発明の第４実施例を図１２と共に
説明する。図１２は第４実施例の要部を示し、同図中、
図７及び図１１と同一部分には同一符号を付し、その説
明は省略する。

【００５９】本実施例では、回路５１Ｂは、Ｅ・ＦＥＴ
５４，５５₁，５５₂とＤ・ＦＥＴ５６₁，５６₂とか
らなる。又、回路５２ＢはＥ・ＦＥＴ５７，５８₁，５
８₂とＤ・ＦＥＴ５９₁，５９₂とからなる。この回路
５２Ｂは、回路５１Ｂと共に入力インタフェース回路３
７の出力回路部を構成する。論理信号ＳＤはＥ・ＦＥＴ
５５₂とＤ・ＦＥＴ５６₂とを接続するノードから出力
され、論理信号ＳＤバーはＥ・ＦＥＴ５８₂とＤ・ＦＥ
Ｔ５９₂とを接続するノードから出力される。第２実施
例において内部回路３の正相入力端子３Ａが長い配線の
如く大きな負荷に接続されており、この結果正相入力端
子３Ａに大きな容量が接続されていると、この大きな容
量が内部回路３の逆相入力端子３Ｂにおける信号に影響
を及ぼす。つまり、論理信号ＳＤ，ＳＤバー間で干渉が
生じてしまう。この干渉は、論理信号ＳＤバーを出力す
る回路５２のＥ・ＦＥＴ５７のゲートが回路５１の出
力、即ち、Ｅ・ＦＥＴ５５とＤ・ＦＥＴ５６とを接続し
て論理信号ＳＤを出力するノードに接続されているため
に生じる。このため、正相入力端子３Ａに接続されてい
る大きな容量により発生する論理信号ＳＤの波形歪が回
路５２の動作に不可避的な遅れを生じせしめ、上記干渉
を引き起こしてしまう。

【００６０】そこで、図１２に示す第４実施例は上記干
渉を防止するように構成されている。具体的には、各回
路５１Ｂ，５２Ｂにおいて、ソースフォロワが２段設け
られ、互いに影響し合うことを軽減している。

【００６１】尚、上記第１〜第４実施例では、入力イン
タフェース回路の入力回路部は単一の回路段からなる。
しかし、単一の回路段で得られる利得が不充分であれ
ば、回路段を２段以上設けても良い。

【００６２】図１３は本発明の第５実施例の要部を示
す。本実施例では入力インタフェース回路の入力回路部
が２段構成を有する。同図は、説明の便宜上２段構成の
入力回路部が第２実施例に適用された場合を示すが、他
の実施例にも同様にして適用可能であることは言うまで
もない。図１３中、図７と同一部分には同一符号を付
し、その説明は省略する。

【００６３】図１３において、入力インタフェース回路
３７の入力回路部の第１段目ＳＴ１及び第２段目ＳＴ２
は基本的には同じ構成を有する。従って、ここでは入力
回路部の第２段目ＳＴ２についてのみ説明する。同図
中、ＧＮＤ＝０［Ｖ］、ＶＳＳ１＝−１．６［Ｖ］、Ｖ
ＳＳ２＝−２．０［Ｖ］である。又、基準電圧Ｖref は
−１．３３［Ｖ］、基準電圧Ｖ_CLは−１．０［Ｖ］であ
る。

【００６４】第２段目ＳＴ２には、第２段目ＳＴ２にお
ける信号レベルと第１段目ＳＴ１における信号レベルと
を適合させるためのレベル変換回路７１，７２が設けら
れている。第１段目ＳＴ１にも同様のレベル変換回路が
設けられている。各レベル変換回路７１，７２はＤ・Ｆ
ＥＴ７５，７６とダイオード７７とからなる。又、第２
段目ＳＴ２には、Ｅ・ＦＥＴ８３、８４からなるクラン
プ回路８１も設けられている。クランプ回路８１には信
号のＬレベルを−１．０［Ｖ］の近傍にクランプするた
めに基準電圧Ｖ_CLが印加され、これによって信号振幅は
正しい回路動作を保証すると共に回路動作速度の低下を
防止し得る最小振幅に低減される。

【００６５】更に、第１段目ＳＴ１においては変化する
論理信号ＳＡと固定の基準電圧Ｖref が入力されるた
め、第１段目ＳＴ１における回路動作は回路構成が対称
的であるにもかかわらず対称性に欠ける。このため、第
１及び第２段目ＳＴ１，ＳＴ２のクランプ回路８１は、
第１及び第２段目ＳＴ１，ＳＴ２から出力される信号レ
ベルを平均化、かつ、安定化する機能も有する。

【００６６】図１４及び図１５は、電源電圧ＶＳＳ１が
変動した場合に第５実施例の入力インタフェース回路３
７から出力される正相及び逆相論理信号ＳＤ，ＳＤバー
の電源電圧依存性を電源電圧ＶＳＳ２が−１．８［Ｖ］
の場合について求めたシミュレーション結果を示す。こ
れらの図中、実線はＶＳＳ１＝−１．８［Ｖ］、粗い破
線はＶＳＳ１＝−１．７［Ｖ］、細かい破線はＶＳＳ１
＝−１．６［Ｖ］、一点鎖線はＶＳＳ１＝−１．５
［Ｖ］、二点鎖線はＶＳＳ１＝−１．４［Ｖ］、太い実
線はＶＳＳ１＝−１．３［Ｖ］の場合の論理信号ＳＤ，
ＳＤバーを示す。

【００６７】図１６及び図１７は、電源電圧ＶＳＳ２が
変動した場合に第５実施例の入力インタフェース回路３
７から出力される正相及び逆相論理信号ＳＤ，ＳＤバー
の電源電圧依存性を電源電圧ＶＳＳ１が−１．６［Ｖ］
の場合について求めたシミュレーション結果を示す。こ
れらの図中、実線はＶＳＳ２＝−２．１［Ｖ］、粗い破
線はＶＳＳ２＝−２．０［Ｖ］、細かい破線はＶＳＳ２
＝−１．９［Ｖ］、一点鎖線はＶＳＳ２＝−１．８
［Ｖ］、二点鎖線はＶＳＳ２＝−１．７［Ｖ］、太い実
線はＶＳＳ２＝−１．６［Ｖ］、太い破線はＶＳＳ2 ＝
−１．５［Ｖ］の場合の論理信号ＳＤ，ＳＤバーを示
す。

【００６８】以上、本発明を実施例により説明したが、
本発明はこれらの実施例に限定されることなく種々の変
形及び改良が可能であることは言うまでもない。

【００６９】

【発明の効果】本発明によれば、入力インタフェース回
路の出力回路部は高電圧及び低電圧側の電源電圧を内部
回路と同一としているので、電源電圧が変動した場合、
入力インタフェース回路から出力される論理信号及び内
部回路の入力部のスレッショルド電圧を同一方向にシフ
トさせ、入力インタフェース回路から出力される論理信
号を内部回路に正しく伝えることができるので、電源電
圧の変動によって入力インタフェース回路から出力され
る論理信号が内部回路に正しく伝わらないことによる誤
動作を回避することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例の要部を示す回路図であ
る。

【図３】本発明の第１実施例を構成する入力インタフェ
ース回路から出力される論理信号のＨレベル及びＬレベ
ルと内部回路の入力部のスレッショルド電圧との関係を
示す図である。

【図４】本発明の第１実施例を構成する入力インタフェ
ース回路から出力される論理信号のＨレベル及びＬレベ
ルと内部回路の入力部のスレッショルド電圧との関係を
示す図である。

【図５】本発明の第１実施例を構成する入力インタフェ
ース回路から出力される正相の論理信号の電源電圧依存
性を示す図である。

【図６】本発明の第１実施例を構成する入力インタフェ
ース回路から出力される逆相の論理信号の電源電圧依存
性を示す図である。

【図７】本発明の第２実施例の要部を示す回路図であ
る。

【図８】本発明の第２実施例の要部の等価回路を示す回
路図である。

【図９】本発明の第１実施例の論理回路図である。

【図１０】本発明の第２実施例の論理回路図である。

【図１１】本発明の第３実施例の要部を示す回路図であ
る。

【図１２】本発明の第４実施例の要部を示す回路図であ
る。

【図１３】本発明の第５実施例の要部を示す回路図であ
る。

【図１４】本発明の第５実施例を構成する入力インタフ
ェース回路から出力される正相の論理信号の電源電圧依
存性を示す図である。

【図１５】本発明の第５実施例を構成する入力インタフ
ェース回路から出力される逆相の論理信号の電源電圧依
存性を示す図である。

【図１６】本発明の第５実施例を構成する入力インタフ
ェース回路から出力される正相の論理信号の電源電圧依
存性を示す図である。

【図１７】本発明の第５実施例を構成する入力インタフ
ェース回路から出力される逆相の論理信号の電源電圧依
存性を示す図である。

【図１８】従来のＧａＡｓ集積回路の一例の要部を示す
回路図である。

【図１９】内部回路の入力部のスレッショルド電圧の変
動の様子を示す図である。

【符号の説明】

３２内部回路３３入力端子３４入力インタフェース回路３５入力インタフェース回路の入力回路部３６入力インタフェース回路の出力回路部

───────────────────────────────────────────────────── フロントページの続き (72)発明者金子良明神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者塚原和久山梨県中巨摩郡昭和町大字紙漉阿原1000番地富士通カンタムデバイス株式会社内

Claims

【特許請求の範囲】

【請求項１】第１の電源電圧（Ｖ１）及び該第１の電
源電圧（Ｖ１）より低い第２の電源電圧（Ｖ２）により
駆動されると共にＥＣＬレベルとは異なる所定の論理レ
ベルの論理信号に応答して動作する内部回路（３２，
３）に対してインタフェースを行う化合物半導体集積回
路であって、入力端子（３３）と、該第１の電源電圧（Ｖ１）及び該第１の電源電圧（Ｖ
１）より低く第２の電源電圧（Ｖ２）とは異なる第３の
電源電圧（Ｖ３）により駆動され、該入力端子（３３）
を介して入力論理信号を入力する入力回路手段（３５）
と、該第１の電源電圧（Ｖ１）及び該第２の電源電圧（Ｖ
２）により駆動され、該入力回路手段（３５）の出力論
理信号のレベルを前記所定の論理レベルに変換してその
出力を前記内部回路（３２）へ供給する出力回路手段
（３６）とを有する化合物半導体集積回路。
【請求項２】前記第２及び第３の電源電圧（Ｖ２，Ｖ
３）は互いに異なる電源から供給される請求項１記載の
化合物半導体集積回路。
【請求項３】前記入力回路手段（３５）は、前記第１
及び第３の電源電圧（Ｖ１，Ｖ３）により駆動され、前
記入力論理信号に応答して正相及び逆相論理信号（Ｓ
Ｂ，ＳＢバー）を出力する差動増幅回路（６）を有し、前記出力回路手段（３６）は、前記第１及び第２の電源
電圧（Ｖ１，Ｖ２）により駆動され、該差動増幅回路
（６）からの正相及び逆相論理信号に応答して該出力回
路手段（３６）の出力を発生するプッシュプル回路手段
（１８，２５，３８，３９）を有し、該出力回路手段（３６）の出力は、該第２及び第３の電
源電圧（Ｖ２，Ｖ３）の差の相対的変動にかかわらず入
力論理信号の論理レベルが前記内部回路（３２）へ正し
く転送されるように、該第２の電源電圧（Ｖ２）の変動
によって生じる前記内部回路（３２）のスレッシュホル
ド電圧の変化に対応した変化をする請求項１又は２記載
の化合物半導体集積回路。
【請求項４】前記プッシュプル回路手段（１８，２
５，３８，３９）は、前記差動増幅回路（６）から出力
される正相及び逆相論理信号に応答して相補論理信号を
前記出力回路手段（３６）の出力として出力する請求項
３記載の化合物半導体集積回路。
【請求項５】前記プッシュプル回路手段（１８，２
５，３８，３９）は、相補論理信号のうち一方を他方と
は独立して出力する第１の回路部分（５１Ｂ）と、相補
論理信号のうち他方を一方とは独立して出力する第２の
回路部分（５２Ｂ）とからなる請求項４記載の化合物半
導体集積回路。